CN117352027A - 控制电路、存储器和存储段控制电路 - Google Patents

控制电路、存储器和存储段控制电路 Download PDF

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Abstract

本公开提供了一种控制电路、存储器和存储段控制电路，涉及半导体技术领域。该控制电路包括：M个模式寄存器，每个模式寄存器与各存储库中序号相同的存储段对应，模式寄存器用于设置全局屏蔽标志，全局屏蔽标志的第一状态表征禁止对序号相同的存储段进行刷新；M×N个存储段控制电路，每个存储段控制电路与一个存储段对应，存储段控制电路用于接收全局屏蔽标志、屏蔽使能信号和段激活信号，基于屏蔽使能信号和段激活信号生成内部屏蔽标志，并对内部屏蔽标志和全局屏蔽标志进行或逻辑处理以输出存储段屏蔽标志，存储段屏蔽标志的第一状态表征禁止对与存储段控制电路对应的存储段进行刷新。本公开可以降低存储器的功耗。

Description

控制电路、存储器和存储段控制电路
技术领域
本公开涉及半导体技术领域，具体而言，涉及一种控制电路、存储器和存储段控制电路。
背景技术
在集成电路技术的发展中，无论是制造工艺的迭代还是电路设计的进步，都希望在性能不断提升的同时降低功耗。作为集成电路的重要应用之一，存储器也在不断追求着功耗的优化。
为了保护存储器中数据的完整性，存储器需要进行刷新（refresh）。然而，如果存储器中没有数据或者不存在有用的数据，那么刷新操作便无意义，这种无意义的刷新操作会导致功耗增加。
发明内容
本公开的目的在于提供一种控制电路、存储器和存储段控制电路，进而至少在一定程度上克服由于存储器不必要的刷新而导致功耗增加的问题。
根据本公开的第一方面，提供了一种控制电路，用于控制存储器中的N个存储库，每个存储库包括M个存储段。该控制电路包括：M个模式寄存器，每个模式寄存器与各存储库中序号相同的存储段对应，模式寄存器用于设置全局屏蔽标志，全局屏蔽标志的第一状态表征禁止对序号相同的存储段进行刷新；M×N个存储段控制电路，每个存储段控制电路与一个存储段对应，存储段控制电路用于接收全局屏蔽标志、屏蔽使能信号和段激活信号，基于屏蔽使能信号和段激活信号生成内部屏蔽标志，并对内部屏蔽标志和全局屏蔽标志进行或逻辑处理以输出存储段屏蔽标志，存储段屏蔽标志的第一状态表征禁止对与存储段控制电路对应的存储段进行刷新；其中，屏蔽使能信号处于使能状态表征全局屏蔽标志切换至第一状态；若内部屏蔽标志处于第一状态或全局屏蔽标志处于第一状态，则存储段屏蔽标志为第一状态；若段激活信号切换至段激活状态，则内部屏蔽标志退出第一状态以及全局屏蔽标志退出第一状态。
可选地，存储段控制电路包括：触发器，触发器包括输入端、第一控制端、第二控制端和输出端，触发器的输入端用于接收输入信号，输入信号为低电平信号，触发器的第一控制端用于接收段激活信号，触发器的第二控制端为置位端，触发器的第二控制端用于接收屏蔽使能信号，触发器的输出端用于输出内部屏蔽标志；或逻辑处理单元，或逻辑处理单元包括第一输入端、第二输入端和输出端，或逻辑处理单元的第一输入端与触发器的输出端连接，或逻辑处理单元的第二输入端用于接收全局屏蔽标志，或逻辑处理单元的输出端用于输出存储段屏蔽标志。
可选地，或逻辑处理单元包括：第一与门，第一与门的第一输入端与触发器的输出端连接，第一与门的第二输入端用于接收屏蔽使能控制信号；或门，或门的第一输入端与第一与门的输出端连接，或门的第二输入端用于接收全局屏蔽标志，或门的输出端用于输出存储段屏蔽标志。
可选地，控制电路还包括：段激活信号生成电路，每个段激活信号生成电路与一个存储库对应，段激活信号生成电路用于接收存储库激活信号和存储段选择信号，基于存储库激活信号和存储段选择信号生成段激活信号。
可选地，段激活信号生成电路包括：第二与门，第二与门的第一输入端用于接收存储库激活信号，第二与门的第二输入端用于接收存储段选择信号，第二与门的输出端用于输出段激活信号。
可选地，控制电路还包括：屏蔽使能信号生成电路，每个屏蔽使能信号生成电路与一个存储段对应，屏蔽使能信号生成电路用于接收全局屏蔽标志和上电复位信号，基于全局屏蔽标志和上电复位信号生成屏蔽使能信号。
可选地，屏蔽使能信号生成电路包括：内部屏蔽使能信号生成电路，用于接收全局屏蔽标志，并基于全局屏蔽标志生成内部屏蔽使能信号；与逻辑处理电路，用于接收内部屏蔽使能信号和上电复位信号，并对内部屏蔽使能信号和上电复位信号进行与逻辑处理以生成屏蔽使能信号。
可选地，内部屏蔽使能信号生成电路包括低电平脉冲生成电路和第一反相器。其中，该低电平脉冲生成电路用于在检测到上升沿时生成低电平脉冲，该低电平脉冲生成电路的输入端用于接收全局屏蔽标志。第一反相器的输入端与低电平脉冲生成电路的输出端连接，第一反相器的输出端用于输出内部屏蔽使能信号。
可选地，低电平脉冲生成电路包括延迟单元、第二反相器和第一与非门。其中，延迟单元的输入端用于接收全局屏蔽标志。第二反相器的输入端与延迟单元的输出端连接。第一与非门的第一输入端与第二反相器的输出端连接，第一与非门的第二输入端用于接收全局屏蔽标志，第一与非门的输出端为低电平脉冲生成电路的输出端。
可选地，与逻辑处理电路包括第二与非门和第三与门。其中，第二与非门的第一输入端用于接收内部屏蔽使能信号，第二与非门的第二输入端用于接收屏蔽激活控制信号。第三与门的第一输入端与第二与非门的输出端连接，第三与门的第二输入端用于接收上电复位信号，第三与门的输出端为与逻辑处理电路的输出端，用于输出屏蔽使能信号。
可选地，控制电路还包括：刷新控制电路，与各存储段控制电路连接，刷新控制电路用于接收刷新标志，根据刷新标志确定待刷新存储段，在待刷新存储段对应的存储段控制电路输出的存储段屏蔽标志为第一状态的情况下，禁止对待刷新存储段进行刷新，在待刷新存储段对应的存储段控制电路输出的存储段屏蔽标志不为第一状态的情况下，对待刷新存储段进行刷新。
根据本公开的第二方面，提供了一种存储器，包括上述任一种控制电路。
根据本公开的第三方面，提供了一种存储段控制电路，用于控制存储器中的N个存储库，每个存储库包括M个存储段。存储段控制电路与一个存储段对应，存储段控制电路用于接收全局屏蔽标志、屏蔽使能信号和段激活信号，基于屏蔽使能信号和段激活信号生成内部屏蔽标志，并对内部屏蔽标志和全局屏蔽标志进行或逻辑处理以输出存储段屏蔽标志，存储段屏蔽标志的第一状态表征禁止对与存储段控制电路对应的存储段进行刷新；其中，屏蔽使能信号处于使能状态表征全局屏蔽标志切换至第一状态；若内部屏蔽标志处于第一状态或全局屏蔽标志处于第一状态，则存储段屏蔽标志为第一状态；若段激活信号切换至段激活状态，则内部屏蔽标志退出第一状态以及全局屏蔽标志退出第一状态。
在本公开的一些实施例所提供的技术方案中，在全局屏蔽标志或基于屏蔽使能信号和段激活信号生成的内部屏蔽标志为第一状态时，禁止对相应的存储段进行刷新。本公开方案可以为每个存储库中的每个存储段构建刷新屏蔽机制，可以实现存储段维度上的存储段独立刷新控制，在满足不同存储库的工作情况的情况下，有效节省了不必要的刷新带来的功耗，有助于提升存储器的整体性能。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1示出了本公开实施方式的控制电路的示意图。
图2示出了本公开实施例的存储段控制电路的示意图。
图3示出了本公开实施例的或逻辑处理单元的示意图。
图4示出了本公开实施例的段激活信号生成电路的示意图。
图5示出了本公开实施例的屏蔽使能信号生成电路的示意图。
图6示出了本公开实施例的内部屏蔽使能信号生成电路的示意图。
图7示出了本公开实施例的低电平脉冲生成电路的示意图。
图8示出了本公开实施例的与逻辑处理电路的示意图。
图9示出了应用本公开实施例方案的控制电路所能达到的节省功耗的阶段示意图。
具体实施方式
现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施方式使得本公开将更加全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。所描述的特征、电路结构或特性可以以任何合适的方式结合在一个或更多实施方式中。在下面的描述中，提供许多具体细节从而给出对本公开的实施方式的充分理解。然而，本领域技术人员将意识到，可以实践本公开的技术方案而省略所述特定细节中的一个或更多，或者可以采用其它的组元、装置、器件等。在其它情况下，不详细示出或描述公知技术方案以避免喧宾夺主而使得本公开的各方面变得模糊。
除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中所使用的术语只是为了描述本公开实施例的目的，不是旨在限制本公开。
在以下的描述中，涉及到“一些实施例”，其描述了所有可能实施例的子集，但是可以理解，“一些实施例”可以是所有可能实施例的相同子集或不同子集，并且可以在不冲突的情况下相互结合。
需要指出，本公开实施例所涉及的术语“第一\第二\第三”等仅仅是区别类似的对象，不代表针对对象的特定排序，可以理解地，“第一\第二\第三”等在允许的情况下可以互换特定的顺序或先后次序，以使这里描述的本公开实施例能够以除了在这里图示或描述的以外的顺序实施。
存储器是用于存储数据的电子设备，本公开涉及的存储器包括但不限于DRAM（Dynamic Random Access Memory，动态随机存取存储器）、SRAM（Static Random-AccessMemory，静态随机存取存储器）、MRAM（Magnetoresistive Random Access Memory，磁阻随机存取存储器）、FeRAM（Ferroelectric Random Access Memory，铁电随机存取存储器）、PCRAM（Phase Change Random Access Memory，相变随机存储器）、NAND（NAND闪存）、NOR（NOR闪存）等，例如存储器可以为LPDDR4存储器或LPDDR5存储器。
为了保护存储器中数据的完整性，存储器需要周期性地进行刷新。然而，如果存储器中没有数据或者不存在有用的数据，则执行刷新操作没有意义，这些没有意义的刷新操作会带来功耗。
以LPDDR5存储器为例，在本公开的一些示例性实施例中，存储器包括16个存储库（bank），每个存储库被划分为8个存储段（segment），控制器可以在模式寄存器（ModeRegister，MR）中为每个存储段设置屏蔽标志（mask）。对于设置有屏蔽标志的存储段，内部电路将不执行刷新操作，由此，可以节省功耗。
在上述方案中，各存储库中序号相同的存储段共用屏蔽标志。仍以LPDDR5存储器为例，16个存储库中的每个存储库均可以包括存储段1、存储段2、存储段3、…、存储段8。如针对每个存储库中的存储段1，这16个存储段1共用屏蔽标志，即这16个存储段1对应的屏蔽标志为同一个屏蔽标志。
然而，每个存储库的工作情况不同，如果这16个存储库中只有1个存储库的存储段1激活（active）过，按照上述利用屏蔽标志的方案，另外15个存储库的存储段1虽然没有存储有效数据，但也会被执行刷新操作，从而会带来额外的功耗。
为了进一步解决上述问题，本公开还提供了一种新的控制方案。该控制方案除提供上述针对序号相同存储段的屏蔽标志之外，还为每一个存储段专门配置内部屏蔽标志。仍以LPDDR5存储器为例，也就是说，本公开新的控制方案提供的屏蔽标志包括8个上述屏蔽标志以及针对每一个存储段的共16×8个内部屏蔽标志。
该新的控制方案可以基于一种新的控制电路实现，即本公开实施方式提供了一种新的控制电路。应当注意的是，本公开实施方式的控制电路可以应用于各种存储器，本公开对存储器中包括的存储库的数量不做限制，也对每个存储库中包括的存储段的数量不做限制。也就是说，本公开实施方式的控制电路可以用于控制存储器中的N个存储库，每个存储库包括M个存储段，N和M的取值依赖于存储器自身，本公开对其不做限制。
图1示出了本公开实施方式的控制电路的示意图。参考图1，本公开实施方式的控制电路可以包括M个模式寄存器和M×N个存储段控制电路。
M个模式寄存器中的每个模式寄存器与各存储库中序号相同的存储段对应。也就是说，每个存储库可以包括存储段1、存储段2、存储段3、…、存储段M。M个模式寄存器可以包括模式寄存器1、模式寄存器2、模式寄存器3、…、模式寄存器M。其中，模式寄存器1对应各存储库的存储段1，模式寄存器2对应各存储库的存储段2，模式寄存器3对应各存储库的存储段3，…，模式寄存器M对应各存储库的存储段M。
针对M个模式寄存器中的每个模式寄存器，可以用于设置全局屏蔽标志（可记为MRSegMask）。全局屏蔽标志的第一状态表征可以禁止对序号相同的存储段进行刷新。例如，对于上述模式寄存器1，其设置的全局屏蔽标志的第一状态表征可以禁止对各存储库的存储段1进行刷新。
另外，全局屏蔽标志的第二状态表征可以对序号相同的存储段进行刷新。例如，第一状态可以是高电平状态，第二状态可以是低电平状态。
M×N个存储段控制电路中每个存储段控制电路与各存储段对应，即一个存储段控制电路对应一个存储段。
存储段控制电路可以用于接收全局屏蔽标志、屏蔽使能信号和段激活信号，基于屏蔽使能信号和段激活信号生成内部屏蔽标志。其中，该内部屏蔽标志表征针对单个存储段内部是否屏蔽刷新的情况。
随后，存储段控制电路还可以用于对内部屏蔽标志和全局屏蔽标志进行或逻辑处理，以输出存储段屏蔽标志（可记为Section SegMask）。其中，可以将存储段屏蔽标志理解为针对存储段的最终决定是否屏蔽刷新的信号。
存储段屏蔽标志的第一状态表征禁止对与该存储段控制电路对应的存储段进行刷新。另外，存储段屏蔽标志的第二状态表征可以对与该存储段控制电路对应的存储段进行刷新。类似的，第一状态可以例如是高电平状态，第二状态可以例如是低电平状态。
上述屏蔽使能信号和全局屏蔽标志相关联，具体的，屏蔽使能信号处于使能状态表征全局屏蔽标志切换至第一状态，屏蔽使能信息退出使能状态表征全局屏蔽标志切换至第二状态。可以理解的是，若内部屏蔽标志处于第一状态或全局屏蔽标志处于第一状态，则对应的存储段屏蔽标志为第一状态。
另外，若段激活信号切换至段激活状态，则内部屏蔽标志退出第一状态以及全局屏蔽标志退出第一状态。
下面对本公开实施方式的存储段控制电路进行说明。
参考图2，本公开实施方式的存储段控制电路可以包括触发器21和或逻辑处理单元22。
触发器21可以包括输入端D、第一控制端Clk、第二控制端SN和输出端Q。具体的，输入端D用于接收输入信号，该输入信号为低电平信号VSS。第一控制端Clk用于接收段激活信号。第二控制端SN为置位端，用于接收屏蔽使能信号。输出端Q用于输出内部屏蔽标志。
或逻辑处理单元22可以包括第一输入端、第二输入端和输出端。或逻辑处理单元22的第一输入端与触发器21的输出端连接，用于接收内部屏蔽标志。或逻辑处理单元22的第二输入端用于接收全局屏蔽标志。或逻辑处理单元22的输出端用于输出存储段屏蔽标志。另外，或逻辑处理单元22还接收屏蔽使能控制信号。
在本公开的一些实施例中，或逻辑处理单元22可以包括第一与门和或门。
具体的，第一与门的第一输入端与触发器21的输出端连接，用于接收内部屏蔽标志，第一与门的第二输入端用于接收屏蔽使能控制信号。其中，屏蔽使能控制信号可以由测试电路确定出。另外，在触发器21的输入固定为VSS的情况下，内部屏蔽标志由屏蔽使能信号和段激活信号决定。
或门的第一输入端与第一与门的输出端连接，或门的第二输入端用于接收全局屏蔽标志，或门的输出端用于输出存储段屏蔽标志。也就是说，只要内部屏蔽标志、全局屏蔽标志中的任一个为第一状态，则存储段屏蔽标志为第一状态。
图3示出了本公开的一些实施例的或逻辑处理单元的示意图。参考图3，或逻辑处理单元22可以包括第一与门AND1和或门OR。其中，第一与门AND1可以被配置为与非门NAND1与反相器INV1组合的形式，或门OR可以被配置为或非门NOR与反相器INV2组合的形式。
具体的，与非门NAND1的第一输入端与触发器21的输出端连接，用于接收内部屏蔽标志，与非门NAND1的第二输入端用于接收屏蔽使能控制信号，与非门NAND1的输出端与反相器INV1的输入端连接。
或非门NOR的第一输入端与反相器INV1的输出端连接，或非门NOR的第二输入端用于接收全局屏蔽标志，或非门NOR的输出端与反相器INV2的输入端连接。反相器INV2的输出端用于输出存储段屏蔽标志。
应该注意的是，上述第一与门和或门的具体配置方式仅是示例性说明，本公开对它们的其他实现方式不做限制。
在本公开的一些实施例中，控制电路还包括段激活信号生成电路，用于生成上述段激活信号。
段激活信号生成电路与一个存储库对应，该段激活信号生成电路可以用于接收存储库激活信号和存储段选择信号，并基于存储库激活信号和存储段选择信号生成段激活信号。其中，存储库激活信号和存储段选择信号均可以基于外部控制器发送的信号确定出，本公开对此不做限制。
根据本公开的一些实施例，段激活信号生成电路可以包括第二与门。该第二与门的第一输入端用于接收存储库激活信号，第二与门的第二输入端用于接收存储段选择信号，第二与门的输出端用于输出段激活信号。
图4示出了本公开一些实施例的段激活信号生成电路的示意图。参考图4，段激活信号生成电路可以包括第二与门AND2。其中，第二与门AND2可以被配置为与非门NAND2与反相器INV3组合的形式。
具体的，与非门NAND2的第一输入端用于接收存储库激活信号，与非门NAND2的第二输入端用于接收存储段选择信号，与非门NAND2的输出端与反相器INV3的输入端连接。反相器INV3的输出端用于输出段激活信号。
应该注意的是，上述第二与门的具体配置方式仅是示例性说明，本公开对它的其他实现方式不做限制。
在本公开的一些实施例中，控制电路还包括屏蔽使能信号生成电路，用于生成上述屏蔽使能信号。
一个屏蔽使能信号生成电路与一个存储段对应。对于每个屏蔽使能信号生成电路，可以用于接收全局屏蔽标志和上电复位信号，基于全局屏蔽标志和上电复位信号生成屏蔽使能信号。例如，在全局屏蔽标志为低电平且上电复位信号为高电平的情况下，屏蔽使能信号为高电平。
参考图5，本公开一些实施例的屏蔽使能信号生成电路可以包括内部屏蔽使能信号生成电路51和与逻辑处理电路52。
内部屏蔽使能信号生成电路51可以用于接收全局屏蔽标志，并基于全局屏蔽标志生成内部屏蔽使能信号。与逻辑处理电路52可以用于接收内部屏蔽使能信号、上电复位信号和屏蔽激活控制信号，并对内部屏蔽使能信号和上电复位信号进行与逻辑处理以生成屏蔽使能信号。
参考图6，内部屏蔽使能信号生成电路51可以包括低电平脉冲生成电路61和第一反相器INV4。其中，低电平脉冲生成电路61可以用于在检测到上升沿时生成低电平脉冲，该低电平脉冲生成电路61的输入端用于接收全局屏蔽标志。第一反相器INV4的输入端与低电平生成电路61的输入输出端连接，第一反相器INV4的输出端用于输出内部屏蔽使能信号。
参考图7，低电平脉冲生成电路61可以包括延迟单元、第二反相器INV5和第一与非门NAND3。延迟单元的输入端用于接收全局屏蔽标志。第二反相器INV5的输入端与延迟单元的输出端连接。第一与非门NAND3的第一输入端与第二反相器INV5的输出端连接，第一与非门NAND3的第二输入端用于接收全局屏蔽标志，第一与非门NAND3的输出端为低电平脉冲生成电路61的输出端。
对于上述与逻辑处理电路52，本公开的一些实施例也提供了实现方式。具体的，与逻辑处理电路52可以包括第二与非门和第三与门。其中，第二与非门的第一输入端用于接收内部屏蔽使能信号，第二与非门的第二输入端用于接收屏蔽激活控制信号，其中，屏蔽激活控制信号可以由测试电路确定出。第三与门的第一输入端与第二与非门的输出端连接，第三与门的第二输入端用于接收上电复位信号，第三与门的输出端为与逻辑处理电路52的输出端，用于输出屏蔽使能信号。
图8示出了本公开一些实施例的与逻辑处理电路的示意图。参考图8，与逻辑处理电路52可以包括第二与非门NAND4和第三与门AND3。其中，第三与门AND3可以被配置为与非门NAND5与反相器INV6组合的形式。
具体的，第二与非门NAND4的第一输入端用于接收内部屏蔽使能信号，第二与非门NAND4的第二输入端用于接收屏蔽激活控制信号。与非门NAND5的第一输入端与第二与非门NAND4的输出端连接，与非门NAND5的第二输入端用于接收上电复位信号，与非门NAND5的输出端与反相器INV6的输入端连接。反相器INV6的输出端用于输出屏蔽使能信号。
应该注意的是，上述第三与门的具体配置方式仅是示例性说明，本公开对它的其他实现方式不做限制。
此外，在本公开的一些实施例中，控制电路还可以包括刷新控制电路。具体的，该刷新控制电路可以与各存储段控制电路连接，该刷新控制电路用于接收刷新信号。根据刷新信号确定待刷新存储段，在待刷新存储段对应的存储段控制电路输出的存储段屏蔽标志为第一状态的情况下，禁止对待刷新存储段进行刷新；在待刷新存储段对应的存储段控制电路输出的存储段屏蔽标志不为第一状态的情况下，可以对待刷新存储段进行刷新。
下面结合图9所示的电路工作阶段对本公开一些实施例的控制方案进行说明。
参考图9，上电时，参考图2和图8，图8中的上电复位信号具有低电平脉冲，从而生成低电平有效的屏蔽使能信号，图2中触发器21的置位端SN接收低电平信号并将输出端置位为高电平，根据图2和图3可知，在屏蔽使能控制信号使能（处于高电平）时，若触发器输出端处于高电平，则会生成高电平的存储段屏蔽标志，禁止对存储段进行刷新。
在激活时，某一存储库的某一存储段被激活（active），参考图2，对应的存储段控制电路接收高电平的段激活信号，并将低电平的输入信号VSS输出，由于此时并未设置全局屏蔽标志，因此在或逻辑处理单元22与触发器连接的输入端接受低电平信号时，会直接输出低电平信号，进而使得该存储段控制电路对应的存储段允许被刷新。
在进行设置操作时，M个模式寄存器中的至少部分模式寄存器或全部模式寄存器均被设置为高电平，此时所有存储库的对应存储段的存储段控制电路均接收到高电平有效的全局屏蔽标志，并生成高电平有效的存储段屏蔽标志，再次禁止存储段刷新；此外，在进行设置操作时，由于全局标志信号由低电平变化为高电平，图6中的低电平脉冲生成电路会生成低电平脉冲，内部屏蔽使能信号生成电路51会输出高电平脉冲，此时，在图7中的屏蔽激活控制信号处于高电平有效状态时，NAND4会输出低电平脉冲信号，进而使得屏蔽使能信号短暂进入低电平有效状态，以置位触发器的输出端，将其置位为高电平，基于此，在该存储段控制电路接收到对应的段激活信号之前，由于触发器输出持续输出高电平，存储段屏蔽标志不再受到全局屏蔽标志的影响，会持续处于高电平有效状态，禁止刷新。
在进行清除操作时，全局屏蔽标志被置于低电平状态，但此时存储段屏蔽标志不会发生变化，依旧处于高电平有效状态，此时依旧禁止对存储段进行刷新。
可见，应用本公开一些实施例的控制方案，还可以避免全局屏蔽标志清除后至激活之间刷新带来的功耗，确保未被激活过的存储段均不进行刷新，即还可以节省如图9中刷新阶段“刷新2”时间对应造成的功耗。
进一步的，本公开实施方式还提供了一种存储器，该存储器包括上述控制电路。
进一步的，本公开实施方式还提供了一种存储段控制电路，该电路可以作为独立的单元模块应用于各类存储器中，以配合存储器中的模式寄存器实现本公开的降低功耗的效果。
本公开实施方式的存储段控制电路可以配置在存储器中，该存储器包括N个存储库，每个存储库包括M个存储段。
存储段控制电路与一个存储段对应。也就是说，配置于存储器中的本公开实施方式的存储段控制电路的数量为多个，具体的，其数量与存储器中包含的存储段的数量一致。
该存储段控制电路用于接收全局屏蔽标志、屏蔽使能信号和段激活信号，基于屏蔽使能信号和段激活信号生成内部屏蔽标志，并对内部屏蔽标志和全局屏蔽标志进行或逻辑处理以输出存储段屏蔽标志，存储段屏蔽标志的第一状态表征禁止对与存储段控制电路对应的存储段进行刷新。
其中，屏蔽使能信号处于使能状态表征全局屏蔽标志切换至第一状态；若内部屏蔽标志处于第一状态或全局屏蔽标志处于第一状态，则存储段屏蔽标志为第一状态；若段激活信号切换至段激活状态，则内部屏蔽标志退出第一状态以及全局屏蔽标志退出第一状态。
此处存储段控制电路的细节与上述针对存储段控制电路的描述相同，不再赘述。
本领域技术人员在考虑说明书及实践这里公开的内容后，将容易想到本公开的其他实施例。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由权利要求指出。
应当理解的是，本公开并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本公开的范围仅由所附的权利要求来限。

Claims (10)

1.一种控制电路，用于控制存储器中的N个存储库，每个所述存储库包括M个存储段，其特征在于，所述控制电路包括：
M个模式寄存器，每个所述模式寄存器与各所述存储库中序号相同的存储段对应，所述模式寄存器用于设置全局屏蔽标志，所述全局屏蔽标志的第一状态表征禁止对序号相同的存储段进行刷新；
M×N个存储段控制电路，每个所述存储段控制电路与一个所述存储段对应，所述存储段控制电路用于接收所述全局屏蔽标志、屏蔽使能信号和段激活信号，基于所述屏蔽使能信号和所述段激活信号生成内部屏蔽标志，并对所述内部屏蔽标志和所述全局屏蔽标志进行或逻辑处理以输出存储段屏蔽标志，所述存储段屏蔽标志的第一状态表征禁止对与所述存储段控制电路对应的存储段进行刷新；
其中，所述屏蔽使能信号处于使能状态表征所述全局屏蔽标志切换至第一状态；若所述内部屏蔽标志处于第一状态或所述全局屏蔽标志处于第一状态，则所述存储段屏蔽标志为第一状态；若所述段激活信号切换至段激活状态，则所述内部屏蔽标志退出第一状态以及所述全局屏蔽标志退出第一状态。
2.根据权利要求1所述的控制电路，其特征在于，所述存储段控制电路包括：
触发器，所述触发器包括输入端、第一控制端、第二控制端和输出端，所述触发器的输入端用于接收输入信号，所述输入信号为低电平信号，所述触发器的第一控制端用于接收所述段激活信号，所述触发器的第二控制端为置位端，所述触发器的第二控制端用于接收所述屏蔽使能信号，所述触发器的输出端用于输出所述内部屏蔽标志；
或逻辑处理单元，所述或逻辑处理单元包括第一输入端、第二输入端和输出端，所述或逻辑处理单元的第一输入端与所述触发器的输出端连接，所述或逻辑处理单元的第二输入端用于接收所述全局屏蔽标志，所述或逻辑处理单元的输出端用于输出所述存储段屏蔽标志。
3.根据权利要求2所述的控制电路，其特征在于，所述或逻辑处理单元包括：
第一与门，所述第一与门的第一输入端与所述触发器的输出端连接，所述第一与门的第二输入端用于接收屏蔽使能控制信号；
或门，所述或门的第一输入端与所述第一与门的输出端连接，所述或门的第二输入端用于接收所述全局屏蔽标志，所述或门的输出端用于输出所述存储段屏蔽标志。
4.根据权利要求1所述的控制电路，其特征在于，所述控制电路还包括：
段激活信号生成电路，每个所述段激活信号生成电路与一个所述存储库对应，所述段激活信号生成电路用于接收存储库激活信号和存储段选择信号，基于所述存储库激活信号和存储段选择信号生成所述段激活信号。
5.根据权利要求4所述的控制电路，其特征在于，所述段激活信号生成电路包括：
第二与门，所述第二与门的第一输入端用于接收所述存储库激活信号，所述第二与门的第二输入端用于接收所述存储段选择信号，所述第二与门的输出端用于输出所述段激活信号。
6.根据权利要求1所述的控制电路，其特征在于，所述控制电路还包括：
屏蔽使能信号生成电路，每个所述屏蔽使能信号生成电路与一个所述存储段对应，所述屏蔽使能信号生成电路用于接收所述全局屏蔽标志和上电复位信号，基于所述全局屏蔽标志和所述上电复位信号生成所述屏蔽使能信号。
7.根据权利要求6所述的控制电路，其特征在于，所述屏蔽使能信号生成电路包括：
内部屏蔽使能信号生成电路，用于接收所述全局屏蔽标志，并基于所述全局屏蔽标志生成内部屏蔽使能信号；
与逻辑处理电路，用于接收所述内部屏蔽使能信号和上电复位信号，并对所述内部屏蔽使能信号和所述上电复位信号进行与逻辑处理以生成所述屏蔽使能信号。
8.根据权利要求1所述的控制电路，其特征在于，所述控制电路还包括：
刷新控制电路，与各所述存储段控制电路连接，所述刷新控制电路用于接收刷新标志，根据所述刷新标志确定待刷新存储段，在所述待刷新存储段对应的存储段控制电路输出的所述存储段屏蔽标志为第一状态的情况下，禁止对所述待刷新存储段进行刷新，在所述待刷新存储段对应的存储段控制电路输出的存储段屏蔽标志不为第一状态的情况下，对所述待刷新存储段进行刷新。
9.一种存储器，其特征在于，包括权利要求1至8中任一项所述的控制电路。
10.一种存储段控制电路，用于控制存储器中的N个存储库，每个所述存储库包括M个存储段，其特征在于，所述存储段控制电路与一个所述存储段对应，所述存储段控制电路用于接收全局屏蔽标志、屏蔽使能信号和段激活信号，基于所述屏蔽使能信号和所述段激活信号生成内部屏蔽标志，并对所述内部屏蔽标志和所述全局屏蔽标志进行或逻辑处理以输出存储段屏蔽标志，所述存储段屏蔽标志的第一状态表征禁止对与所述存储段控制电路对应的存储段进行刷新；
其中，所述屏蔽使能信号处于使能状态表征所述全局屏蔽标志切换至第一状态；若所述内部屏蔽标志处于第一状态或所述全局屏蔽标志处于第一状态，则所述存储段屏蔽标志为第一状态；若所述段激活信号切换至段激活状态，则所述内部屏蔽标志退出第一状态以及所述全局屏蔽标志退出第一状态。
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