JPH0887444A - メモリシステム - Google Patents
メモリシステムInfo
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- JPH0887444A JPH0887444A JP6223863A JP22386394A JPH0887444A JP H0887444 A JPH0887444 A JP H0887444A JP 6223863 A JP6223863 A JP 6223863A JP 22386394 A JP22386394 A JP 22386394A JP H0887444 A JPH0887444 A JP H0887444A
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- memory system
- synchronous
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Abstract
(57)【要約】
【目的】 制御信号の供給に高ドライブ能力のものを要
求する本数を削減するとともに、基盤上の高速に変化し
ている信号の数を削減したメモリシステムを提供するこ
とを目的とする。 【構成】 複数のシンクロナスＤＲＡＭによって構成さ
れるメモリシステムにおいて、前記複数のシンクロナス
ＤＲＡＭの所定の制御信号をアナログスイッチを介して
供給するとともに、前記アナログスイッチが切断されて
いいる場合に導通時の論理状態を保持する保持手段を有
するよう構成する。
求する本数を削減するとともに、基盤上の高速に変化し
ている信号の数を削減したメモリシステムを提供するこ
とを目的とする。 【構成】 複数のシンクロナスＤＲＡＭによって構成さ
れるメモリシステムにおいて、前記複数のシンクロナス
ＤＲＡＭの所定の制御信号をアナログスイッチを介して
供給するとともに、前記アナログスイッチが切断されて
いいる場合に導通時の論理状態を保持する保持手段を有
するよう構成する。
Description
【産業上の利用分野】本願発明は、シンクロナスＤＲＡ
Ｍ（同期型ダイナミックランダムアクセスメモリ）を用
いるメモリシステムに関するものであり、詳しくは画像
デ−タを格納する画像メモリとしてシンクロナスＤＲＡ
Ｍを用いるメモリシステムに関するものである。さらに
詳しくは、プリンタ、複写機、スキャナ装置等の画像メ
モリとしてシンクロナスＤＲＡＭを用いるメモリシステ
ムに関するものである。
Ｍ（同期型ダイナミックランダムアクセスメモリ）を用
いるメモリシステムに関するものであり、詳しくは画像
デ−タを格納する画像メモリとしてシンクロナスＤＲＡ
Ｍを用いるメモリシステムに関するものである。さらに
詳しくは、プリンタ、複写機、スキャナ装置等の画像メ
モリとしてシンクロナスＤＲＡＭを用いるメモリシステ
ムに関するものである。
【０００１】
【従来の技術】従来画像メモリは、大容量、低コストを
実現するため、高速ペ−ジモ−ド、スタティック・コラ
ム・モ−ドのＤＲＡＭにて構成されていた。
実現するため、高速ペ−ジモ−ド、スタティック・コラ
ム・モ−ドのＤＲＡＭにて構成されていた。
【０００２】高速ペ−ジモ−ドのＤＲＡＭはＲＡＳをア
サ−トしたままの状態でＣＡＳ及びコラムアドレスを入
力しなおすことで、同一アドレスに対して、高速にラン
ダムアクセスを行うことができる。
サ−トしたままの状態でＣＡＳ及びコラムアドレスを入
力しなおすことで、同一アドレスに対して、高速にラン
ダムアクセスを行うことができる。
【０００３】スタティック・コラム・モ−ドのＤＲＡＭ
は、ＲＡＳをアサ−トしたままの状態で、コラムアドレ
スを変化させることで、高速ペ−ジモ−ド同様、同一行
アドレスに対して高速アクセスが行えるものであり、更
にＣＡＳによって、コラムアドレスをストロ−ブする必
要がないので高速化が可能である。
は、ＲＡＳをアサ−トしたままの状態で、コラムアドレ
スを変化させることで、高速ペ−ジモ−ド同様、同一行
アドレスに対して高速アクセスが行えるものであり、更
にＣＡＳによって、コラムアドレスをストロ−ブする必
要がないので高速化が可能である。
【０００４】ニブルモ−ドのＤＲＡＭは、通常のアクセ
ス終了後、ＲＡＳをアサ−トしたままの状態でＣＡＳを
トグルさせることによって、下位の２ビット分がインク
リメントされたアドレスのデ−タがシ−ケンシャルにア
クセスされる。ニブルモ−ドは、４ワ−ド分しかバ−ス
トアクセスできないけれども、他のモ−ドに比べて高速
であるという特徴を有する。
ス終了後、ＲＡＳをアサ−トしたままの状態でＣＡＳを
トグルさせることによって、下位の２ビット分がインク
リメントされたアドレスのデ−タがシ−ケンシャルにア
クセスされる。ニブルモ−ドは、４ワ−ド分しかバ−ス
トアクセスできないけれども、他のモ−ドに比べて高速
であるという特徴を有する。
【０００５】しかしながら、高速にアクセスできると言
っても、おのずから限界があり、そのサイクルタイム
は、４０ｎｓｅｃ（２５ＭＨｚ）程度であり、さらに高
速アクセスを実現するためには、バス幅を広げたり、高
価なＳＲＡＭを使用する必要があった。なお、バス幅を
広げた場合は、高速化が可能となる一方で、制御回路の
複雑化、遅延時間が増加、メモリシステムを構成する最
低構成単位の拡大という数々の問題点が存在した。
っても、おのずから限界があり、そのサイクルタイム
は、４０ｎｓｅｃ（２５ＭＨｚ）程度であり、さらに高
速アクセスを実現するためには、バス幅を広げたり、高
価なＳＲＡＭを使用する必要があった。なお、バス幅を
広げた場合は、高速化が可能となる一方で、制御回路の
複雑化、遅延時間が増加、メモリシステムを構成する最
低構成単位の拡大という数々の問題点が存在した。
【０００６】近年になって、特開平５−１２０１１４号
に記載されているように、シンクロナスＤＲＡＭが提案
されるようになった。このシンクロナスＤＲＡＭは、前
述した従来のＤＲＡＭを完全同期型としたものであり、
ロ−アドレスやコラムアドレスのエントリ、リフレッシ
ュ等をクロックの立上りエッジに対して、コマンドとし
て与えるものである。
に記載されているように、シンクロナスＤＲＡＭが提案
されるようになった。このシンクロナスＤＲＡＭは、前
述した従来のＤＲＡＭを完全同期型としたものであり、
ロ−アドレスやコラムアドレスのエントリ、リフレッシ
ュ等をクロックの立上りエッジに対して、コマンドとし
て与えるものである。
【０００７】更に詳述すれば、デ−タのリ−ドに関して
は、最初のデ−タまでのアクセス時間は従来のＤＲＡＭ
と変わらないが、その後のデ−タがクロックごとに出力
される。この時のアクセスの順番は、モ−ド設定にて行
うのでコラムアドレスをクロックごとに入力する必要が
ない。デ−タのライトに関しては、最初のデ−タからク
ロックごとに入力することができる。そして、このクロ
ックの周期が１００ＭＨｚと高速であるため、高速アク
セスが可能となる。
は、最初のデ−タまでのアクセス時間は従来のＤＲＡＭ
と変わらないが、その後のデ−タがクロックごとに出力
される。この時のアクセスの順番は、モ−ド設定にて行
うのでコラムアドレスをクロックごとに入力する必要が
ない。デ−タのライトに関しては、最初のデ−タからク
ロックごとに入力することができる。そして、このクロ
ックの周期が１００ＭＨｚと高速であるため、高速アク
セスが可能となる。
【０００８】さらには、シンクロナスＤＲＡＭは、完全
同期型であるため、入力信号がクロックに対してセット
アップ、ホ−ルド・タイムを満足するように構成すれば
よく出力信号に対してもクロックからの時間として定義
されるので、比較的制御回路を簡単に実現しやすい。
同期型であるため、入力信号がクロックに対してセット
アップ、ホ−ルド・タイムを満足するように構成すれば
よく出力信号に対してもクロックからの時間として定義
されるので、比較的制御回路を簡単に実現しやすい。
【０００９】
【発明が解決しようとする課題】以上述べたように、シ
ンクロナスＤＲＡＭを使用することで、ＣＰＵの処理速
度を向上させるメモリシステムを提供することができ
る。シンクロナスＤＲＡＭを制御する制御回路もまた、
複雑なタイミンを作り出す必要が無く、比較的簡単に高
速なシステムを構成することができる。しかし、さら
に、記憶容量を増加させようとした場合には、いかにク
ロックに対するセット・アップ・タイムを満足させるか
が問題となる。
ンクロナスＤＲＡＭを使用することで、ＣＰＵの処理速
度を向上させるメモリシステムを提供することができ
る。シンクロナスＤＲＡＭを制御する制御回路もまた、
複雑なタイミンを作り出す必要が無く、比較的簡単に高
速なシステムを構成することができる。しかし、さら
に、記憶容量を増加させようとした場合には、いかにク
ロックに対するセット・アップ・タイムを満足させるか
が問題となる。
【００１０】通常、ＡＳＩＣによってメモリ制御回路が
形成されるが、メモリの個数を増加させればそれだけ１
つの制御線当たりの負荷容量が増加し遅延時間が増加す
る。これを解決すべく、ＡＳＩＣの出力バッファを高ド
ライブ能力のものに換えたり、外部にバッファを設けた
りすることが行われている。
形成されるが、メモリの個数を増加させればそれだけ１
つの制御線当たりの負荷容量が増加し遅延時間が増加す
る。これを解決すべく、ＡＳＩＣの出力バッファを高ド
ライブ能力のものに換えたり、外部にバッファを設けた
りすることが行われている。
【００１１】しかしながら、ＡＳＩＣの出力バッファを
高ドライブ能力のものに換えた場合には、ＡＳＩＣの電
源電圧の変動を招きやすくなるため、同時に変化しても
よい出力ピンの個数が減少する。それでも必要個数を確
保するためにＡＳＩＣの信号ピンを電源、グランドピン
として割り当てるということがおこなれる。このためＡ
ＳＩＣのピン数が多くなってしまっていた。
高ドライブ能力のものに換えた場合には、ＡＳＩＣの電
源電圧の変動を招きやすくなるため、同時に変化しても
よい出力ピンの個数が減少する。それでも必要個数を確
保するためにＡＳＩＣの信号ピンを電源、グランドピン
として割り当てるということがおこなれる。このためＡ
ＳＩＣのピン数が多くなってしまっていた。
【００１２】一方、外部にバッファを設ける場合には、
遅延時間にバッファ自体の遅延時間が加算されてしま
い、クロックで一旦取りなおす必要が有り、クロックや
バッファリングされた数多くの高速な信号が基盤上をは
い回っていた。
遅延時間にバッファ自体の遅延時間が加算されてしま
い、クロックで一旦取りなおす必要が有り、クロックや
バッファリングされた数多くの高速な信号が基盤上をは
い回っていた。
【００１３】以上のように、従来のメモリシステムにお
いては、さらに記憶容量を増加させた場合に、ピン数の
多いＡＳＩＣが必要となり、コストを上昇させたり、数
多くの高速な信号が基盤上をはいまわりノイズ発生の原
因ともなっていた。
いては、さらに記憶容量を増加させた場合に、ピン数の
多いＡＳＩＣが必要となり、コストを上昇させたり、数
多くの高速な信号が基盤上をはいまわりノイズ発生の原
因ともなっていた。
【００１４】本願における請求項１記載の発明は、上述
の技術課題に鑑みてなされたものであり、その目的とす
るところは、制御信号の供給に高ドライブ能力のものを
要求する本数を削減するとともに、基盤上の高速に変化
している信号の数を削減したメモリシステムを提供する
ことにある。
の技術課題に鑑みてなされたものであり、その目的とす
るところは、制御信号の供給に高ドライブ能力のものを
要求する本数を削減するとともに、基盤上の高速に変化
している信号の数を削減したメモリシステムを提供する
ことにある。
【００１５】また、請求項２記載の発明では、請求項１
記載の発明における制御信号をクロックイネ−ブル信号
とした場合にパワ−ダウンモ−ドからの復帰時間がシン
クロナスＤＲＡＭの全部の領域を同時に復帰させる場合
にくらべて長くなるので、そのような時間の増加が許容
されない場合のために、一部のシンクロナスＤＲＡＭの
領域をパ−ワダウンモ−ドにしないようにすることで、
いつでも、シンクロナスＤＲＡＭに高速にアクセスでき
るメモリシステムを提供することを目的とする。
記載の発明における制御信号をクロックイネ−ブル信号
とした場合にパワ−ダウンモ−ドからの復帰時間がシン
クロナスＤＲＡＭの全部の領域を同時に復帰させる場合
にくらべて長くなるので、そのような時間の増加が許容
されない場合のために、一部のシンクロナスＤＲＡＭの
領域をパ−ワダウンモ−ドにしないようにすることで、
いつでも、シンクロナスＤＲＡＭに高速にアクセスでき
るメモリシステムを提供することを目的とする。
【００１６】さらに、請求項３記載の発明においては、
アナログスイッチが切断されている場合に、導通時の論
理状態を保持するだけでなく、リセット入力により、ロ
−またはハイのいずれか規定の値を保持しうるように構
成し、シンクロナスＤＲＡＭの電源投入後の入力論理規
定をそのままで満足することができるメモリシステムを
提供することを目的とする。
アナログスイッチが切断されている場合に、導通時の論
理状態を保持するだけでなく、リセット入力により、ロ
−またはハイのいずれか規定の値を保持しうるように構
成し、シンクロナスＤＲＡＭの電源投入後の入力論理規
定をそのままで満足することができるメモリシステムを
提供することを目的とする。
【課題を解決するための手段】本願発明はかかる目的を
達成するために、請求項１記載の発明においては、複数
のシンクロナスＤＲＡＭの所定の制御信号をアナログス
イッチを介して供給するとともに、前記アナログスイッ
チが切断されていいる場合に導通時の論理状態を保持す
る保持手段を有するよう構成した。
達成するために、請求項１記載の発明においては、複数
のシンクロナスＤＲＡＭの所定の制御信号をアナログス
イッチを介して供給するとともに、前記アナログスイッ
チが切断されていいる場合に導通時の論理状態を保持す
る保持手段を有するよう構成した。
【００１７】また、請求項２記載の発明においては複数
のシンクロナスＤＲＡＭに対応したクロックイネ−ブル
信号をアナログスイッチを介して供給するとともに、前
記アナログスイッチが切断されていいる場合に導通時の
論理状態を保持する保持手段と、前記複数のシンクロナ
スＤＲＡＭのうち一部のシンクロナスＤＲＡＭのパワ−
ダウンモ−ドへの切り換えを禁止する禁止手段を有する
様構成した。
のシンクロナスＤＲＡＭに対応したクロックイネ−ブル
信号をアナログスイッチを介して供給するとともに、前
記アナログスイッチが切断されていいる場合に導通時の
論理状態を保持する保持手段と、前記複数のシンクロナ
スＤＲＡＭのうち一部のシンクロナスＤＲＡＭのパワ−
ダウンモ−ドへの切り換えを禁止する禁止手段を有する
様構成した。
【００１８】さらに、請求項３記載の発明においては、
上述の請求項１または２記載の発明の構成に加え、保持
手段の保持する論理状態に係らず、前記保持手段の論理
状態をロ−またはハイの何れかにリセットするリセット
手段を有するよう構成した。
上述の請求項１または２記載の発明の構成に加え、保持
手段の保持する論理状態に係らず、前記保持手段の論理
状態をロ−またはハイの何れかにリセットするリセット
手段を有するよう構成した。
【００１９】
【実施例】本願発明の一実施例について説明する。図１
は、本願発明の一実施例を示す全体ブロック図である。
は、本願発明の一実施例を示す全体ブロック図である。
【００２０】ＣＰＵ１０１は中央処理装置であり、シス
テム全体の制御、及び画像処理等を司る。また、ＣＰＵ
１０１はオンチップにキャッシュメモリを持っている。
ＲＯＭ１０２にはＣＰＵ１０１が実行するプログラム、
各種パラメ−タ等が記憶されている。
テム全体の制御、及び画像処理等を司る。また、ＣＰＵ
１０１はオンチップにキャッシュメモリを持っている。
ＲＯＭ１０２にはＣＰＵ１０１が実行するプログラム、
各種パラメ−タ等が記憶されている。
【００２１】スキャナインタ−フェイス１０３は図示し
ないスキャナ装置とのインタ−フェイスを行う。プリン
タインタ−フェイス１０５は図示しないプリンタとのイ
ンタ−フェイスを行う。
ないスキャナ装置とのインタ−フェイスを行う。プリン
タインタ−フェイス１０５は図示しないプリンタとのイ
ンタ−フェイスを行う。
【００２２】画像メモリ１０６は、複数チップのシンク
ロナスＤＲＡＭ（同期型ダイナミックランダムアクセス
メモリ）によって構成されており、スキャナ装置からス
キャナインタ−フェイスを介して読み込まれた画像情報
としてのスキャナデ−タやホスト装置からホストインタ
−フェイスを介して読み込まれた画像情報としての画像
デ−タを格納する。さらに、この画像メモリ１０６は、
単に画像デ−タを格納するばかりでなく、ＣＰＵ１０１
のワ−キングメモリとして使用され、あるいはインスト
ラクション（命令）のダウンロ−ド先となり、プログラ
ムが実行される場合もある。
ロナスＤＲＡＭ（同期型ダイナミックランダムアクセス
メモリ）によって構成されており、スキャナ装置からス
キャナインタ−フェイスを介して読み込まれた画像情報
としてのスキャナデ−タやホスト装置からホストインタ
−フェイスを介して読み込まれた画像情報としての画像
デ−タを格納する。さらに、この画像メモリ１０６は、
単に画像デ−タを格納するばかりでなく、ＣＰＵ１０１
のワ−キングメモリとして使用され、あるいはインスト
ラクション（命令）のダウンロ−ド先となり、プログラ
ムが実行される場合もある。
【００２３】本実施例では、１６Ｍビット（２Ｍ＊８）
のシンクロナスＤＲＡＭを１６個使用し、３２ビット幅
で４バンクの画像メモリ１０６を構成している。
のシンクロナスＤＲＡＭを１６個使用し、３２ビット幅
で４バンクの画像メモリ１０６を構成している。
【００２４】画像メモリ１０６に格納された画像デ−タ
は、プリンタインタ−フェイスを介して、図示しないプ
リンタに送られる。ＣＰＵ１０１の外部アクセスはＡＳ
ＩＣ１０７を介して行われる。
は、プリンタインタ−フェイスを介して、図示しないプ
リンタに送られる。ＣＰＵ１０１の外部アクセスはＡＳ
ＩＣ１０７を介して行われる。
【００２５】第２図は、第１図中の画像メモリ１０６と
ＡＳＩＣ１０７のインタ−フェイスを示す構成図であ
る。
ＡＳＩＣ１０７のインタ−フェイスを示す構成図であ
る。
【００２６】本実施例では、クロックイネ−ブル信号Ｃ
ＫＥ以外のシンクロナスＤＲＡＭ制御信号はＡＳＩＣと
ダイレクトに接続されおり、一方、クロックイネ−ブル
信号ＣＫＥは図２に示すようにインタ−フェイス部を経
由して接続されている。
ＫＥ以外のシンクロナスＤＲＡＭ制御信号はＡＳＩＣと
ダイレクトに接続されおり、一方、クロックイネ−ブル
信号ＣＫＥは図２に示すようにインタ−フェイス部を経
由して接続されている。
【００２７】図２において、Ｓ０、Ｓ１、／Ｅ、ＣＫＥ
はＡＳＩＣからの制御信号である。符号２０１は２ライ
ン−４ラインデコ−ダであり、／Ｅ信号がＨ（ハイ）の
ときＹ０、Ｙ１、Ｙ２、Ｙ３の出力はすべてＬ（ロ−）
となり、Ｌ（ロ−）のときはＳ０、Ｓ１の２ビットにて
示されるＹ出力のみがＨ（ハイ）になる。例えば、Ｓ
０、Ｓ１がともにＬ（ロ−）であればＹ０のみがＨ（ハ
イ）となり、Ｓ０，Ｓ１がともにＨ（ハイ）であれば、
Ｙ３のみがＨ（ハイ）となる。
はＡＳＩＣからの制御信号である。符号２０１は２ライ
ン−４ラインデコ−ダであり、／Ｅ信号がＨ（ハイ）の
ときＹ０、Ｙ１、Ｙ２、Ｙ３の出力はすべてＬ（ロ−）
となり、Ｌ（ロ−）のときはＳ０、Ｓ１の２ビットにて
示されるＹ出力のみがＨ（ハイ）になる。例えば、Ｓ
０、Ｓ１がともにＬ（ロ−）であればＹ０のみがＨ（ハ
イ）となり、Ｓ０，Ｓ１がともにＨ（ハイ）であれば、
Ｙ３のみがＨ（ハイ）となる。
【００２８】アナログスイッチ２０２、２０３、２０
４、２０５は、本実施例においてはＦＥＴにて構成され
ている。それぞれ、Ｙ０、Ｙ１、Ｙ２、Ｙ３がＨ（ハ
イ）のとき、ＣＫＥとＣＫＥ０、ＣＫＥ１、ＣＫＥ２、
ＣＫＥ３が導通状態になる。導通時には低抵抗を介して
接続された様な状態となり、このアナログスイッチによ
る遅延時間は極めて少ないものとなる。インバ−タ２０
６はシステム全体に供給されている／ＲＥＳＥＴ信号の
反転信号を作り出すものである。
４、２０５は、本実施例においてはＦＥＴにて構成され
ている。それぞれ、Ｙ０、Ｙ１、Ｙ２、Ｙ３がＨ（ハ
イ）のとき、ＣＫＥとＣＫＥ０、ＣＫＥ１、ＣＫＥ２、
ＣＫＥ３が導通状態になる。導通時には低抵抗を介して
接続された様な状態となり、このアナログスイッチによ
る遅延時間は極めて少ないものとなる。インバ−タ２０
６はシステム全体に供給されている／ＲＥＳＥＴ信号の
反転信号を作り出すものである。
【００２９】符号２０７、２０８、２０９、２１０はは
ＯＲゲ−トであり、符号２１１、２１２、２１３、２１
４は抵抗である。このインバ−タ、ＯＲゲ−ト、抵抗か
らなる回路により、電源投入後／ＲＥＳＥＴがアサ−ト
されている間ＣＫＥ０、ＣＫＥ１、ＣＫＥ２、，ＣＫＥ
３をＨ（ハイ）レベルにし、この状態をこれに対応した
Ｙ０、Ｙ１、Ｙ２、Ｙ３がそれぞれＨ（ハイ）レベルに
なるまで維持する。
ＯＲゲ−トであり、符号２１１、２１２、２１３、２１
４は抵抗である。このインバ−タ、ＯＲゲ−ト、抵抗か
らなる回路により、電源投入後／ＲＥＳＥＴがアサ−ト
されている間ＣＫＥ０、ＣＫＥ１、ＣＫＥ２、，ＣＫＥ
３をＨ（ハイ）レベルにし、この状態をこれに対応した
Ｙ０、Ｙ１、Ｙ２、Ｙ３がそれぞれＨ（ハイ）レベルに
なるまで維持する。
【００３０】ＣＫＥ０、ＣＫＥ１、ＣＫＥ２、ＣＫＥ３
は、シンクロナスＤＲＡＭのそれぞれバンク０、バンク
１、バンク２、バンク３に接続されている。シンクロナ
スＤＲＡＭはその規格において電源投入後の一定期間Ｃ
ＫＥ信号をＨ（ハイ）レベルにしなければならないが、
上述のごとく構成することにより、この規格を満足させ
ることができる。また、ＡＳＩＣはＣＰＵからの命令を
受けＳ０、Ｓ１、／Ｅ、ＣＫＥを使って、ＣＫＥ０、Ｃ
ＫＥ１、ＣＫＥ２、ＣＫＥ３をＨ（ハイ）、Ｌ（ロ−）
にすることができる。
は、シンクロナスＤＲＡＭのそれぞれバンク０、バンク
１、バンク２、バンク３に接続されている。シンクロナ
スＤＲＡＭはその規格において電源投入後の一定期間Ｃ
ＫＥ信号をＨ（ハイ）レベルにしなければならないが、
上述のごとく構成することにより、この規格を満足させ
ることができる。また、ＡＳＩＣはＣＰＵからの命令を
受けＳ０、Ｓ１、／Ｅ、ＣＫＥを使って、ＣＫＥ０、Ｃ
ＫＥ１、ＣＫＥ２、ＣＫＥ３をＨ（ハイ）、Ｌ（ロ−）
にすることができる。
【００３１】図３は、シンクロナスＤＲＡＭの４バンク
全部をセルフリフレッシュを行わせながら、パワ−ダウ
ンモ−ドに入れる場合のタイミングを図示したものであ
る。ここで、セルフリフレッシュとは、外部からリフレ
ッシュ・コマンドを与えることなく内部でリフレッシュ
を実行することをいう。
全部をセルフリフレッシュを行わせながら、パワ−ダウ
ンモ−ドに入れる場合のタイミングを図示したものであ
る。ここで、セルフリフレッシュとは、外部からリフレ
ッシュ・コマンドを与えることなく内部でリフレッシュ
を実行することをいう。
【００３２】尚、セルフリフレッシュを行わせながら、
パワ−ダウンモ−ドにするためにはＣＳ信号がＬ（ロ
−）のサイクルでＲＡＳ、ＣＡＳ、ＣＫＥがともにＬ
（ロ−）になっていて、ＷＥがＨ（ハイ）であり、その
前のサイクルでＣＫＥはＨ（ハイ）にしている必要があ
る。そして、ＣＫＥをＬ（ロ−）にしている間、セルフ
リフレッシュを行いながら、パワ−ダウンモ−ドに入っ
ている。
パワ−ダウンモ−ドにするためにはＣＳ信号がＬ（ロ
−）のサイクルでＲＡＳ、ＣＡＳ、ＣＫＥがともにＬ
（ロ−）になっていて、ＷＥがＨ（ハイ）であり、その
前のサイクルでＣＫＥはＨ（ハイ）にしている必要があ
る。そして、ＣＫＥをＬ（ロ−）にしている間、セルフ
リフレッシュを行いながら、パワ−ダウンモ−ドに入っ
ている。
【００３３】図３に従い、各信号のタイミングとそれに
基づくメモリシステムの動作についてさらに詳述する。
まずクロック信号ＣＬＫの１にて、Ｓ１、Ｓ０をＬ（ロ
−）にし、ＣＫＥ０とＣＫＥを導通させようとする。し
かし、この時点では、／Ｅをアサ−トしていないので、
Ｙ０はＬ（ロ−）のままである。このときＲＡＳとＣＡ
ＳをＬ（ロ−）にして、セルフリフレッシュを行わせな
がら、パワ−ダウンモ−ドに入るための準備を行ってい
る。ＲＡＳ、ＣＡＳはＣＳがアサ−トされていないとき
には、その値は無効である。このため、ここでは前のサ
イクルから変化を開始させることで、高速のドライバを
使用しなくてもすむよう構成している。
基づくメモリシステムの動作についてさらに詳述する。
まずクロック信号ＣＬＫの１にて、Ｓ１、Ｓ０をＬ（ロ
−）にし、ＣＫＥ０とＣＫＥを導通させようとする。し
かし、この時点では、／Ｅをアサ−トしていないので、
Ｙ０はＬ（ロ−）のままである。このときＲＡＳとＣＡ
ＳをＬ（ロ−）にして、セルフリフレッシュを行わせな
がら、パワ−ダウンモ−ドに入るための準備を行ってい
る。ＲＡＳ、ＣＡＳはＣＳがアサ−トされていないとき
には、その値は無効である。このため、ここでは前のサ
イクルから変化を開始させることで、高速のドライバを
使用しなくてもすむよう構成している。
【００３４】クロック信号ＣＬＫの２にて、／Ｅをアサ
−トすることで、Ｙ０がＨ（ハイ）となり、ＣＫＥとＣ
ＫＥ０が導通状態となるが、ＣＫＥ０が元からＨ（ハ
イ）であり、ＣＫＥもＨ（ハイ）であるためここではＣ
ＫＥ０の状態は変化しない。そして、クロック信号ＣＬ
Ｋの３にて、ＣＫＥをＬ（ロ−）にすることでＣＫＥ０
がＬ（ロ−）となる。
−トすることで、Ｙ０がＨ（ハイ）となり、ＣＫＥとＣ
ＫＥ０が導通状態となるが、ＣＫＥ０が元からＨ（ハ
イ）であり、ＣＫＥもＨ（ハイ）であるためここではＣ
ＫＥ０の状態は変化しない。そして、クロック信号ＣＬ
Ｋの３にて、ＣＫＥをＬ（ロ−）にすることでＣＫＥ０
がＬ（ロ−）となる。
【００３５】クロック信号ＣＬＫの４にて、／Ｅをネゲ
−トしているのでアナログスイッチが切断されるが、図
２に示したようにＯＲゲ−ト、反転回路、抵抗により、
リセットを可能としつつ、以前の状態を維持する回路が
形成されているので、ＣＫＥ０はそのままＬ（ロ−）と
なる。同様なことがＣＫＥ１、ＣＫＥ２、ＣＫＥ３につ
いても行われ、シンクロナスＤＲＡＭの４バンク全部に
ついて、セルフリフレッシュを行いながら、パワ−ダウ
ンモ−ドに入る。尚、同様の操作により、パワ−ダウン
モ−ドから抜けることも可能である。本実施例において
は、以上のように構成されているため、結局、上記説明
中における信号のうち、ＡＳＩＣが高速にドライブしな
ければならないのは、ＣＫＥ信号のみである。
−トしているのでアナログスイッチが切断されるが、図
２に示したようにＯＲゲ−ト、反転回路、抵抗により、
リセットを可能としつつ、以前の状態を維持する回路が
形成されているので、ＣＫＥ０はそのままＬ（ロ−）と
なる。同様なことがＣＫＥ１、ＣＫＥ２、ＣＫＥ３につ
いても行われ、シンクロナスＤＲＡＭの４バンク全部に
ついて、セルフリフレッシュを行いながら、パワ−ダウ
ンモ−ドに入る。尚、同様の操作により、パワ−ダウン
モ−ドから抜けることも可能である。本実施例において
は、以上のように構成されているため、結局、上記説明
中における信号のうち、ＡＳＩＣが高速にドライブしな
ければならないのは、ＣＫＥ信号のみである。
【００３６】さらに、本実施例においては、１バンクご
とに、かつシ−ケンシャルにパワ−ダウンモ−ドに入る
／抜けるという操作をして行くので、１度に行う場合に
比べ若干時間がかかる。但し、クロック自体が高速のた
め通常のは無視できる時間であるが、このような時間も
無視できない場合には、特定のバンクはパワ−ダウンモ
−ドに入れないようにすることで、対応することができ
る。
とに、かつシ−ケンシャルにパワ−ダウンモ−ドに入る
／抜けるという操作をして行くので、１度に行う場合に
比べ若干時間がかかる。但し、クロック自体が高速のた
め通常のは無視できる時間であるが、このような時間も
無視できない場合には、特定のバンクはパワ−ダウンモ
−ドに入れないようにすることで、対応することができ
る。
【００３７】
【発明の効果】以上説明したように本願請求項１記載の
発明によれば、シンクロナスＤＲＡＭの制御信号を複数
のシンクロナスＤＲＡＭのうちアナログスイッチが導通
状態にある一部のシンクロナスＤＲＡＭにのみ供給して
いるので、シンクロナスＤＲＡＭの制御信号の供給もと
からみた負荷容量が小さくなり、ドライブ能力が小さく
ても所定の要求を満足することができる。また、アナロ
グスイッチが切断状態にあるシンクロナスＤＲＡＭに
は、導通時の論理状態を保持するように構成しているの
で、全てのシンクロナスＤＲＡＭを正しく動作させるこ
とができる。さらに一部のシンクロナスＤＲＡＭに供給
する制御信号のみの論理が変化するだけであるため、高
速に変化する基板上の信号線の本数が減少し、ノイズの
発生も減少できる。
発明によれば、シンクロナスＤＲＡＭの制御信号を複数
のシンクロナスＤＲＡＭのうちアナログスイッチが導通
状態にある一部のシンクロナスＤＲＡＭにのみ供給して
いるので、シンクロナスＤＲＡＭの制御信号の供給もと
からみた負荷容量が小さくなり、ドライブ能力が小さく
ても所定の要求を満足することができる。また、アナロ
グスイッチが切断状態にあるシンクロナスＤＲＡＭに
は、導通時の論理状態を保持するように構成しているの
で、全てのシンクロナスＤＲＡＭを正しく動作させるこ
とができる。さらに一部のシンクロナスＤＲＡＭに供給
する制御信号のみの論理が変化するだけであるため、高
速に変化する基板上の信号線の本数が減少し、ノイズの
発生も減少できる。
【００３８】本願請求項２記載の発明においては、上述
の効果に加え、一部のシンクロナスＤＲＡＭをパワ−・
オン・リセット・モ−ドに入れないようにしていいるた
めいつでもシンクロナスＤＲＡＭに高速にアクセスでき
るという効果を奏する。
の効果に加え、一部のシンクロナスＤＲＡＭをパワ−・
オン・リセット・モ−ドに入れないようにしていいるた
めいつでもシンクロナスＤＲＡＭに高速にアクセスでき
るという効果を奏する。
【００３９】本願請求項３記載の発明においては、アナ
ログスイッチが切断されているときに、導通時の論理を
保持するだけでなく、リセット入力に応答してＬ（ロ
−）、Ｈ（ハイ）のいずれか規定された状態を保持する
よう構成しているので、シンクロナスＤＲＡＭの電源投
入後の入力論理規定がそのままで満足することが可能で
ある。
ログスイッチが切断されているときに、導通時の論理を
保持するだけでなく、リセット入力に応答してＬ（ロ
−）、Ｈ（ハイ）のいずれか規定された状態を保持する
よう構成しているので、シンクロナスＤＲＡＭの電源投
入後の入力論理規定がそのままで満足することが可能で
ある。
【００４０】
図１は、本願発明に係る一実施例の全体ブロック図であ
る。図２は、ＡＳＩＣとシンクロナスＤＲＡＭのインタ
−フェイス部の構成図である。図３は、各信号のタ動作
を示すタイミングチャ−トである。
る。図２は、ＡＳＩＣとシンクロナスＤＲＡＭのインタ
−フェイス部の構成図である。図３は、各信号のタ動作
を示すタイミングチャ−トである。
【００４１】
１０１ ＣＰＵ １０２ ＲＯＭ １０３ スキャナインタ−フェイス １０４ ホストインタ−フェイス １０５ プリンタインタ−フェイス １０６ 画像メモリ １０７ ＡＳＩＣ ２０１ ＣＰＵインタ−フェイスユニット ２０２ リフレッシュ制御ユニット ２０３ ア−ビタ− ２０４ シンクロナスＤＲＡＭ制御ユニット ２０５ Ｉ／Ｏ制御ユニット
───────────────────────────────────────────────────── フロントページの続き (72)発明者 石井 智樹 東京都大田区中馬込１丁目３番６号株式会 社リコー内
Claims (3)
- 【請求項１】 複数のシンクロナスＤＲＡＭによって構
成されるメモリシステムにおいて、前記複数のシンクロ
ナスＤＲＡＭの所定の制御信号をアナログスイッチを介
して供給するとともに、前記アナログスイッチが切断さ
れていいる場合に導通時の論理状態を保持する保持手段
を有することを特徴とするメモリシステム。 - 【請求項２】 複数のシンクロナスＤＲＡＭによって構
成されるメモリシステムにおいて、前記複数のシンクロ
ナスＤＲＡＭに対応したクロックイネ−ブル信号をアナ
ログスイッチを介して供給するとともに、前記アナログ
スイッチが切断されていいる場合に導通時の論理状態を
保持する保持手段と、前記複数のシンクロナスＤＲＡＭ
のうち一部のシンクロナスＤＲＡＭのパワ−ダウンモ−
ドへの切り換えを禁止する禁止手段を有することを特徴
とするメモリシステム。 - 【請求項３】 前記保持手段の保持する論理状態に係ら
ず、前記保持手段の論理状態をロ−またはハイの何れか
にリセットするリセット手段を有することを特徴とする
請求項１または請求項２記載のメモリシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6223863A JPH0887444A (ja) | 1994-09-20 | 1994-09-20 | メモリシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6223863A JPH0887444A (ja) | 1994-09-20 | 1994-09-20 | メモリシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0887444A true JPH0887444A (ja) | 1996-04-02 |
Family
ID=16804892
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6223863A Pending JPH0887444A (ja) | 1994-09-20 | 1994-09-20 | メモリシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0887444A (ja) |
-
1994
- 1994-09-20 JP JP6223863A patent/JPH0887444A/ja active Pending
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