KR20040008015A - 반도체 메모리 장치 - Google Patents

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Abstract

본 발명에 따른 반도체 메모리 장치는 어드레스 입력 버퍼로부터의 다수의 비트 어드레스와 제어 로직으로부터의 세트 및 리세트 신호에 따라 RMS 모드를 세트하여 다수의 모드 어드레스를 출력하는 RMS 모드 세트 레지스터와; 상기 RMS 모드 세트 레지스터의 모드 어드레스에 따라 메모리 셀 블럭을 지정하기 위한 다수의 블록 셀렉트 신호를 생성하는 블록 제어부와; 상기 블록 제어부의 블록 셀렉트 신호와 블록 액티베이션하기 위해 발생된 신호에 따라 액티브 블록 신호를 출력하는 블록 액티브 제어회로를 포함하여 이루어 져 다수의 메모리 블록 중 선택된 블록에 대하여만 정상 동작 및 리프래쉬 동작이 이루어 지도록 한 것을 특징으로 하는 반도체 메모리 장치.

Description

반도체 메모리 장치{Semiconductor memory device}
본 발명은 반도체 메모리장치에 관한 것이며 특히, 다수의 메모리 셀 블록으로 구성된 메모리 장치를 분할하여 일부 메모리 셀 어레이 블록만을 사용 할 수 있도록 한 반도체 메모리 장치에 관한 것이다.
메모리 제품이라 함은 컴퓨터, 통신 시스템, 화상 처리 시스템등에서 사용되는 데이터, 또는 인스트럭션(Instruction) 등을 일시적 또는 영구적으로 저장하기 위하여 사용되는 것을 총칭하며 이에는 대표적으로 반도체, 테이프, 디스트, 옵티컬(Opitical) 방식 등이 있다. 이중, 반도체 메모리도 데이터 저장방식 및 전기적 특성 등에 따라 구분되는 DRAM, SRAM, Pseudo SRAM, FRAM, Flash Memory, ROM등의 여러 종류가 있다. 이러한 여러개의 종류의 반도체 메모리들은, 외부 전원의 차단시 데이터의 보존 여부에 따라 휘발성 메모리와 비휘발성 메모리로 구분된다. 휘발성 메모리로는 DRAM, SRAM, Pseudo SRAM, 등이 있으며 비휘발성 메모리로는 Flash Memory, ROM등이 있다.
휘발성 메모리는 데이터의 재충전 여부에 따라 구분되어 지는데, SRAM 셀은 플립 플롭(Flip-flop)회로와 2개의 스위치로 구성되어 있으며, 전원이 인가되어 있는 한 플립 플롭의 피드벡(Feedback) 효과에 의해 스태틱(Static)한 데이터의 보존이 가능하다.
이에 반해 DRAM 셀은 스위치 역할을 하는 트랜지스터와 전하(데이터)를 저장하는 캐패시터로 구성되어 있다. 메모리 셀 내의 캐패시터에 전하가 있는가 없는가에 따라, 즉 캐패시터의 단자 전압이 높은가 낮은가에 따라 데이터의 ‘하이', '로우'를 구부한다. 데이터의 보관은 캐패시터에 전하가 축적되어 있는 것이므로 원리적으로는 전력의 소비가 없다. 그러나 MOS 트랜지스터의 PN 접합 등에 누설전류가 있어서 저장된 초기의 전하량이 소멸되게 되므로 데이터가 소실될 수 있다. 이를 방지 하기 위하여 데이터를 잃어버리기 전에 메모리 셀의 데이터를 읽어서 그 읽어낸 정보에 맞추어 다시금 초기의 전하량으로 재충전 해주어야 한다. 이 동작을 주기적으로 반복해야만 데이터의 기억이 유지된다. 이러한 셀 전하의 재충전 과정을 리프래쉬 동작이라 부르며, 리프래쉬의 제어는 DRAM 콘트롤러에서 하게 된다. 이때의 리프래쉬는 동작 방법에 따라 두가지로 분류 할 수 있는데 첫째는 콘트롤러에서 리프래쉬 명령(refresh Command)을 주는 외부 리프래쉬(External Refresh)방법이 있고, 둘째는 디바이스 내부에서 자체적으로 리프래쉬를 수행하는 자동 리프래쉬(Self Refresh)방법이 있다. 자동 리프래쉬는 내부에서 정한 주기에 따라 주기적으로 리프래쉬를 수행하게 된다. 이때 다시 써주는 주기(리프래쉬 주기라 함)는 셀의 축전용량과 소멸 시간에 의해 결정된다.
일반적으로 DRAM은 상기 두가지 방법을 병행하여 사용하고, Pseudo SRAM 에서는 후자를 사용한 메모리 장치를 사용하는 시스템이 메모리를 억세스하지 아니하고, 메모리는 저장된 데이터를 보존만 하고 있는 상태를 대기 모드(Standby Mode)라 한다. 이 때에 메모리 장치는 저장된 데이터를 보존하기 위한 최소한의 동작만을 수행하게 된다. 이 때 사용하는 전류를 대기 전류(Standby Current)라 한다. 저 전력 소비(Low Power Consumption)를 지향하는 시스템에서는 대기 전류는 아주 중요한 인자(Factor)이다.
통상적으로 DRAM이나 Pseudo SRAM이 리프래쉬를 수행할 때는 메모리 셀 전체의 데이터를 모두 보존하려 한다. 다수의 메모리 셀 어레이로 구성된 메모리 장치를 사용하는 시스템에서 때때로 전체 메모리 용량을 모두 사용하지 아니하고, 일부 만을 사용하고자할 수 있는데, 이때에도 전체 메모리 에 대해서 리프래쉬를 하게 된다면, 이는 사용치 않는 메모리 블럭까지 불필요하게 리프래쉬를 하게 된다. 이는 불필요한 전류를 소모하게 되므로, 전력 소비가 늘어나게 된다.
따라서 본 발명은 전체 메모리 셀 어레이를 사용치 아니하고, 사용자가 선택한 일부 메모리 셀 블록만을 사용하게 하게 하고, 리프래쉬 또한, 선택된 블록만 행해 지도록 하여 대기 전류를 감소시킬 수 있는 반도체 메모리 장치를 제공하는데 그 목적이 있다.
도 1은 Pseudo SRAM의 블록도이다.
도 2는 본 발명에 따른 리프래쉬 제어 블록의 구성을 나타낸다.
도 3은 모드 세팅용 어드레스와 이로 인해 모드별로 선택되어 지는 블록 셀렉트 신호를 나타낸다.
도 4는 도 2의 블록 제어부의 상세 회로도로이다.
도 5는 블록 액티브 제어 회로이다.
도 6은 1 비트 레지스터 회로도이다.
도 7은 도 6의 레지스터 제어회로이다.
* 도면의 주요 부분에 대한 부호의 설명
10: 어드레스 입력 버퍼20: 컬럼 디코더
30: 멀티플 메모리 셀 어레이40: 센스 증폭기
50: 라이트 드라이버60: 입출력 버퍼
70: 로우 디코더110: RMS 모드 세트 레지스터
본 발명은, 리프래쉬를 수행하는 모든 반도체 메모리 장치에 적용할 수 있다. 이하에서 설명할 본 발명의 구성 및 동작은 Pseudo SRAM에 적용하여 설명된다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
Pseudo SRAM은 도 1과 같이 외부와의 인터페이스는 SRAM의 인터페이스를 사용하고, 내부의 셀 구조는 DRAM과 같은 셀 구조를 가지고 있기 때문에 외부 콘트롤러에서는 단순히 SRAM으로 인식하기에 리프래쉬에 대한 제어를 할 수 없다. 그러므로, Pseudo SRAM에서는 칩 내부에서 DRAM에서 사용하는 자동 리프래쉬방법과 같이내부에서 리프래쉬 제어를 행하게 된다.
도 1을 보면, 외부의 어드레스를 받아 들이는 어드레스 입력 버퍼(10)가 있고, 코맨드 신호를 받는 코맨드 버퍼 및 리프래쉬 제어 기능을 갖는 제어 로직(80)이 있다. 어드레스 입력 버퍼(10)를 거친 어드레스 신호들은 프리 디코더를 지나서 로우 디코더(70) 및 컬럼 디코더(20)에 입력된다. 로우 및 컬럼 디코더(70 및 20)의 출력에 따라 워드라인과 비트라인을 선택하여 센스 증폭기(40), 라이트 드라이버(50) 및 입출력 버퍼(60)를 통하여 데이터의 입.출력을 수행하게 된다. 코맨드 버퍼를 거친 신호들은 리프랫쉬 제어 기능을 갖는 제어 로직을 통하여 메모리 장치의 전반적인 동작을 제어하게 된다. 리프래쉬 제어 회로는 코맨드 버퍼 및 리프래쉬 제어 기능을 갖는 제어 로직(80)에 포함 되어 있으며, 그 구성은 도 2에 도시되어 있다.
도 2의 동작을 설명하면 다음과 같다.
우선 주기적으로 일정한 신호를 만들어 주기 위해 리프래쉬 타이머(90)가 있다. 여기서 나오는 출력(Unit Period)을 이용하여 리프래쉬 요청 신호를 만들어 주기 위한 리프래쉬 요청 생성기(100)이 제공된다. 또, 리프래쉬를 하기 위해 리프래쉬해야 할 어드레스 정보를 갖고 있는 리프래쉬 카운터(120)가 있다. 이상의 구조는 리프래쉬를 하는 모든 메모리 장치에 들어 있는 부분이고, 리듀스드 메모리 사이즈(Reduced Memory Size)모드를 수행하기 위해서 이 발명에서 추가되는 장치는 RMS(Reduced Memory Size) 모드 세트 레지스터(110)이다. 이 레지스터(110)는 어드레스 입력 버퍼(10)에서 N-비트의 모드 세팅용 어드레스를 입력으로 받고, 제어 로직으로부터 레지스터 세트 신호를 받아서 모드 어드레스를 세팅한다. 여기서 만들어진 모드 어드레스는 블록 제어부(130)로 가서 각 상황별로 제어 로직에서 선택해야할 메모리 셀 블록을 지정해 준다. 블록 제어부(130)에서 생성된 블록 셀렉트 신호(Block 0 ~ Block n)는 제어 로직으로 가서 액티베이션(Activation)하고자 하는 메모리 셀 어레이에 대해서만 액티베이션되게 해주고, 원치 않는 메모리 셀 어레이대하여는 액티베이션 동작을 막아주는 역할을 한다.
도 4는 블록 제어부의 상세 회로도로이다. 각 블록 섹터 신호는 게이트 조합으로 이루어 지므로 블록 셀렉트 신호(Block 0)의 생성에 대하여만 설명하기로 한다.
RMS 모드 세트 레지스터(110)로부터의 모드 신호(Mode_add(0) 및 Mode_add(1))가 오알 게이트에서 조합된다. 오알 게이트의 출력 신호와 모드 신호(Mode_add(2))가 낸드 조합되어 블록 셀렉트 신호(Block 0)가 만들어 진다.
이해를 돕기 위해 여기서는 4개의 메모리 셀 어레이 블록으로 구분되고, 모드를 결정하기 위한 어드레스가 3 비트로 구성된 메모리 디바이스를 예로 들기로 한다.
도 3 에는 모드 세팅용 어드레스와 이로 인해 만들어지는 모드별로 선택되어지는 블록 셀렉트 신호를 만들기 위한 셀렉터를 보여준다. 여기서 만들어진 블록 셀렉트 신호들은 제어 로직으로 가서 블록 액티베이션 신호와 결합하여 블록의 액티브 여부를 결정하게 된다.
블록의 액티브 여부를 결정하는 블록 액티브 제어 회로는 도 5에 도시되어있다.
도 5의 신호(Act_b0 내지 Act_b3)는 어드레스 입력 버퍼(10)에서 만들어진 어드레스 정보 신호중, 블록 정보로 사용되는 어드레스와 제어 로직의 로우 액티브 신호와의 결합으로 만들어진 신호이다.
도 5를 부연 설명하자면, 리듀스드 메모리 사이즈 모드(Reduced Memory Size Mode; RMS 모드)에서 지정된 블록이 액티베이션되면, 블록 신호(Block n)신호가 하이 상태가 되어 신호(Act_b(n))와 앤드 조합되어 액티브 블록 신호(Active Block(n))가 발생하여 정상적인 동작이 가능하게 된다.
하지만, RMS 모드에서 지정되지 않은 블록의 액티베이션신호는 블록 신호(Block n)가 로우 상태가 되어 액티브 블록 신호(Active Block(n))신호를 로우 상태로 만들어 블록의 동작을 막아주게 된다. 여기서 신호(Act_b(n))신호는 외부에서 주어진 어드레스에 의해 블록 액티베이션 하기 위해 발생이 되기도 하고, 내부적으로 리프래쉬 코맨드에 의해 블록 액티베이션 하기 위해 발생하기도 한다.
도 6은 도 2의 RMS 세트 레지스터를 구현하기 위한 1비트 레지스터의 실시예이다.
레지스터 세트 신호(Reg_set) 및 레지스터 세트 바 신호(Reg_setb)에 따라 트랜스미션 게이트(T)가 열리게 되어 어드레스(Address(n))가 래치(R)에 래치된 후 인버터(I1)를 통해 출력되어 모드 신호(Mode_add(n))를 생성한다. 이 레지스터를 리셋하기 위해 리셋신호(Rset)를 트랜지스터(Q)의 게이트에 인가하면 래치(R)의 입력이 접지 전위가 되어 리셋 동작이 이루어 진다.
도 7은 제 6도의 를 생성하기 위한 회로도이다.
코맨드 레지스터(200)의 출력에 따라 펄스 생성기(300)에서 펄스가 생성된다. 펄스 생성기(300)의 출력과 인버터(I2)에 의해 반전된 출력에 의해 레지스터 세트 신호(Reg_set) 및 레지스터 세트 바 신호(Reg_setb)가 생성된다.
상술한 바와 같이 본 발명에 의하면 메모리 장치 내의 다수의 메모리 셀 어레이 블록중 사용자가 원하는 메모리 셀 어레이 블록만을 선택하여 사용할 수 있으며, 이로 인한 리프래쉬 또한 선택된 블록만 수행하게 함으로써 대기 전류를 줄여서 전력 소비를 감소 시킬 수 있다.
본 발명은 실시예를 중심으로 하여 설명되었으나 당 분야의 통상의 지식을 가진 자라면 이러한 실시예를 이용하여 다양한 형태의 변형 및 변경이 가능하므로 본 발명은 이러한 실시예에 한정되는 것이 아니라 다음의 특허 청구 범위에 의해 한정된다.

Claims (4)

  1. 어드레스 입력 버퍼로부터의 다수의 비트 어드레스와 제어 로직으로부터의 세트 및 리세트 신호에 따라 RMS 모드를 세트하여 다수의 모드 어드레스를 출력하는 RMS 모드 세트 레지스터와;
    상기 RMS 모드 세트 레지스터의 모드 어드레스에 따라 메모리 셀 블럭을 지정하기 위한 다수의 블록 셀렉트 신호를 생성하는 블록 제어부와;
    상기 블록 제어부의 블록 셀렉트 신호와 블록 액티베이션하기 위해 발생된 신호에 따라 액티브 블록 신호를 출력하는 블록 액티브 제어회로를 포함하여 이루어 져 다수의 메모리 블록 중 선택된 블록에 대하여만 정상 동작 및 리프래쉬 동작이 이루어 지도록 한 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 RMS 모드 레지스터는 다수의 1비트 레지레지스터에 의해 구성된 것을 특지으로하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 1 비트 레지스터는 레지스터 세트 신호 및 레지스터 세트 바 신호에 따라 입력 어드레스를 래치에 저장하기 위한 트랜스미션 게이트와;
    리세트 신호에 따라 상기 래치의 입력을 접지 전위로 리세트 시키기 위한 트랜지스터를 포함하여 구성된 것을 특지으로 하는 반도체 메모리 장치.
  4. 제 3항에 있어서,
    상기 레지스터 세트 신호는 코맨드 레지스터의 출력에 따라 펄스를 생성하는 펄스 생성기의 출력에 의해 만들어 지고 상기 레지스터 세트 바 신호는 상기 펄스 생성기의 출력을 반전시켜 만들어 지는 것을 특징으로 하는 반도체 메모리 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100899394B1 (ko) * 2007-10-31 2009-05-27 주식회사 하이닉스반도체 리프래쉬 제어 회로

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100237621B1 (ko) * 1996-08-27 2000-01-15 김영환 반도체 메모리소자의 리프레시 제어회로
JP3908338B2 (ja) * 1997-06-30 2007-04-25 富士通株式会社 半導体記憶装置
CN1137491C (zh) * 1998-03-30 2004-02-04 西门子公司 动态随机存取存储器中的译码自动刷新模式
KR100355226B1 (ko) * 1999-01-12 2002-10-11 삼성전자 주식회사 뱅크별로 선택적인 셀프 리프레쉬가 가능한 동적 메모리장치
US6590822B2 (en) * 2001-05-07 2003-07-08 Samsung Electronics Co., Ltd. System and method for performing partial array self-refresh operation in a semiconductor memory device
KR20030016530A (ko) * 2001-08-21 2003-03-03 주식회사 하이닉스반도체 반도체 메모리 장치의 리프레쉬 회로
KR100506057B1 (ko) * 2002-07-15 2005-08-03 주식회사 하이닉스반도체 부분 어레이 셀프 리프레시를 수행하는 반도체 메모리 장치

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100899394B1 (ko) * 2007-10-31 2009-05-27 주식회사 하이닉스반도체 리프래쉬 제어 회로
US7768858B2 (en) 2007-10-31 2010-08-03 Hynix Semiconductor Inc. Refresh controlling circuit

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