CN115223615A - 一种译码电路、译码方法和半导体存储器 - Google Patents

Abstract

本公开实施例提供了一种译码电路、译码方法和半导体存储器，该译码电路包括译码模块和寄存器模块，译码模块用于对初始计数信号进行译码处理，得到目标计数信号；其中，目标计数信号与预设计数范围具有对应关系，且目标计数信号为包括N位目标信号的二进制数，N位目标信号包括电平值为第一值的一位目标信号和电平值为第二值的N‑1位目标信号，N为大于0的整数；寄存器模块包括N个存储位，用于将N位目标信号对应存储在N个存储位中。这样，本公开实施例能够实现将计数结果按照要求存储在寄存器模块中。

Description

一种译码电路、译码方法和半导体存储器

技术领域

本公开涉及集成电路技术领域，尤其涉及一种译码电路、译码方法和半导体存储器。

背景技术

随着半导体技术的不断发展，人们在制造和使用计算机等设备时，对数据的传输速度提出了越来越高的要求。为了获得更快的数据传输速度，应运而生了一系列数据可以双倍速率（Double Data Rate，DDR）传输的存储器等器件。

以动态随机存取存储器（Dynamic Random Access Memory，DRAM）为例，错误检查与清除（Error Check and Scrub，ECS）操作允许DRAM内部读取、修改检测到的错误码字，并将修正后的数据写回存储阵列。在执行ECS操作的过程中，DRAM需要对存在的ECS错误进行计数并将错误计数结果进行存储，如何将错误计数结果按照要求加载到模式寄存器中是一个需要解决的问题。

发明内容

本公开实施例提供了一种译码电路、译码方法和半导体存储器。

第一方面，本公开实施例提供了一种译码电路，包括译码模块和寄存器模块，其中：

所述译码模块，用于对初始计数信号进行译码处理，得到目标计数信号；其中，所述目标计数信号与预设计数范围具有对应关系，且所述目标计数信号为包括N位目标信号的二进制数，所述N位目标信号包括电平值为第一值的一位目标信号和电平值为第二值的N-1位目标信号，N为大于0的整数；

所述寄存器模块包括N个存储位，用于将所述N位目标信号对应存储在所述N个存储位中。

在一些实施例中，所述预设计数范围的数量为N个，且N个所述预设计数范围不重叠，其中：

所述译码模块，还用于在计数结果满足第k预设计数范围时，将所述目标计数信号中的第k位目标信号的电平值设置为第一值，除所述第k位目标信号之外的其他目标信号的电平值设置为第二值；其中，k为大于或者等于0且小于N的整数。

在一些实施例中，所述寄存器模块，具体用于在所述目标计数信号中的第k位目标信号的电平值为第一值时，将第k存储位设置为第一值，除所述第k存储位之外的其他存储位设置为第二值。

在一些实施例中，所述初始计数信号为包括N位初始信号的二进制数；其中，所述目标计数信号中电平值为第一值的目标信号位置与所述初始计数信号中电平值为第一值的最高位的初始信号位置具有对应关系。

在一些实施例中，所述译码模块包括N-1个第一译码子模块和一个第二译码子模块，其中：第i个第一译码子模块，用于根据外部复位信号和第i+1位初始信号对第i位初始信号进行译码处理，生成所述目标计数信号中的第i位目标信号，i为大于或者等于0且小于N-1的整数；所述第二译码子模块，用于根据外部复位信号和第N-1位初始信号进行译码处理，生成所述目标计数信号中的第N-1位目标信号。

在一些实施例中，所述第i个第一译码子模块包括第i个锁存模块和第i个与逻辑模块，且所述第i个锁存模块的第一输入端用于接收所述外部复位信号，所述第i个锁存模块的第二输入端用于接收所述第i+1位初始信号，所述第i个锁存模块的输出端与所述第i个与逻辑模块的第一输入端连接，所述第i个与逻辑模块的第二输入端用于接收所述第i位初始信号，所述第i个与逻辑模块的输出端用于输出所述第i位目标信号，其中：所述第i个锁存模块，用于根据所述外部复位信号和所述第i+1位初始信号进行锁存处理，生成第i个锁存信号，所述第i个锁存信号用于指示所述第i位初始信号是否被屏蔽；所述第i个与逻辑模块，用于对所述第i个锁存信号和所述第i位初始信号进行与逻辑运算，得到所述第i位目标信号；其中，i为大于或者等于0且小于N-1的整数。

在一些实施例中，所述第二译码子模块包括第N-1个锁存模块和非逻辑模块，且所述第N-1个锁存模块的第一输入端用于接收所述外部复位信号，所述第N-1个锁存模块的第二输入端用于接收所述第N-1位初始信号，所述第N-1个锁存模块的输出端与所述非逻辑模块的输入端连接，所述非逻辑模块的输出端用于输出所述第N-1位目标信号，其中：所述第N-1个锁存模块，用于根据所述外部复位信号和所述第N-1位初始信号进行锁存处理，生成第N-1个锁存信号；所述非逻辑模块，用于对所述第N-1个锁存信号进行非逻辑运算，得到所述第N-1位目标信号。

在一些实施例中，每个所述锁存模块包括第一或非门和第二或非门，其中：

所述第一或非门的第一输入端用于接收所述外部复位信号，所述第一或非门的第二输入端与所述第二或非门的输出端连接；所述第二或非门的第一输入端与所述第一或非门的输出端连接，所述第二或非门的第二输入端用于接收所述初始计数信号中对应的初始信号，所述第二或非门的输出端作为所述锁存模块的输出端，用于输出对应的锁存信号。

在一些实施例中，所述译码电路还包括计数模块，其中：所述计数模块，用于接收计数脉冲信号，并对所述计数脉冲信号进行计数，确定所述初始计数信号。

在一些实施例中，所述计数模块包括第一计数模块、第二计数模块和第三计数模块，其中：所述第一计数模块，用于接收计数脉冲信号，对所述计数脉冲信号进行计数，每当所述计数脉冲信号对应的计数值达到计数阈值的整数倍时，输出第一计数脉冲信号；所述第二计数模块，用于对所述第一计数脉冲信号进行计数，每当所述第一计数脉冲信号对应的计数值达到预设存储密度的整数倍时，输出第二计数脉冲信号；所述第三计数模块，用于对所述第二计数脉冲信号进行计数，输出所述初始计数信号。

在一些实施例中，所述计数结果为所述初始计数信号表征的计数值与预设值的乘积，所述预设值为所述计数阈值与所述预设存储密度的乘积值；所述第k预设计数范围的最小值设置为所述预设值与

的乘积；所述第k预设计数范围的最大值设置为所述预设值与

的乘积和1之间的差值。

在一些实施例中，所述计数脉冲信号是在执行错误检查与清除ECS操作过程中产生的错误信号。

在一些实施例中，所述译码电路还包括模式选择模块，其中：所述模式选择模块，用于接收第一模式信号，在所述第一模式信号的电平值为第一值时，确定计数模式为码字计数模式；或者，在所述第一模式信号的电平值为第二值时，确定计数模式为行计数模式。

第二方面，本公开实施例提供了一种译码方法，应用于如第一方面所述的译码电路，该方法包括：

通过所述译码模块对初始计数信号进行译码处理，得到目标计数信号；其中，目标计数信号与预设计数范围具有对应关系，且目标计数信号为包括N位目标信号的二进制数，N位目标信号包括电平值为第一值的一位目标信号和电平值为第二值的N-1位目标信号，N为大于0的整数；

通过寄存器模块将N位目标信号对应存储在N个存储位中。

第三方面，本公开实施例提供了一种半导体存储器，该半导体存储器包括如第一方面所述的译码电路。

本公开实施例提供了一种译码电路、译码方法和半导体存储器，该译码电路包括译码模块和寄存器模块，其中：译码模块用于对初始计数信号进行译码处理，得到目标计数信号；其中，目标计数信号与预设计数范围具有对应关系，且目标计数信号为包括N位目标信号的二进制数，N位目标信号包括电平值为第一值的一位目标信号和电平值为第二值的N-1位目标信号，N为大于0的整数；寄存器模块包括N个存储位，用于将N位目标信号对应存储在N个存储位中。这样，针对初始计数信号译码后得到的目标计数信号，由于该目标计数信号中包括N位目标信号，而电平值为第一值的目标信号所处的位置不同，对应不同的目标计数信号；不同的目标计数信号又可以对应不同的预设计数范围，根据不同的预设计数范围可以将寄存器模块的N个存储位中某一个对应的位设置为1；如此，针对初始计数信号表征的计数结果，可以根据该计数结果所对应的预设计数范围仅将寄存器模块中一个对应的位设置为1，从而可以利用较少位数的寄存器就可以实现对较大计数范围内计数结果的统计（真实的计数结果越大，就需要较多位数的寄存器进行存储）；另外，寄存器模块中仅有一个存储位为1，还能够降低电路复杂度和减少电路的功耗；最终实现将计数结果按照要求加载到寄存器模块中，进而改善存储器的性能。

附图说明

图1为本公开实施例提供的一种译码电路的组成结构示意图一；

图2为本公开实施例提供的一种译码电路的组成结构示意图二；

图3为本公开实施例提供的一种第一译码子模块的组成结构示意图；

图4为本公开实施例提供的一种第二译码子模块的组成结构示意图；

图5为本公开实施例提供的一种译码电路的组成结构示意图三；

图6为本公开实施例提供的一种信号时序示意图；

图7为本公开实施例提供的一种译码方法的流程示意图；

图8为本公开实施例提供的一种半导体存储器的组成结构示意图。

具体实施方式

下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述。可以理解的是，此处所描述的具体实施例仅用于解释相关公开，而非对该公开的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与有关公开相关的部分。

除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中所使用的术语只是为了描述本公开实施例的目的，不是旨在限制本公开。

在以下的描述中，涉及到“一些实施例”，其描述了所有可能实施例的子集，但是可以理解，“一些实施例”可以是所有可能实施例的相同子集或不同子集，并且可以在不冲突的情况下相互结合。

需要指出，本公开实施例所涉及的术语“第一\第二\第三”仅仅是区别类似的对象，不代表针对对象的特定排序，可以理解地，“第一\第二\第三”在允许的情况下可以互换特定的顺序或先后次序，以使这里描述的本公开实施例能够以除了在这里图示或描述的以外的顺序实施。

对本公开实施例进行进一步详细说明之前，先对本公开实施例中涉及的名词和术语进行说明，本公开实施例中涉及的名词和术语适用于如下的解释：

动态随机存取存储器（Dynamic Random Access Memory，DRAM）；

双倍速率（Double Data Rate，DDR）；

第5代DDR标准（DDR5 Specification，DDR5 SPEC）；

保留供将来使用（Reserved for Future Usage，RFU）

多用途指令（Multi-Purpose Command，MPC）；

模式寄存器（Mode Register，MR）；

错误检查与清除（Error Check and Scrub，ECS）；

错误检查与纠正（Error Checking and Correcting，ECC）。

以DDR5 DRAM为例，ECS模式可以分为自动ECS操作模式和手动ECS操作模式。其中，在手动ECS操作模式下，利用内存控制器（Controller）发送的MPC命令来产生ECS命令信号；在自动ECS操作模式下，可以利用刷新命令（Refresh）或自刷新命令（Self-Refresh）来产生ECS命令信号；其中，ECS命令信号用于执行ECS操作。

可以理解地，仍以DDR5 DRAM为例，错误计数器（Error Counter，EC）通过模式寄存器MR14 OP[5]选择执行哪一种模式。其中，当OP[5]=0时，表示选择行计数模式（默认情况），该行计数模式用来计数有多少行至少有一个错误；当OP[5]=1时，表示选择码字计数模式，该码字计数模式用来计数有多少码字错误。在所有ECS操作全部完成一次时，EC结果将根据阈值滤波器（Threshold Filter）加载到模式寄存器中，EC结果在被转移到模式寄存器后会被重置。在这里，阈值滤波器用于掩盖小于阈值滤波器设定阈值的错误计数，具体可以使用模式寄存器MR15 OP[2:0]来设置，默认的设置是256每内存单元，即OP[2:0]=011B。当执行完所有ECS操作后，EC最终记录的结果将会加载到模式寄存器MR20中，MR20 OP[7:0]对应的错误计数结果EC[7:0]表示在一定预设计数范围内的错误计数。例如，如果错误计数结果EC[0]的最小值大于阈值滤波器设定的错误计数阈值（Error Threshold Count，ETC），且EC[0]的最大值小于或等于2*ETC*存储密度（Density）-1，那么EC[0]的值为1，其中，存储密度的单位为千兆字节（Gigabyte，Gb）。

在这里，EC[7:1]的最小值被定义为EC[𝑥]min=ETC*Density*2^𝑥，EC[7:1]的最大值被定义为EC[𝑥]max=2*(ETC*Density*2^𝑥)-1，若EC[7:0]的值满足对应的预设计数范围，则MR20 OP[7:0]对应的位会被设置为1，否则被设置为0。其中，𝑥=0，1，2，…，7。

示例性地，参见表1，其示出了MR15设定的每内存单元（Gb）对应的错误计数阈值（ETC）示意。在默认情况下，该错误计数阈值可以设定为256。

表1

参见表2，其示出了MR20中每个颗粒（DRAM Die）对应的码字数值或者行数值的存储示意。

表2

以码字计数模式为例，错误计数器可以用来计数有多少错误的码字。在DRAM完成一次完整的ECS操作之后，最终的错误计数结果会根据错误计数阈值（ETC）和预设存储密度（nGb）加载到MR20中。即在完成完整的ECS操作之后，错误计数结果需要在模式寄存器中进行保存，这时候，如何将错误计数结果按要求加载到模式寄存器中是一个需要解决的问题。

基于此，本公开实施例提供了一种译码电路，该译码电路包括译码模块和寄存器模块，其中：译码模块用于对初始计数信号进行译码处理，得到目标计数信号；其中，目标计数信号与预设计数范围具有对应关系，且目标计数信号为包括N位目标信号的二进制数，N位目标信号包括电平值为第一值的一位目标信号和电平值为第二值的N-1位目标信号，N为大于0的整数；寄存器模块包括N个存储位，用于将N位目标信号对应存储在N个存储位中。这样，针对初始计数信号译码后得到的目标计数信号，由于该目标计数信号中包括N位目标信号，而电平值为第一值的目标信号所处的位置不同，对应不同的目标计数信号；不同的目标计数信号又可以对应不同的预设计数范围，根据不同的预设计数范围可以将寄存器模块的N个存储位中某一个对应的位设置为1；如此，针对初始计数信号表征的计数结果，可以根据该计数结果所对应的预设计数范围仅将寄存器模块中一个对应的位设置为1，从而可以利用较少位数的寄存器就可以实现对较大计数范围内的计数结果的统计（真实的计数结果越大，就需要较多位数的寄存器进行存储），另外，寄存器中仅有一个存储位为1，还能够降低电路复杂度和减少电路的功耗；最终实现将计数结果按照要求加载到寄存器模块中，进而改善存储器的性能。

下面将结合附图对本公开各实施例进行详细说明。

本公开的一实施例中，参见图1，其示出了本公开实施例提供的一种译码电路10的组成结构示意图一。如图1所示，该译码电路10可以包括译码模块11和寄存器模块12，其中：

译码模块11，用于对初始计数信号进行译码处理，得到目标计数信号；其中，目标计数信号与预设计数范围具有对应关系，且目标计数信号为包括N位目标信号的二进制数，N位目标信号包括电平值为第一值的一位目标信号和电平值为第二值的N-1位目标信号，N为大于0的整数；

寄存器模块12包括N个存储位，用于将N位目标信号对应存储在N个存储位中。

需要说明的是，该译码电路可以应用于DRAM DDR5芯片中，对执行ECS操作过程中的错误信息进行计数的相关电路，例如：错误计数器（用于计数存储阵列的码字错误数量，或者用于计数存储阵列中存在码字错误的行数量）和行错误计数器（Error Per RowCounter，用于计数存储阵列中每行的码字错误数量），但不局限于此范围，其他通过计数并且记录结果的电路均可采用此设计。下面仅以应用于ECS中为例对本公开实施例的具体实现进行详细描述。

在本公开实施例中，初始计数信号表示计数结果。当DRAM处于ECS模式时，会执行ECS操作来检测并清除码字错误，并进行计数确定初始计数信号，在ECS模式下，初始计数信号可以是对存储阵列的码字错误数量进行计数得到的，或者是对存储阵列中存在码字错误的行进行计数得到的，或者是对存储阵列中的每一行的码字错误进行计数得到的，译码模块需要将初始计数信号译码为目标计数信号，并由寄存器模块进行保存。

还需要说明的是，与目标计数信号类似，初始计数信号也是由N位信号组成的二进制数，将初始计数信号中的每一位记作一个初始信号，因此，初始计数信号为包括N位初始信号的二进制数。

还需要说明的是，在对ECS操作的错误信息（简称错误信息，由于该错误信息可以是通过ECC算法检测得到的，因此，也可以称作ECC错误信息）进行计数时，通常会设置一个计数阈值（ETC），该计数阈值表示每个内存单元所能容忍的错误信息的数量，如果一个内存单元的错误信息的数量小于计数阈值，就忽略这些错误信息，一个内存单元的容量可以是指1Gb。将存储阵列所包括的内存单元的数量定义为预设存储密度（Density）。将计数阈值和预设存储密度的乘积值记作预设值，那么初始计数信号表征的计数值为：错误信息的数量与预设值的商。也就是说，初始计数信号可以用来表示其对应的计数结果，初始计数信号表征的计数值与预设值相乘的结果就是计数结果，也就是计数的错误信息的数量，可见，不同的初始计数信号对应不同的计数结果。

示例性地，计数阈值ETC=4，存储阵列的预设存储密度Density=16 Gb，对于该存储阵列而言，所能容忍的错误信息的数量为16×4=64，如果计数的错误信息的数量少于64个，就忽略这些错误信息，只有在错误信息的数量达到64时，才会继续进行计数。以初始计数信号包括8位初始信号（第0位至第7位）为例，第0位初始信号的电平值为逻辑1代表错误信息的数量达到了64，第1位初始信号的电平值为逻辑1代表错误信息的数量达到了128，并依次翻倍类推。例如，初始计数信号为：00000110，表示错位信息的数量为：64×6=384，由于小于64的计数可以被忽略，这时候的实际错误信息的数量应该是处于384到447（384+63）之间。

还需要说明的是，对于初始计数信号，参见图2，其示出了本公开实施例提供的一种译码电路10的组成结构示意图二。如图2所示，在一些实施例中，译码电路10还可以包括计数模块13，其中：

计数模块13，用于接收计数脉冲信号，并对计数脉冲信号进行计数，确定初始计数信号。

需要说明的是，以ECS操作为例，在执行ECS操作的过程中，如果存储器检测到错误信息，就会产生计数脉冲信号。其中，ECS操作可以是将存储的码字读取并验证是否存在错误，当每一次读取有错误时，错误信息的数量就会递增，最终由计数模块13据此输出初始计数信号。

如图2所示，在一些实施例中，译码电路10还包括模式选择模块14，其中：

模式选择模块14，用于接收第一模式信号，在第一模式信号的电平值为第一值时，确定计数模式为码字计数模式；或者，在第一模式信号的电平值为第二值时，确定计数模式为行计数模式。

需要说明的是，在本公开实施例中，这里的计数模式可以存在两种：码字计数模式和行计数模式。其中，码字计数模式用于计数有多少错误的码字数，行计数模式用于计数有多少至少有一个错误码字的行数。

在这里，第一值可以为指示高电平的逻辑1，第二值可以为指示低电平的逻辑0；或者，第一值可以为指示低电平的逻辑0，第二值可以为指示高电平的逻辑1，对此并不作任何限定。

示例性地，如果第一值为逻辑1，第二值为逻辑0，那么在第一模式信号等于逻辑1时，这时候为码字计数模式；在第一模式信号等于逻辑0时，这时候为行计数模式。也就是说，本公开实施例通过第一模式信号进行选择，确定是执行行计数模式还是执行码字计数模式。另外，在后续描述中，主要以第一值指示高电平的逻辑1、第二值指示低电平的逻辑0为例进行详细描述。

在计数模式为码字计数模式的情况下，初始计数信号对应存储阵列中码字错误的计数结果；在计数模式为行计数模式的情况下，初始计数信号对应存储阵列中存在码字错误的行计数结果。

如图2所示，模式选择模块14，还用于在第一模式信号指示执行目标计数模式时，根据接收到的检测信号生成计数脉冲信号。这里的目标计数模式是指码字计数模式或者行计数模式，对应的检测信号可以包括第一检测信号或者第二检测信号。在这里，译码电路10还可以包括错误检测模块（图中未示出），错误检测模块用于在码字计数模式下检测码字错误，根据检测到的码字错误生成第一检测信号，并将第一检测信号发送给模式选择模块14；或者，在行计数模式下检测存在码字错误的行，根据检测到的存在码字错误的行生成第二检测信号，并将第二检测信号发送给模式选择模块14。

也就是说，不同计数模式对应不同的检测信号。其中，如果在码字计数模式下检测到码字错误，那么可以生成第一检测信号，这时候模式选择模块14根据第一检测信号生成码字错误计数脉冲信号；如果在行计数模式下检测到存在码字错误的行，那么可以生成第二检测信号，这时候根据第二检测信号生成码字错误行计数脉冲信号。因此，计数脉冲信号可以表征至少有一个码字错误的行数或者总共有多少码字错误数。

另外，错误检测模块还可以将第一检测信号和第二检测信号均发送给模式选择模块14，模式选择模块14响应第一模式信号，在码字计数模式下，选择第一检测信号作为输入，并生成码字错误计数脉冲信号，在行计数模式下，模式选择模块14则选择第二检测信号作为输入，并生成码字错误行计数脉冲信号。

还需要说明的是，本公开实施例主要以码字计数模式为例进行描述。在码字计数模式下，如果检测到码字错误，模式选择模块14就会接收到第一检测信号并根据第一检测信号生成一个脉冲，即在检测到一个码字错误时，计数脉冲信号为第一值，其余时间计数脉冲信号则为第二值（或者也可以相反，这里不作具体限定），计数模块根据计数脉冲信号进行计数，得到初始计数信号。

对于计数模块13的具体组成，如图2所示，在一些实施例中，计数模块13包括第一计数模块131、第二计数模块132和第三计数模块133，其中：

第一计数模块131，用于接收计数脉冲信号，对计数脉冲信号进行计数，每当计数脉冲信号对应的计数值达到计数阈值的整数倍时，输出第一计数脉冲信号；

第二计数模块132，用于对第一计数脉冲信号进行计数，每当第一计数脉冲信号对应的计数值达到预设存储密度的整数倍时，输出第二计数脉冲信号；

第三计数模块133，用于对第二计数脉冲信号进行计数，输出初始计数信号。

需要说明的是，在本公开实施例中，第一计数模块131可以用于确定当前错误信息的数量与计数阈值之间的倍数关系，第二计数模块132可以用于确定当前错误信息的数量与预设值（计数阈值*预设存储密度）之间的倍数关系，第三计数模块133可以用于确定计数结果，这里的计数结果即最终计数的错误信息的数量。如此，根据该计数结果可以进一步确定预设计数范围，然后将对应的目标计数信号加载到寄存器模块中。

需要说明的是，以ECS模式为例，计数脉冲信号是在执行ECS操作过程中产生的。第一计数模块131根据计数阈值和计数脉冲信号进行计数。其中，计数模块13可以掩盖小于计数阈值的计数值，计数阈值可以使用第二模式信号（MR15 OP[2:0]）进行设置，第二模式信号与计数阈值的对应关系可以参见前述表1。

如表1，模式寄存器15（MR15）的信号可以包括OP[7:0]共8位，其中，用于确定计数阈值的是OP[2:0]这三位，例如，当OP[2:0]为000时，对应的计数阈值为4，当OP[2:0]为001时，对应的计数阈值为16。这样，本公开实施例可以根据第二模式信号来确定计数阈值。

还需要说明的是，在本公开实施例中，第一计数脉冲信号表征计数脉冲信号对应的计数值与计数阈值之间的倍数关系。示例性地，以计数阈值设置为4为例，当计数脉冲信号累计4个脉冲时，输出的第一计数脉冲信号包括1个脉冲，计数脉冲信号累计8个脉冲时，输出的第一计数脉冲信号包括2个脉冲；也就是说，在计数信号的第4、8、12、16、…个脉冲时，输出的第一计数脉冲信号会对应出现一个脉冲。简言之，第一计数脉冲信号表征的是计数信号对应的计数值为计数阈值的多少倍数。

第一计数脉冲信号被输入第二计数模块132，第二计数模块132根据预设存储密度和第一计数脉冲信号进行计数。与第一计数模块131原理相同，第二计数脉冲信号表征第一计数脉冲信号对应的计数值与预设存储密度之间的倍数关系。示例性地，以预设存储密度等于16为例，当第一计数脉冲信号累计16个脉冲时，输出的第二计数脉冲信号包括一个脉冲，第一计数脉冲信号累计32个脉冲时，输出的第二计数脉冲信号包括2个脉冲，也就是说在第一计数脉冲信号的第16、32、48、60、…个脉冲时，输出的第二计数脉冲信号会对应出现一个脉冲。简言之，第二计数脉冲信号表征的是第一计数脉冲信号对应的计数值为预设存储密度的多少倍。

第二计数脉冲信号被输入第三计数模块133，第三计数模块133对第二计数脉冲信号进行计数，输出初始计数信号。可以理解，这时候初始计数信号表征的计数值就是当前错误信息的数量是预设值的多少倍。

还需要说明的是，在本公开实施例中，第一计数模块131可以得到第一计数值，第二计数模块132可以得到第二计数值，第三计数模块133可以得到第三计数值。其中，第一计数值指示第一计数脉冲信号包括多少倍的计数阈值，第二计数值指示第二计数脉冲信号包括多少倍的预设存储密度，第三计数值即为初始计数信号表征的计数值。如此，计数结果可以是根据计数阈值、预设存储密度和第三计数值确定的，更具体地，初始计数信号表征的计数结果为计数阈值、预设存储密度与第三计数值三者的乘积。

其中，第一计数模块131、第二计数模块132和第三计数模块133可以为同步计数器或者异步计数器，这里不作具体限定。

这样，本公开实施例利用计数模块对计数脉冲信号进行计数，能够得到初始计数信号，初始计数信号能够表征计数所得的计数结果。

译码模块11对初始计数信号进行译码处理，得到目标计数信号，目标计数信号由N位目标信号组成。在目标计数信号所包括的N位目标信号中，只有一位目标信号的电平值为第一值，其余N-1位目标信号的电平值均为第二值。

在这里，第一值可以为指示高电平的逻辑1，第二值可以为指示低电平的逻辑0；或者，第一值可以为指示低电平的逻辑0，第二值可以为指示高电平的逻辑1，对此并不作任何限定。

还需要说明的是，在N位目标信号中，只会有一位目标信号的电平为第一值，那么目标计数信号的具体取值包括N种取值情况，以N=8为例，目标计数信号的8种取值情况为：00000001，00000010，00000100，00001000，00010000，00100000，01000000，10000000。

这N种情况下的目标计数信号与N个预设计数范围具有对应关系，且N个预设计数范围之间不重叠，即在不同位的目标信号的电平值为第一值时，对应不同的预设计数范围，该预设计数范围就是初始计数信号所对应的计数结果所处的计数范围，计数结果为初始计数信号表征的计数值与预设值的乘积，这里的预设值为计数阈值和预设存储密度的乘积值。

因此，译码模块11，还用于在计数结果满足第k预设范围时，将目标计数信号中第k位目标信号的电平值设置为第一值，除第k位目标信号之外的其他目标信号的电平值设置为第二值；其中，k为大于或者等于0且小于N的整数。

其中，第k预设范围的最小值设置为预设值与

的乘积；第k预设范围的最大值设置为预设值与

的乘积和1之间的差值。

需要说明的是，假定计数阈值用ETC表示，预设存储密度用Density(Gb)表示，第k预设计数范围的最小值可以用EC[k]min表示，第k预设计数范围的最大值用EC[k]max表示，具体计算公式如下：

EC[k]min=ETC*Density(Gb)*

（1）；

EC[k]max=2*(ETC*Density(Gb)*

)-1=ETC*Density(Gb)*

-1 （2）。

其中，k为大于或等于0且小于N的整数。

以N等于8，ETC等于4，Density等于16Gb为例，得到的8个预设计数范围如表3所示。

表3

需要说明的是，如表3所示，目标计数信号包括的八位目标信号分别为：第0位EC[0]、第1位EC[1]、第2位EC[2]、…、第7位EC[7]，这八位目标信号可以合并简写为EC[7:0]。在这八位目标信号中，如果EC[0]的取值为1，其余七位目标信号的取值为0，则表示初始计数信号对应的计数结果位于64至127之间，对于其它取值依次类推。由于目标计数信号中，只会有一位目标信号为1，从而该目标计数信号对应一个具体的预设计数范围，那么初始计数信号所对应的计数结果就位于该目标计数信号所对应的预设计数范围内。

根据前述可知，计数结果等于初始计数信号表征的计数值与预设值的乘积。示例性地，初始计数信号为：EC_OP[7:0]=00011111，表征的计数值为31，所对应的计数结果为31×64=1984，处于1024~2047这个计数范围内，对应目标计数信号中的第四位EC[4]=1，因此，译码得到的目标计数信号应该第四位为1，其余位均为0，译码得到的目标计数信号为：EC[7:0]=00010000。

还需要说明的是，由于目标计数信号包括N位目标信号，相应地，在寄存器模块中可以包括N个存储位，用于将N位目标信号对应进行存储。

示例性地，在DRAM中可以包括若干个颗粒，在ECS模式下，DRAM可以对每个颗粒分别进行错误信息计数，并保存错误计数结果。对于DRAM中的一个颗粒，存储示意参见前述表2。

这样，对于数值较大的计数结果，如果按照二进制的方式将该计数结果的实际值进行表示，就需要很多位，而基于本公开实施例所提供的方法，仅需要8位就能够将高达16383的计数结果进行表示，极大节省了存储位。另外，还可以结合实际需要，对计数阈值进行设置，从而也可以利用其它位数（非8位）的二进制数来表示计数结果，这里不作具体限定。

需要说明的是，在表2中，OP[0]、OP[1]、…、OP[7]（合并简写为OP[7:0]）表示寄存器模块中的8个存储位，EC[7:0]表示对应的八个目标信号。这样，将目标计数信号按照位与位的对应关系在寄存器模块中进行保存，从而实现目标计数信号的保存。

在另一些实施例中，译码模块11，还用于在初始计数信号表征的计数值满足第k预设计数范围时，将目标计数信号中第k位目标信号的电平值设置为第一值，除第k位目标信号之外的其他目标信号的电平值设置为第二值。

在这里，第k预设计数范围的最小值可以用EC[k]min表示，第k预设计数范围的最大值用EC[k]max表示，具体计算公式如下：

EC[k]min=

（3）；

EC[k]max=

-1 （4）。

其中，k为大于或等于0且小于N的整数。示例性地，在N等于8时，表4示出了八种预设计数范围的示意数据范围。

表4

在这里，在确定出初始计数信号的表征的计数值（即第三计数值）之后，如果第三计数值为1，即第三计数值处于第0预设计数范围，此时EC[0]=1，那么目标计数信号中第0位EC[0]=1，其余的均为0；如果第三计数值为3，即第三计数值处于第1预设计数范围，此时EC[1]=1，其余的均为0；如果第三计数值为45，第三计数值处于第5预设计数范围，此时EC[5]=1，其余的均为0。也就是说，在第三计数值满足对应的预设计数范围时，目标计数信号中对应的位为1。

需要注意的是，第三计数值与计数结果不同，第三计数值是初始计数信号表征的计数值，具体是第三计数模块针对第二计数脉冲信号的计数值；而计数结果并非是第二计数脉冲信号的计数值，其是针对计数脉冲信号的计数值（即计数脉冲信号所包括的脉冲个数），计数结果与第三计数值之间的关系是：计数结果是第三计数值、计数阈值与预设存储密度三者的乘积。

进一步地，由于计数模块输出的初始计数信号是个二进制的数值，寄存器模块记录的结果是具体的预设计数范围对应的位为1，其余为0，所以对于一个计数结果，在该计数结果所属的第k预设计数范围内，对应的目标计数信号中的第k位目标信号的电平值为1。例如当计数结果为300时，对应256~511这个区间，所以EC[2]=1，其余位的目标信号为0。在本公开实施例中，为了实现这个功能，引入独热（One-Hot）译码器，即译码模块具体可以为独热译码器。在独热译码方式中，独热编码又称一位有效编码，对于这种编码方式而言，只存在一位有效位；这样，通过独热译码的方式，就能够实现在目标计数信号中，只有一位目标信号为有效位，即只有一位目标信号的电平值为第一值。

通过独热译码方式，译码模块11可以使二进制数中值为1的最高位译码为1，其他位变为0，以表3所示的N个预设计数范围为例，对应的真值表如表5所示。

表5

如表5所示，译码模块能够实现在将初始计数信号译码为目标计数信号时，将初始计数信号中电平值为1的最高位在目标计数信号中译码为1，其余的均译码为0。

例如初始计数信号为00000110，为1的最高位是第二位，则目标计数信号中的第二位EC[2]=1。以此类推，当计数模块11输出的初始计数信号中为1的最高位是第7位时，则EC[7]对应的位为1。这样，虽然初始计数信号对应的是某个具体计数结果，但是只需要知道初始计数信号中为1的最高位，就可以将计数的信息转移到寄存器模块中。

也就是说，本公开实施例提供的译码电路对初始计数信号进行译码处理得到目标计数信号，初始计数信号是由N位初始信号（第0位初始信号至第N-1位初始信号）组成的二进制数，目标计数信号是由N位目标信号（第0位目标信号至第N-1位目标信号）组成的二进制数，其中，目标计数信号中电平值为第一值的目标信号位置与初始计数信号中电平值为第一值的最高位的初始信号位置具有对应关系。具体来说，在目标计数信号中的电平值为第一值的目标信号所处的位置与初始计数值信号中电平值为第一值的最高位的初始信号所处的位置相同。

基于译码得到的目标计数信号，在一些实施例中，寄存器模块，具体用于在目标计数信号中的第k位目标信号的电平值为第一值时，将第k存储位设置为第一值，除第k存储位之外的其他存储位设置为第二值。

需要说明的是，寄存器模块可以为DRAM中的模式寄存器20（MR20）。寄存器模块包括N个存储位（MR20 OP[7:0]），MR20 OP[7:0]对应的目标计数信号EC[7:0]表示在一定预设计数范围内的计数结果，当计数结果满足对应的预设计数范围时，模式寄存器MR20中对应的位被设置为1，否则为0。

示例性地，结合表3，寄存器模块得到最终的计数结果之后，如果计数结果为125，该计数结果处于第0预设计数范围，此时EC[0]=1，那么模式寄存器MR20中第0位（即MR20 OP[0]）被设置为1；如果计数结果为456，该计数结果处于第2预设计数范围，此时EC[2]=1，那么模式寄存器MR20中第2位（即MR20 OP[2]）被设置为1；如果计数结果为3000，该计数结果处于第5预设计数范围，此时EC[5]=1，那么模式寄存器MR20中第5位（即MR20 OP[5]）被设置为1等等。

这样，由于本公开实施例仅将寄存器模块中的一个对应的存储位设置为1，其余的存储位均设置为0，能够降低电路复杂度并且节省功耗。

还需要说明的是，DRAM具体是在执行完所有的ECS操作后，将计数模块记录的结果加载到寄存器模块中。因此，如图2所示，在一些实施例中，寄存器模块12，具体用于在接收到ECS结束信号之后，将N位目标信号对应存储在N个存储位中。

需要说明的是，ECS结束信号表示对存储阵列的ECS操作已经全部执行完成，寄存器模块在接收ECS结束信号之后，才将目标计数信号进行存储，保证了对ECS错误的计数结果记录的准确性和可靠性。

进一步地，对于译码模块11而言，如图2所示，在一些实施例中，译码模块11包括N-1个第一译码子模块111和一个第二译码子模块112，其中：

第i个第一译码子模块111，用于根据外部复位信号和第i+1位初始信号对第i位初始信号进行译码处理，生成目标计数信号中的第i位目标信号，i为大于或者等于0且小于N-1的整数；

第二译码子模块112，用于根据外部复位信号和第N-1位初始信号进行译码处理，生成目标计数信号中的第N-1位目标信号。

需要说明的是，如图2所示，译码模块11由N个译码子模块组成，包括N-1个第一译码子模块111和一个第二译码子模块112。其中，每个第一译码子模块111分别用于对第0位至第N-2位初始信号进行译码处理，从而生成对应的目标信号。

具体地，在图2中，N等于8，译码模块11包括7个第一译码子模块111和一个第二译码子模块112。为了便于区分，将7个第一译码子模块111分别记作第一译码子模块0、第一译码子模块1、…、第一译码子模块6。第一译码子模块0根据外部复位信号和第1位初始信号对第0位初始信号进行译码处理，生成第0位目标信号；第一译码子模块1根据外部复位信号和第2位初始信号对第1位初始信号进行译码处理，生成第1位目标信号；第一译码子模块2根据外部复位信号和第3位初始信号对第2位初始信号进行译码处理，生成第2位目标信号；…；第一译码子模块6根据外部复位信号和第7位初始信号对第6位初始信号进行译码处理，生成第6位目标信号。从而通过7个第一译码子模块的处理可以得到第0位至第6位目标信号。

第二译码子模块112根据外部复位信号和第7位初始信号进行译码处理，生成第7位目标信号。最终由8个译码子模块输出8位目标信号，组成完整的目标计数信号。也就是说，译码子模块的数量与初始计数信号（或者说目标计数信号）的位数具有对应关系，初始计数信号包括几位初始信号，译码模块11就包括几个译码子模块，以对应处理初始信号得到目标信号。

对于第一译码子模块111而言，参见图3，其示出了本公开实施例提供的一种第一译码子模块111的组成结构示意图。如图3所示，在一些实施例中，第i个第一译码子模块111包括第i个锁存模块113和第i个与逻辑模块114，且第i个锁存模块113的第一输入端用于接收外部复位信号（Reset，在图中用Rs表示），第i个锁存模块111的第二输入端用于接收第i+1位初始信号（在图中用EC_OP[i+1]表示），第i个锁存模块113的输出端与第i个与逻辑模块114的第一输入端连接，第i个与逻辑模块114的第二输入端用于接收第i位初始信号（在图中用EC_OP[i]表示），第i个与逻辑模块114的输出端用于输出第i位目标信号（在图中用EC[i]表示），其中：

第i个锁存模块113，用于根据外部复位信号和第i+1位初始信号进行锁存处理，生成第i个锁存信号（在图中用La[i]表示），第i个锁存信号用于指示第i位初始信号是否被屏蔽；

第i个与逻辑模块114，用于对第i个锁存信号和第i位初始信号进行与逻辑运算，得到第i位目标信号；其中，i为大于或者等于0且小于N-1的整数。

需要说明的是，图3示出了第一译码子模块111的组成结构以及各部分的输入信号和输出信号。如图3所示，第i个第一译码子模块111表示第0个至第N-1个第一译码子模块111中的任意一个，对第i个第一译码子模块111整体而言，接收的输入信号包括外部复位信号Rs、第i+1位初始信号EC_OP[i+1]和第i位初始信号EC_OP[i]，最终生成的输出信号为第i位目标信号EC[i]。

其中，锁存模块113根据外部复位信号Rs和第i+1位初始信号EC_OP[i+1]进行锁存处理，生成第i位锁存信号La[i]发送给与逻辑模块114。与逻辑模块114具体可以由与门（AND）实现，对第i位锁存信号La[i]和第i位初始信号EC_OP[i]进行与逻辑处理，输出第i位目标信号EC[i]。

这里，与逻辑模块114执行的是与逻辑运算，那么，如果第i位锁存信号La[i]的电平值为0，则无论第i位初始信号EC_OP[i]的电平值如何，输出的第i位目标信号EC[i]的取值就始终为0，即第i位初始信号EC_OP[i]被屏蔽，其电平值不会影响第i位目标信号EC[i]的电平值；如果第i位锁存信号La[i]的电平值为1，则输出的第i位目标信号EC[i]的电平值就与第i位初始信号EC_OP[i]的电平值有关，这时候，第i位初始信号EC_OP[i]没有被屏蔽，其电平值会对第i位目标信号EC[i]的电平值产生影响。

对于第二译码子模块112而言，参见图4，其示出了本公开实施例提供的一种第二译码子模块112的组成结构示意图。如图4所示，在一些实施例中，第二译码子模块112包括第N-1个锁存模块113和非逻辑模块115，且第N-1个锁存模块113的第一输入端用于接收外部复位信号，第N-1个锁存模块113的第二输入端用于接收第N-1位初始信号，第N-1个锁存模块113的输出端与非逻辑模块115的输入端连接，非逻辑模块115的输出端用于输出第N-1位目标信号，其中：

第N-1个锁存模块113，用于根据外部复位信号和第N-1位初始信号进行锁存处理，生成第N-1个锁存信号；

非逻辑模块115，用于对第N-1个锁存信号进行非逻辑运算，得到第N-1位目标信号。

需要说明的是，图4示出了第二译码子模块112的组成结构以及各部分的输入信号和输出信号。如图4所示，对于第二译码子模块112整体而言，接收的输入信号包括外部复位信号Rs和第N-1位初始信号EC_OP[N-1]，最终生成的输出信号为第N-1位目标信号EC[N]。

其中，锁存模块113根据外部复位信号Rs和第N-1位初始信号EC_OP[N-1]进行锁存处理，生成第N-1位锁存信号La[N-1]发送给非逻辑模块115。非逻辑模块115具体可以非门（NOT）实现，对第N-1位锁存信号La[N-1]进行非逻辑处理，输出第N-1位目标信号EC[N-1]。

还需要说明的是，第一译码子模块中的锁存模块和第二译码子模块中的锁存模块可以具有相同的结构。如图3或者图4所示，每个锁存模块113包括第一或非门NOR1和第二或非门NOR2，其中：

第一或非门NOR1的第一输入端用于接收外部复位信号，第一或非门NOR1的第二输入端与第二或非门的输出端连接；

第二或非门NOR2的第一输入端与第一或非门NOR1的输出端连接，第二或非门NOR2的第二输入端用于接收初始计数信号中对应的初始信号，第二或非门NOR2的输出端作为锁存模块113的输出端，用于输出对应的锁存信号。

需要说明的是，如图3或者图4所示，锁存模块113可以由两个或非门组成，且一个或非门的输出端与另一个或非门的其中一个输入端连接，形成锁存结构。

基于图3和图4，参见图5，其示出了本公开实施例提供的一种译码电路10的组成结构示意图三。如图5所示，仍以N等于8为例，EC_OP[0]表示第0位初始信号、EC_OP[1]表示第1位初始信号、EC_OP[2]表示第2位初始信号、…、EC_OP[7]表示第7位初始信号，合并简写为EC_OP[7:0]，Rs表示外部复位信号，EC[0]表示第0位目标信号、EC[1]表示第1位目标信号、EC[2]表示第2位目标信号、…、EC[7]表示第7位目标信号，合并简写为EC[7:0]，ECS_END表示ECS结束信号，OP[7:0]表示寄存器模块12中的8个存储位中存储的信号。

结合图5所示，本公开实施例将初始计数信号译码为目标计数信号的原理为：在第一译码子模块111中，第i个第一译码子模块111根据外部复位信号和第i+1位初始信号得到第i个锁存信号，然后根据第i个锁存信号和第i位初始信号得到第i位目标信号，也就是说，对于第0位至第6位初始信号而言，其需要与对应的锁存信号进行与运算，从而得到对应的目标信号，而锁存信号则是由比该计数信号高一位的计数信号得到的，这样，就能够实现在高位（第i+1位）的计数信号的电平值为1时，无论低位（第i位）的计数信号的电平值是否为第一值，低位的计数信号都会被屏蔽，对应输出的目标信号为0。

对于第7位初始信号而言，第二译码子模块112根据第7位初始信号和外部复位信号得到第7个锁存信号，第7个锁存信号经过一个非门，就得到第7位目标信号。也就是说，如果第7位初始信号的电平值为1，对应得到的锁存信号的值为0，经过非门的处理，最终得到电平值为0的第7位目标信号；如果第7位初始信号的电平值为0，对应得到的锁存信号的值为1，经过非门的处理，最终得到电平值为1的第7位目标信号。

这样，经过译码模块11的处理，最终能够实现将初始计数信号中为1的最高位译码为1，其余的位均译码为0，也就是实现目标计数信号中电平值为第一值的目标信号位置与初始计数信号中电平值为第一值的最高位的预置信号位置具有对应关系。

在图5的基础上，参见图6，其示出了本公开实施例提供的一种信号时序示意图。如图6所示，N=8，在外部复位信号Rs的电平值为初始值1时，译码模块11中的锁存模块113复位，外部复位信号Rs的电平值变为0并保持。计数模块13开始工作后，当计数结果达到64时，EC_OP[0]为1，其它位初始信号均为0，所以EC[0]为1；当EC_OP[1]变为1时EC_OP[7:2]（第2位初始信号至第7位初始信号）为0，此时EC[0]会变为0，而EC[1]将变为1；同理，当计数模块13输出的初始计数信号中的最高位EC_OP[7]变为1时，EC[7]为1，其它位的目标信号EC[6:0]则变为0。由于计数模块13输出的初始计数信号是逐渐累加的二进制数，各初始信号是由低位到高位依次变为1，这样，可以利用译码模块11的独热译码功能实现将初始计数信号中为1的最高位在目标计数信号中为1，目标计数信号中的其余位则译码为0。译码模块11将最终的错误计数结果输出为目标计数信号EC[7:0]，当完成所有ECS操作后，如图5所示，寄存器模块12在接收到ECS结束信号（ECS_END）时，表示对存储阵列的此次所有ECS操作均已完成，参考图6中的t时刻，然后将此时记录的结果加载到MR20中。

需要说明的是，当ECS结束信号有效（高电平状态）时，意味着本次针对存储阵列的所有ECS操作完成。寄存器模块12将此时的目标计数信号进行保存。如图6所示，在这种示例下，在收到有效的ECS结束信号之后，t时刻对应的初始计数信号EC_OP[7:0]为00011100，对应的目标计数信号EC[7:0]为00010000，因此，在寄存器模块12中，存储进第4位存储位的信号OP[4]为1，其余的存储位的值均为0。

还需要说明的是，在DRAM的ECS模式下，在存储阵列的所有ECS操作均完成一次时，计数的结果将根据计数阈值加载到模式寄存器中，初始计数信号在被译码为目标计数信号并转移到模式寄存器后，初始计数信号会被重置，直到执行下一次ECS操作时，再对ECS错误进行计数。

通过本公开实施例的技术方案，通过第一模式信号（MR14 OP[5]）选择执行哪一种计数模式，通过第二模式信号（MR15 OP[2:0]）译码出的信号来设定计数阈值。当完成一次完整的ECS操作后，错误计数的结果将会加载到寄存器模块（MR20）中，寄存器模块的N个存储位MR20 OP[7:0]（N等于8时）表示在一定预设计数范围内的错误计数，在MR20 OP[7:0]中，将与初始计数信号EC_OP[7:0]中为1的最高位对应的位设置为1，其余的设置为0。由于寄存器模块记录的是最终的计数结果，所以与初始计数信号中为1的最高位对应的位才会在目标计数信号中被设置为1，同时加载寄存器模块中。而当其他较低位为1时，也会在前一时刻设置为1，当有比前一时刻高的位变为1时，较低位会变为0，同时较高为设置为1。从而实现只将初始计数信号中为1的最高位的1进行保存，其余的均设置为0。

本公开实施例提供了一种译码电路，包括译码模块和寄存器模块，其中：译码模块用于对初始计数信号进行译码处理，得到目标计数信号；其中，目标计数信号与预设计数范围具有对应关系，且目标计数信号为由N位目标信号组成的二进制数，N位目标信号包括电平值为第一值的一位目标信号和电平值为第二值的N-1位目标信号，N为大于0的整数；寄存器模块包括N个存储位，用于将N位目标信号对应存储在N个存储位中。这样，针对初始计数信号译码后得到的目标计数信号，由于该目标计数信号中包括N位目标信号，而电平值为第一值的目标信号所处的位置不同，对应不同的目标计数信号；不同的目标计数信号又可以对应不同的预设计数范围，根据不同的预设计数范围可以将寄存器模块的N个存储位中某一个对应的位设置为1；如此，针对初始计数信号表征的计数结果，可以根据该计数结果所对应的预设计数范围仅将寄存器模块中一个对应的位设置为1，从而可以利用较少位数的寄存器就可以实现对较大计数范围内的计数结果的统计（真实的计数结果越大，就需要较多位数的寄存器进行存储），另外，寄存器中仅有一个存储位为1，还能够降低电路复杂度和减少电路的功耗；最终实现将计数结果按照要求加载到寄存器模块中，进而改善存储器的性能。

本公开的另一实施例中，参见图7，其示出了本公开实施例提供的一种译码方法的流程示意图。如图7所示，该方法可以包括：

S1001：通过译码模块对初始计数信号进行译码处理，得到目标计数信号。

其中，目标计数信号与预设计数范围具有对应关系，且目标计数信号为包括N位目标信号的二进制数，N位目标信号包括电平值为第一值的一位目标信号和电平值为第二值的N-1位目标信号，N为大于0的整数。

S1002：通过寄存器模块将N位目标信号对应存储在N个存储位中。

需要说明的是，本公开实施例提供的译码方法可以应用于前述实施例所提供的译码电路中，该译码电路可以由译码模块和寄存器模块组成。

在本公开实施例中，预设计数范围的数量为N个，且N个预设计数范围不重叠；对初始计数信号进行译码处理，得到目标计数信号，可以包括：

在计数结果满足第k预设范围时，将目标计数信号中的第k位目标信号的电平值设置为第一值，除第k位目标信号之外的其他目标信号的电平值设置为第二值；其中，k为大于或者等于0且小于N的整数。

在一些实施例中，将N位目标信号对应存储在N个存储位中，可以包括：

在目标计数信号中的第k位目标信号的电平值为第一值时，将第k存储位设置为第一值，除第k存储位之外的其他存储位设置为第二值。

在本公开实施例中，初始计数信号为包括N位初始信号的二进制数；其中，初始计数信号和目标计数信号的关系为：目标计数信号中电平值为第一值的目标信号位置与初始计数信号中电平值为第一值的最高位的初始信号位置具有对应关系。

在一些实施例中，对初始计数信号进行译码处理，得到目标计数信号，具体可以包括：

通过第i个第一译码子模块根据外部复位信号和第i+1位初始信号对第i位初始信号进行译码处理，生成目标计数信号中的第i位目标信号，i为大于或者等于0且小于N-1的整数；

通过第二译码子模块根据外部复位信号和第N-1位初始信号进行译码处理，生成目标计数信号中的第N-1位目标信号。

需要说明的是，译码模块可以包括N-1个第一译码子模块和一个第二译码子模块，N-1个第一译码子模块用于对第0位至第N-2位初始信号进行译码处理得到第0位至第N-2位目标信号，第二译码子模块用于对第N-1位初始信号进行译码处理得到第N-1位目标信号。

对于第一译码子模块而言，在一些实施例中，根据外部复位信号和第i+1位初始信号对第i位初始信号进行译码处理，生成目标计数信号中的第i位目标信号，可以包括：

根据外部复位信号和第i+1位初始信号进行锁存处理，生成第i个锁存信号，第i个锁存信号用于指示第i位初始信号是否被屏蔽；

对第i个锁存信号和第i位初始信号进行与逻辑运算，得到第i位目标信号；其中，i为大于或者等于0且小于N-1的整数。

需要说明的是，第i个锁存信号可以由第i个锁存模块输出，第i位目标信号可以由第i个与逻辑模块输出。

对于第二译码子模块而言，在一些实施例中，根据外部复位信号和第N-1位初始信号进行译码处理，生成目标计数信号中的第N-1位目标信号，可以包括：

根据外部复位信号和第N-1位初始信号进行锁存处理，生成第N-1个锁存信号；

对第N-1个锁存信号进行非逻辑运算，得到第N-1位目标信号。

需要说明的是，第N-1个锁存信号可以由第N-1个锁存模块输出，第N-1位目标信号可以由非逻辑模块输出。

在一些实施例中，该方法还可以包括：通过计数模块接收计数脉冲信号，并对计数脉冲信号进行计数，确定初始计数信号。

在一些实施例中，通过计数模块接收计数脉冲信号，并对计数脉冲信号进行计数，确定初始计数信号，可以包括：

通过第一计数模块接收计数脉冲信号，对计数脉冲信号进行计数，每当计数脉冲信号对应的计数值达到计数阈值的整数倍时，输出第一计数脉冲信号；

通过第二计数模块对第一计数脉冲信号进行计数，每当第一计数脉冲信号对应的计数值达到预设存储密度的整数倍时，输出第二计数脉冲信号；

通过第三计数模块对第二计数脉冲信号进行计数，输出初始计数信号。

在一些实施例中，计数结果为初始计数信号表征的计数值与预设值的乘积预设值为计数阈值与预设存储密度的乘积值；

第k预设范围的最小值设置为预设值与

的乘积；第k预设范围的最大值为预设值与

的乘积和1之间的差值。

在一些实施例中，计数脉冲信号是在执行ECS操作过程中产生的错误信号。

在一些实施例中，通过寄存器模块将N位目标信号对应存储在N个存储位中，可以包括：

在寄存器模块在接收到ECS结束信号之后，将N位目标信号对应存储在N个存储位中。

在一些实施例中，该方法还可以包括：

通过模式选择模块接收第一模式信号，在第一模式信号的电平值为第一值时，确定计数模式为码字计数模式；或者，在第一模式信号的电平值为第二值时，确定计数模式为行计数模式。

对于本公开实施例中未披露的细节，请参照前述实施例的描述而理解。

本公开实施例提供了一种译码方法，应用于前述实施例提供的译码电路，针对初始计数信号译码后得到的目标计数信号，由于该目标计数信号中包括N位目标信号，而电平值为第一值的目标信号所处的位置不同，对应不同的目标计数信号；不同的目标计数信号又可以对应不同的预设计数范围，根据不同的预设计数范围可以将寄存器模块的N个存储位中某一个对应的位设置为1；如此，针对初始计数信号表征的计数结果，可以根据该计数结果所对应的预设计数范围仅将寄存器模块中一个对应的位设置为1，从而可以利用较少位数的寄存器就可以实现对较大计数范围内的计数结果的统计（真实的计数结果越大，就需要较多位数的寄存器进行存储），另外，寄存器模块中仅有一个存储位为1，还能够降低电路复杂度和减少电路的功耗；最终实现将计数结果按照要求加载到寄存器模块中，进而改善存储器的性能。

本公开的再一实施例中，参见图8，其示出了本公开实施例提供的一种半导体存储器20的组成结构示意图。如图8所示，该半导体存储器20可以包括前述实施例任一项所述的译码电路10。

在一些实施例中，该半导体存储器20可以包括DRAM。

需要说明的是，本公开实施例涉及半导体存储器的集成电路设计中，在执行ECS操作时，译码电路的电路设计，特别涉及DRAM DDR5芯片中，需要至少每24小时对DRAM进行一次完整的错误检查与清除，并且记录有多少错误数。在执行完所有ECS操作之后，将记录的结果加载到模式寄存器中。

在本公开实施例中，对于DRAM来说，不仅可以符合DDR、DDR2、DDR3、DDR4、DDR5、DDR6等内存规格，还可以符合LPDDR、LPDDR2、LPDDR3、LPDDR4、LPDDR5、LPDDR6等内存规格，这里不作任何限定。

在本公开实施例中，对于该半导体存储器20而言，由于其包括前述实施例所述的译码电路，从而可以实现将初始计数信号按照要求译码为目标计数信号并存储在寄存器模块中，进而改善存储器的性能。

以上所述，仅为本公开的示例性实施例，并非用于限定本公开的保护范围。

需要说明的是，在本公开中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。

上述本公开实施例序号仅仅为了描述，不代表实施例的优劣。

本公开所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。

本公开所提供的几个产品实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的产品实施例。

本公开所提供的几个方法或电路实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或电路实施例。

以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (16)

1.一种译码电路，其特征在于，包括译码模块和寄存器模块，其中：

所述译码模块，用于对初始计数信号进行译码处理，得到目标计数信号；其中，所述目标计数信号与预设计数范围具有对应关系，且所述目标计数信号为包括N位目标信号的二进制数，所述N位目标信号包括电平值为第一值的一位目标信号和电平值为第二值的N-1位目标信号，N为大于0的整数；

所述寄存器模块包括N个存储位，用于将所述N位目标信号对应存储在所述N个存储位中。

2.根据权利要求1所述的译码电路，其特征在于，所述预设计数范围的数量为N个，且N个所述预设计数范围不重叠，其中：

所述译码模块，还用于在计数结果满足第k预设计数范围时，将所述目标计数信号中的第k位目标信号的电平值设置为第一值，除所述第k位目标信号之外的其他目标信号的电平值设置为第二值；其中，k为大于或者等于0且小于N的整数。

3.根据权利要求2所述的译码电路，其特征在于，所述寄存器模块，具体用于在所述目标计数信号中的第k位目标信号的电平值为第一值时，将第k存储位设置为第一值，除所述第k存储位之外的其他存储位设置为第二值。

4.根据权利要求2所述的译码电路，其特征在于，所述初始计数信号为包括N位初始信号的二进制数；

其中，所述目标计数信号中电平值为第一值的目标信号位置与所述初始计数信号中电平值为第一值的最高位的初始信号位置具有对应关系。

5.根据权利要求2所述的译码电路，其特征在于，所述译码模块包括N-1个第一译码子模块和一个第二译码子模块，其中：

第i个第一译码子模块，用于根据外部复位信号和第i+1位初始信号对第i位初始信号进行译码处理，生成所述目标计数信号中的第i位目标信号，i为大于或者等于0且小于N-1的整数；

所述第二译码子模块，用于根据外部复位信号和第N-1位初始信号进行译码处理，生成所述目标计数信号中的第N-1位目标信号。

6.根据权利要求5所述的译码电路，其特征在于，所述第i个第一译码子模块包括第i个锁存模块和第i个与逻辑模块，且所述第i个锁存模块的第一输入端用于接收所述外部复位信号，所述第i个锁存模块的第二输入端用于接收所述第i+1位初始信号，所述第i个锁存模块的输出端与所述第i个与逻辑模块的第一输入端连接，所述第i个与逻辑模块的第二输入端用于接收所述第i位初始信号，所述第i个与逻辑模块的输出端用于输出所述第i位目标信号，其中：

所述第i个锁存模块，用于根据所述外部复位信号和所述第i+1位初始信号进行锁存处理，生成第i个锁存信号，所述第i个锁存信号用于指示所述第i位初始信号是否被屏蔽；

所述第i个与逻辑模块，用于对所述第i个锁存信号和所述第i位初始信号进行与逻辑运算，得到所述第i位目标信号；其中，i为大于或者等于0且小于N-1的整数。

7.根据权利要求5所述的译码电路，其特征在于，所述第二译码子模块包括第N-1个锁存模块和非逻辑模块，且所述第N-1个锁存模块的第一输入端用于接收所述外部复位信号，所述第N-1个锁存模块的第二输入端用于接收所述第N-1位初始信号，所述第N-1个锁存模块的输出端与所述非逻辑模块的输入端连接，所述非逻辑模块的输出端用于输出所述第N-1位目标信号，其中：

所述第N-1个锁存模块，用于根据所述外部复位信号和所述第N-1位初始信号进行锁存处理，生成第N-1个锁存信号；

所述非逻辑模块，用于对所述第N-1个锁存信号进行非逻辑运算，得到所述第N-1位目标信号。

8.根据权利要求6或7所述的译码电路，其特征在于，每个所述锁存模块包括第一或非门和第二或非门，其中：

所述第一或非门的第一输入端用于接收所述外部复位信号，所述第一或非门的第二输入端与所述第二或非门的输出端连接；

所述第二或非门的第一输入端与所述第一或非门的输出端连接，所述第二或非门的第二输入端用于接收所述初始计数信号中对应的初始信号，所述第二或非门的输出端作为所述锁存模块的输出端，用于输出对应的锁存信号。

9.根据权利要求2所述的译码电路，其特征在于，所述译码电路还包括计数模块，其中：

所述计数模块，用于接收计数脉冲信号，并对所述计数脉冲信号进行计数，确定所述初始计数信号。

10.根据权利要求9所述的译码电路，其特征在于，所述计数模块包括第一计数模块、第二计数模块和第三计数模块，其中：

所述第一计数模块，用于接收所述计数脉冲信号，对所述计数脉冲信号进行计数，每当所述计数脉冲信号对应的计数值达到计数阈值的整数倍时，输出第一计数脉冲信号；

所述第二计数模块，用于对所述第一计数脉冲信号进行计数，每当所述第一计数脉冲信号对应的计数值达到预设存储密度的整数倍时，输出第二计数脉冲信号；

所述第三计数模块，用于对所述第二计数脉冲信号进行计数，输出所述初始计数信号。

11.根据权利要求10所述的译码电路，其特征在于，所述计数结果为所述初始计数信号表征的计数值与预设值的乘积，所述预设值为所述计数阈值与所述预设存储密度的乘积值；

所述第k预设计数范围的最小值设置为所述预设值与

的乘积；

所述第k预设计数范围的最大值设置为所述预设值与

的乘积和1之间的差值。

12.根据权利要求9或10所述的译码电路，其特征在于，所述计数脉冲信号是在执行错误检查与清除ECS操作过程中产生的错误信号。

13.根据权利要求12所述的译码电路，其特征在于，所述寄存器模块，具体用于在接收到ECS结束信号之后，将所述N位目标信号对应存储在所述N个存储位中。

14.根据权利要求10所述的译码电路，其特征在于，所述译码电路还包括模式选择模块，其中：

所述模式选择模块，用于接收第一模式信号，在所述第一模式信号的电平值为第一值时，确定计数模式为码字计数模式；或者，在所述第一模式信号的电平值为第二值时，确定计数模式为行计数模式。

15.一种译码方法，其特征在于，应用于如权利要求1至14任一项所述的译码电路，所述方法包括：

通过所述译码模块对初始计数信号进行译码处理，得到目标计数信号；其中，所述目标计数信号与预设计数范围具有对应关系，且所述目标计数信号为包括N位目标信号的二进制数，所述N位目标信号包括电平值为第一值的一位目标信号和电平值为第二值的N-1位目标信号，N为大于0的整数；

通过寄存器模块将所述N位目标信号对应存储在N个存储位中。

16.一种半导体存储器，其特征在于，所述半导体存储器包括如权利要求1至14任一项所述的译码电路。

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