CN115295040A - 控制电路、控制方法以及半导体存储器 - Google Patents

控制电路、控制方法以及半导体存储器 Download PDF

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Abstract

本公开实施例提供了一种控制电路、控制方法以及半导体存储器，该控制电路包括时序控制模块和命令控制模块，且时序控制模块的输出端与命令控制模块的输入端连接；时序控制模块，用于接收第一时钟信号，根据第一时钟信号进行计数，生成错误检查与清除ECS标识信号，并将ECS标识信号发送给命令控制模块；其中，在计数值满足预设条件时，使ECS标识信号处于有效状态；命令控制模块，用于接收ECS标识信号，以及在ECS标识信号处于有效状态时，获取刷新命令信号，并根据刷新命令信号产生ECS命令信号。这样，根据时序控制模块来规划ECS操作的间隔时间，可以准确地产生ECS命令信号，进而能够确保24小时完成所有的错误检查与清除。

Description

控制电路、控制方法以及半导体存储器
技术领域
本公开涉及集成电路技术领域，尤其涉及一种控制电路、控制方法以及半导体存储器。
背景技术
随着半导体技术的不断发展，人们在制造和使用计算机等设备时，对数据的传输速度提出了越来越高的要求。为了获得更快的数据传输速度，应运而生了一系列数据可以双倍速率（Double Data Rate，DDR）传输的存储器等器件。
以动态随机存取存储器（Dynamic Random Access Memory，DRAM）为例，需要在至少每24小时对DRAM进行一次完整的错误检查与清除（Error Check and Scrub，ECS）。ECS包括自动和手动两种操作模式。其中，手动ECS操作需要多用途命令（Multi-PurposeCommand，MPC），自动ECS操作没有MPC命令，但是需要借助刷新（Refresh）命令和自刷新（Self-Refresh）命令来产生ECS命令，以便检测错误的信息并同时执行内部读写检错和修复。然而，对于自动ECS操作来说，Self-Refresh命令缺少外部时钟，导致无法通过Refresh和Self-Refresh等刷新命令进行准确计数，使得ECS命令的产生可能出现错误，影响了存储器的性能。
发明内容
本公开实施例提供了一种控制电路、控制方法以及半导体存储器。
第一方面，本公开实施例提供了一种控制电路，该控制电路包括时序控制模块和命令控制模块，且时序控制模块的输出端与命令控制模块的输入端连接，其中：
时序控制模块，用于接收第一时钟信号，根据第一时钟信号进行计数，生成错误检查与清除ECS标识信号，并将ECS标识信号发送给命令控制模块；其中，在计数值满足预设条件时，使ECS标识信号处于有效状态；
命令控制模块，用于接收ECS标识信号，以及在ECS标识信号处于有效状态时，获取刷新命令信号，并根据刷新命令信号产生ECS命令信号。
在一些实施例中，时序控制模块，还用于在ECS标识信号处于有效状态时，停止计数；
命令控制模块，还用于在根据刷新命令信号产生ECS命令信号之后生成复位信号，将复位信号发送给时序控制模块，响应于复位信号，时序控制模块重新开始计数并且控制ECS标识信号处于无效状态。
在一些实施例中，命令控制模块，还用于在ECS标识信号处于无效状态时，将所接收到的刷新命令信号输出为内部刷新信号。
在一些实施例中，时序控制模块包括计数模块和译码模块，且计数模块的输出端与译码模块的输入端连接，其中：
计数模块，用于接收第一时钟信号，根据第一时钟信号进行计数，生成计数信号，计数信号用于表征计数值；
译码模块，用于接收计数信号，对计数信号进行译码处理，得到目标计数信号；其中，在计数值满足预设条件时，使目标计数信号处于有效状态。
在一些实施例中，计数模块包括异步二进制计数器，其中：异步二进制计数器包括若干个依次级联的触发器，每一级触发器的输入端与其自身的第二输出端连接，且每一级触发器的第二输出端与下一级触发器的时钟端连接，第一级触发器的时钟端与第一时钟信号连接。
在一些实施例中，计数模块包括同步二进制计数器，其中：同步二进制计数器包括若干个依次级联的触发器，且若干个触发器的时钟端均与第一时钟信号连接。
在一些实施例中，时序控制模块还包括锁存模块，且锁存模块与译码模块的输出端连接，其中：锁存模块，用于接收目标计数信号，以及在目标计数信号处于有效状态时，对目标计数信号进行锁存处理，生成处于有效状态的ECS标识信号。
在一些实施例中，时序控制模块还包括自动脉冲模块和锁存模块，且自动脉冲模块的输入端与译码模块的输出端连接，自动脉冲模块的输出端与锁存模块的置位端连接，其中：自动脉冲模块，用于根据目标计数信号生成置位信号；其中，在目标计数信号处于有效状态时，使置位信号处于有效状态；
锁存模块，用于接收置位信号，以及在置位信号处于有效状态时，根据置位信号生成处于有效状态的ECS标识信号。
在一些实施例中，自动脉冲模块包括延迟反相模块和第一与门，且第一与门的第一输入端和延迟反相模块的输入端均与译码模块的输出端连接，第一与门的第二输入端与延迟反相模块的输出端连接，第一与门的输出端作为自动脉冲模块的输出端与锁存模块的置位端连接，其中：
延迟反相模块，用于对目标计数信号进行延迟及反相处理，得到目标计数反相信号；
第一与门，用于对目标计数反相信号和目标计数信号进行与逻辑运算，得到置位信号。
在一些实施例中，命令控制模块包括采样模块、第一延迟模块和逻辑处理模块，其中：
采样模块，用于接收刷新命令信号和ECS标识信号，根据刷新命令信号对ECS标识信号进行采样处理，得到采样信号；
第一延迟模块，用于对刷新命令信号进行延迟处理，得到延迟刷新信号；
逻辑处理模块，用于对采样信号和延迟刷新信号进行逻辑运算，在采样信号处于有效状态时，选择输出用于执行ECS操作的ECS命令信号；以及在采样信号处于无效状态时，选择输出用于执行刷新操作的内部刷新信号；其中，在ECS标识信号处于有效状态时，使采样信号处于有效状态；在ECS标识信号处于无效状态时，使采样信号处于无效状态。
在一些实施例中，逻辑处理模块包括第一逻辑模块和第二逻辑模块，其中：
第一逻辑模块，用于在采样信号处于有效状态时，对采样信号和延迟刷新信号进行第一逻辑运算，输出ECS命令信号；
第二逻辑模块，用于在采样信号处于无效状态时，对采样信号和延迟刷新信号进行第二逻辑运算，输出内部刷新信号。
在一些实施例中，第一逻辑模块包括第一与非门和第一非门，且第一与非门的第一输入端与采样模块的输出端连接，第一与非门的第二输入端与第一延迟模块的输出端连接，第一与非门的输出端与第一非门的输入端连接，其中：
第一与非门，用于在采样信号处于有效状态时，对采样信号和延迟刷新信号进行与非逻辑运算，得到第一中间信号；
第一非门，用于对第一中间信号进行非逻辑运算，得到ECS命令信号。
在一些实施例中，第二逻辑模块包括第二与非门、第二非门和第三非门，且第二与非门的第一输入端与第二非门的输出端连接，第二与非门的第二输入端与第一延迟模块的输出端连接，第二与非门的输出端与第三非门的输入端连接，其中：
第二非门，用于在采样信号处于无效状态时，对采样信号进行非逻辑运算，得到第二中间信号；
第二与非门，用于对第二中间信号和延迟刷新信号进行与非逻辑运算，得到第三中间信号；
第三非门，用于对第三中间信号进行非逻辑运算，得到内部刷新信号。
在一些实施例中，第一延迟模块的延迟时间大于采样模块与第二非门的延迟时间之和。
在一些实施例中，命令控制模块还包括第二延迟模块，其中：第二延迟模块，用于对ECS命令信号进行延迟处理，生成复位信号，并将复位信号发送给锁存模块的复位端，使计数模块重新开始计数并且控制ECS标识信号处于无效状态。
在一些实施例中，控制电路还包括时钟产生电路，其中：时钟产生电路，用于产生第一时钟信号。
在一些实施例中，时钟产生电路包括振荡模块和分频模块，其中：
振荡模块，用于输出预设频率的第二时钟信号；
分频模块，用于对第二时钟信号进行n分频处理，得到第一时钟信号；其中，第一时钟信号的频率为预设频率的n分之一，n为大于零的整数。
在一些实施例中，刷新命令信号包括下述至少之一：刷新信号和自刷新信号。
第二方面，本公开实施例提供了一种控制方法，该方法包括：
通过时序控制模块接收第一时钟信号，以及根据第一时钟信号进行计数，生成ECS标识信号，并将ECS标识信号发送给命令控制模块；其中，在计数值满足预设条件时，使ECS标识信号处于有效状态；
通过命令控制模块接收ECS标识信号，以及在ECS标识信号处于有效状态时，获取刷新命令信号，并根据刷新命令信号产生ECS命令信号。
第三方面，本公开实施例提供了一种半导体存储器，该半导体存储器包括如第一方面中任一项所述的控制电路。
在一些实施例中，所述半导体存储器包括动态随机存取存储器DRAM。
本公开实施例提供了一种控制电路、控制方法以及半导体存储器，该控制电路包括时序控制模块和命令控制模块，且时序控制模块的输出端与命令控制模块的输入端连接，其中，时序控制模块，用于接收第一时钟信号，根据第一时钟信号进行计数，生成ECS标识信号，并将ECS标识信号发送给命令控制模块；其中，在计数值满足预设条件时，使ECS标识信号处于有效状态；命令控制模块，用于接收ECS标识信号，以及在ECS标识信号处于有效状态时，获取刷新命令信号，并根据刷新命令信号产生ECS命令信号。这样，在接收第一时钟信号之后，利用第一时钟信号进行计数，只有在计数值满足预设条件时，使得ECS标识信号处于有效状态，然后获取刷新命令信号，以此产生用于执行ECS操作的ECS命令信号；从而不仅可以解决相关技术中无法借助自刷新命令来生成ECS命令信号的技术问题，而且基于时序控制模块规划ECS操作的间隔时间，还可以准确地产生ECS命令信号，进而能够确保24小时完成所有的错误检查与清除，最终提升存储器的性能。
附图说明
图1为一种ECS模式的信号时序示意图；
图2为本公开实施例提供的一种控制电路的组成结构示意图一；
图3为本公开实施例提供的一种控制电路的组成结构示意图二；
图4为本公开实施例提供的一种控制电路的组成结构示意图三；
图5为本公开实施例提供的一种异步二进制计数器的组成结构示意图；
图6为本公开实施例提供的一种同步二进制计数器的组成结构示意图；
图7为本公开实施例提供的一种控制电路的组成结构示意图四；
图8为本公开实施例提供的一种控制电路的组成结构示意图五；
图9为本公开实施例提供的一种控制电路的组成结构示意图六；
图10为本公开实施例提供的一种控制电路的组成结构示意图七；
图11为本公开实施例提供的一种控制电路的信号时序示意图；
图12为本公开实施例提供的一种控制方法的流程示意图；
图13为本公开实施例提供的一种半导体存储器的组成结构示意图。
具体实施方式
下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述。可以理解的是，此处所描述的具体实施例仅用于解释相关申请，而非对该申请的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与有关申请相关的部分。
除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中所使用的术语只是为了描述本公开实施例的目的，不是旨在限制本公开。
在以下的描述中，涉及到“一些实施例”，其描述了所有可能实施例的子集，但是可以理解，“一些实施例”可以是所有可能实施例的相同子集或不同子集，并且可以在不冲突的情况下相互结合。
需要指出，本公开实施例所涉及的术语“第一\第二\第三”仅仅是区别类似的对象，不代表针对对象的特定排序，可以理解地，“第一\第二\第三”在允许的情况下可以互换特定的顺序或先后次序，以使这里描述的本公开实施例能够以除了在这里图示或描述的以外的顺序实施。
对本公开实施例进行进一步详细说明之前，先对本公开实施例中涉及的名词和术语进行说明，本公开实施例中涉及的名词和术语适用于如下的解释：
动态随机存取存储器（Dynamic Random Access Memory，DRAM）；
同步动态随机存取存储器（Synchronous Dynamic Random Access Memory，SDRAM）；
双倍速率（Double Data Rate，DDR）；
第5代DDR标准（DDR5 Specification，DDR5 SPEC）；
多用途命令（Multi-Purpose Command，MPC）；
错误检查与清除（Error Check and Scrub，ECS）。
以DDR5 DRAM为例，需要至少在24小时内对DRAM进行一次完整的ECS操作，因此需要规划好ECS操作的时间。为了实现对DRAM进行完整的错误检查与清除，本公开实施例需要对DRAM中所有行（Row）、列（Column，Col）、存储块（Bank，BA）、存储组（Bank Group，BG）均进行错误检查，所以在24小时内需要执行多次ECS操作，平均的间隔时间为tECSint，以16吉字节（Gigabyte，Gb）内存为例大约是0.644毫秒。其中，该间隔时间是24小时内完成整个16Gb内存ECS操作的最小时间，具体计算方式为24小时×60分钟/小时×60秒/分钟/2^（3+2+16+6）。其中，2^3为BG个数，2^2为每个BG中Bank个数，2^16为一个Bank内Row的数目，2^6为一个Row上需要访问（Access）所有Col的操作次数。图1示出了一种ECS模式（ECS Mode）的信号时序示意图。如图1所示，CK_t与CK_c表示一对互补的时钟信号，CA[13:0]表示命令地址信号，CMD表示命令信号，CS0表示低电平有效的片选信号，valid表示有效命令地址，DES表示无效命令。其中，在t0时刻，这时候的命令信号为MPC命令，对应的命令地址为OP00001100，此时将由常规模式（Normal Mode）切换到进入ECS模式（ECS Mode Entry）。在经过一段延迟时间（如tMPC Delay）之后，然后处于ECS模式。对于ECS模式而言，在执行一次ECS操作时，DRAM内部自产生命令信号的顺序为激活信号（Active，ACT）、读信号（Read，RD）、写信号（Write，WR）和预充电信号（Precharge，PRE），tRCD表示ACT到RD之间的间隔时间，WL表示RD到WR之间的间隔时间，tWR表示WR到PRE之间的间隔时间，tRP表示预充电时间。也就是说，DDR5 SPEC规定每次执行ECS操作的最小时间为tECSc，在此时间段内，一个ECS操作需要对某个BG中的某个Bank中的某个Row对应的某个Col进行内部读写检错修改，因此需要自产生内部命令ACT-RD-WR-PRE，每相邻两个命令之间满足时序tRCD、WL、tWR，从而使得执行一次ECS命令的内部操作能够在tECSc内完成。示例性地，表1示出了在不同内存下ECS操作的间隔时间规定。
表1
Figure 108207DEST_PATH_IMAGE001
可以理解地，ECS模式可以分为自动ECS操作模式和手动ECS操作模式。其中，在手动ECS操作模式下，利用内存控制器（Controller）发送的MPC命令来产生ECS命令信号；在自动ECS操作模式下，可以利用刷新或自刷新来产生ECS命令信号。虽然特定的MPC命令可以产生ECS操作，但在自动ECS操作模式下没有MPC命令，因此需要借助刷新和自刷新来产生自动ECS操作的ECS命令。由于需要在24小时内对DRAM完成一次完整的错误检查与清除，在自动ECS操作模式下就需要时序控制模块来规划ECS操作的间隔时间，本公开实施例可以是通过计数方式获取刷新命令和自刷新命令来产生自动ECS操作的ECS命令，以确保24小时内完成DRAM中所有存储阵列（Full Array）的错误检查与清除。然而，在借助刷新命令产生ECS命令信号时需要计数刷新命令和自刷新命令的个数，但是由于在自刷新时外部没有时钟，本公开实施例需要采用固有频率的信号作为计数模块的时钟信号。
另外，当计数满足预设条件时会获取下一个刷新命令来产生作为自动ECS操作的ECS命令，但如果下一个刷新命令距离计数完成时刻存在有一段时间，将会造成无法借助这个刷新命令来生成ECS命令信号。因此，如何偷取下一个刷新命令作为自动ECS操作的ECS命令是本公开实施例所需解决的技术问题。
基于此，本公开实施例提供了一种控制电路，在接收第一时钟信号之后，利用第一时钟信号进行计数，只有在计数值满足预设条件时，使得ECS标识信号处于有效状态，然后获取刷新命令信号，以此产生用于执行ECS操作的ECS命令信号；从而不仅可以解决相关技术中无法借助自刷新命令来生成ECS命令信号的技术问题，而且还可以准确地产生ECS命令信号，进而能够确保24小时完成所有的错误检查与清除，最终提升存储器的性能。
下面将结合附图对本公开各实施例进行详细说明。
本公开的一实施例中，参见图2，其示出了本公开实施例提供的一种控制电路20的组成结构示意图。如图2所示，该控制电路20可以包括时序控制模块201和命令控制模块202，且时序控制模块201的输出端与命令控制模块202的输入端连接，其中：
时序控制模块201，用于接收第一时钟信号，根据第一时钟信号进行计数，生成ECS标识信号，并将ECS标识信号发送给命令控制模块202；其中，在计数值满足预设条件时，使ECS标识信号处于有效状态；
命令控制模块202，用于接收ECS标识信号，以及在ECS标识信号处于有效状态时，获取刷新命令信号，并根据刷新命令信号产生ECS命令信号。
需要说明的是，在本公开实施例中，该控制电路20可以应用于执行ECS操作的相关电路，具体可以是适用于所有自动ECS操作的电路。在自动ECS操作模式下，通过规划ECS命令信号产生的间隔时间，使得至少在24小时内能够对存储器进行一次完整的错误检查与清除。
还需要说明的是，在本公开实施例中，以DDR5 DRAM为例，由于DRAM要求至少在24小时内进行一次完整的错误检查与清除，那么在自动ECS操作模式下就需要时序控制模块201规划ECS操作的间隔时间，以确保24小时内完成所有的错误检查与清除。也就是说，时序控制模块201对接收到的第一时钟信号进行计数，并且在计数值满足预设条件时，使得ECS标识信号处于有效状态，此时命令控制模块202会获取刷新命令信号，以此产生用于执行ECS操作的ECS命令信号。需要注意的是，这时候获取的刷新命令信号是在计数值满足预设条件之后出现的刷新命令信号；因此，与计数值满足预设条件的时刻相比，这时候获取的刷新命令信号具体是指下一时刻出现的刷新命令信号，也可简称为下一个刷新命令信号。如此，根据计数值是否满足预设条件来规划ECS操作的间隔时间，能够确保24小时完成所有的错误检查与清除。
在一些实施例中，这里的刷新命令信号可以包括下述至少之一：刷新信号和自刷新信号。在本公开实施例中，刷新信号（或称为“刷新命令”）可以用REFab表示，自刷新信号（或称为“自刷新命令”）可以用Self_REF表示。
需要说明的是，在自动ECS操作模式下，DDR5 SPEC中规定自动ECS操作需要在刷新和自刷新中规划并产生ECS命令信号，用来检测错误信息并同时执行内部读写检错和修复。由于借助刷新命令信号生成自动ECS操作命令时需要计数刷新和自刷新的个数，但是在自刷新时外部没有时钟；因此，本公开实施例的第一时钟信号可以是采用固有频率的信号作为计数的时钟信号，从而解决了相关技术中无法借助自刷新来生成ECS命令信号的技术问题。
在一些实施例中，对于第一时钟信号而言，在图2所示控制电路20的基础上，参见图3，控制电路20还可以包括时钟产生电路203，其中：
时钟产生电路203，用于产生第一时钟信号。
在一种具体的实施例中，参见图3，时钟产生电路203可以包括振荡模块2031和分频模块2032，其中：
振荡模块2031，用于产生预设频率的第二时钟信号；
分频模块2032，用于对第二时钟信号进行n分频处理，得到第一时钟信号。
需要说明的是，在本公开实施例中，第一时钟信号的频率为预设频率的n分之一，n为大于零的整数。
还需要说明的是，在本公开实施例中，振荡模块2031可以是振荡器（Oscillator，OSC），例如环形振荡器（Ring OSC）、晶体振荡器（Crystal OSC）等。在这里，振荡模块2031为Ring OSC，用于产生固定频率的第二时钟信号；然后通过分频模块2032对第二时钟信号进行分频处理，可以得到用于计数的第一时钟信号。其中，第二时钟信号可以用OSC_CLK表示，第一时钟信号可以用ECS_CLK表示。
示例性地，可以采用Ring OSC产生固定频率的OSC_CLK信号，假定时钟频率为1818千赫兹（kHz），对应的时钟周期为550纳秒（nanosecond，ns）；那么在经过分频处理之后，输出时钟频率为227kHz的ECS_CLK信号，其对应的时钟周期为4.4微秒（microsecond，us）。这样，由于控制电路20中包括有时钟产生电路203，可以产生所需的第一时钟信号，从而解决了在自刷新时没有外部时钟的技术问题。
进一步地，对于时序控制模块201和命令控制模块202而言，在一些实施例中，时序控制模块201，还用于在ECS标识信号处于有效状态时，停止计数；
命令控制模块202，还用于在根据刷新命令信号产生ECS命令信号之后生成复位信号，将复位信号发送给时序控制模块201，响应于复位信号，时序控制模块201重新开始计数并且控制ECS标识信号处于无效状态。
需要说明的是，在本公开实施例中，ECS标识信号可以用ECS_Flag表示，复位信号可以用RESET表示。在这里，ECS_Flag可以是处于有效状态，也可以是处于无效状态。其中，时序控制模块201会在每间隔一段时间之后产生处于有效状态的ECS_Flag信号，用于产生ECS命令信号；然后还会再产生一个RESET信号发送给时序控制模块201，使ECS_Flag信号处于无效状态，同时使时序控制模块201重新开始计数。
在一些实施例中，命令控制模块202，还用于在ECS标识信号处于无效状态时，将所接收到的刷新命令信号输出为内部刷新信号。
具体来说，ECS标识信号的电平值可以包括第一值和第二值。其中，第一值可以为指示高电平的逻辑1，第二值可以为指示低电平的逻辑0；或者，第一值可以为指示低电平的逻辑0，第二值可以为指示高电平的逻辑1，对此并不作任何限定。
示例性地，如果ECS标识信号的电平值为逻辑1，那么可以确定ECS标识信号处于有效状态；否则，如果ECS标识信号的电平值为逻辑0，那么可以确定ECS标识信号处于无效状态。
还需要说明的是，在本公开实施例中，如果ECS标识信号处于有效状态，那么可以偷取下一时刻接收到的刷新命令信号，并根据该刷新命令信号产生ECS命令信号，同时对应被偷取的刷新命令信号会消失，以执行ECS操作；如果ECS标识信号处于无效状态，那么刷新命令信号不会被偷取，直接输出为内部刷新信号，以执行刷新操作。其中，ECS命令信号可以用ECS_CMD表示，内部刷新信号可以用REF_NEW表示。
在一些实施例中，对于时序控制模块201而言，在图2所示控制电路20的基础上，参见图4，时序控制模块201可以包括计数模块2011和译码模块2012，且计数模块2011的输出端与译码模块2012的输入端连接，其中：
计数模块2011，用于接收第一时钟信号，根据第一时钟信号进行计数，生成计数信号，计数信号用于表征计数值；
译码模块2012，用于接收计数信号，对计数信号进行译码处理，得到目标计数信号；其中，在计数值满足预设条件时，使目标计数信号处于有效状态。
需要说明的是，在图4中，计数信号可以用Code<N:0>表示，目标计数信号可以用ECS_CNT表示。其中，计数信号并不是仅为一个信号，其代表一组信号。在这里，计数信号可以包括N+1个比特位，每一个比特位各自对应一个信号，具体可以为：Code<0>、Code<1>、Code<2>、…、Code<N>；其中，N的取值与计数模块2011中的触发器数量具有关联关系。
示例性地，假定计数模块2011中的触发器数量为八个，那么N的取值等于7。以16Gb的内存配置为例，为了满足24小时内对DRAM完成一次完整的错误检查与清除，ECS操作的时间间隔为644us，第一时钟信号的周期为4.4us，那么需要计数大约644/4.4=146次时表示一次计数完成。也就是说，根据第一时钟信号进行计数，可以得到用于表征计数值的计数信号Code<7:0>；其中，只有在计数信号Code<7:0>满足10010010，即计数值达到146（这里，2^1+2^4+2^7=146）时，ECS_CNT信号处于有效状态，此时可以产生处于有效状态的ECS标识信号。需要注意的是，计数信号可以包括若干个比特位，而且比特位数量与触发器数量之间具有对应关系；这若干个比特位可以用来表征计数值，且触发器数量能够决定计数值的上限值。示例性地，若这里的触发器数量为八个，则计数信号可以包括八个比特位，如Code<7:0>；此时计数信号Code<7:0>对应的计数值范围是00000000~11111111。
还需要说明的是，在本公开实施例中，ECS_CNT信号的电平值也可以包括第一值和第二值。示例性地，在第一值为指示高电平的逻辑1，第二值为指示低电平的逻辑0的情况下，若ECS_CNT信号的电平值为逻辑1，则确定ECS_CNT信号处于有效状态；否则，若ECS_CNT信号的电平值为逻辑0，则确定ECS_CNT信号处于无效状态。
进一步地，对于计数模块2011而言，在一种可能的实施例中，计数模块2011可以包括异步二进制计数器，其中：
异步二进制计数器包括若干个依次级联的触发器，每一级触发器的输入端（D）与其自身的第二输出端（Q非）连接，且每一级触发器的第二输出端（Q非）与下一级触发器的时钟端（CK）连接，第一级触发器的时钟端（CK）与第一时钟信号连接。
在本公开实施例中，以图5所示的异步二进制计数器为例，该计数模块2011包括八个触发器。在这里，触发器可以为D型触发器（Data Flip-Flop或Delay Flip-Flop，DFF），D型触发器是一个具有记忆功能的、具有两个稳定状态的信息存储器件，是构成多种时序电路的最基本逻辑单元，也是数字逻辑电路中一种重要的单元电路。D型触发器具有两个稳定状态，即“0”和“1”，在该触发器的时钟端所接收的信号作用下，可以从一个稳定状态翻转到另一个稳定状态。
在本公开实施例中，触发器可以包括输入端（D）、时钟端（CK）、第一输出端（Q）和第二输出端（Q非，用/Q表示），甚至也可以包括复位端（RST）。在这里，每一级触发器的第一输出端（Q）用于输出计数信号中的对应比特位，具体可以为：Code<0>、Code<1>、Code<2>、…、Code<7>；而每一级触发器的复位端（RST）用于接收RESET信号，可以实现计数模块2011的复位清零操作，进而重新开始计数。
进一步地，对于计数模块2011而言，在另一种可能的实施例中，计数模块2011可以包括同步二进制计数器，其中：
同步二进制计数器可以包括若干个依次级联的计数子模块，且每个计数子模块均包括触发器，每个触发器的时钟端均与第一时钟信号连接，其中：
若干个计数子模块，用于接收第一时钟信号，通过各自包含的触发器进行时钟采样处理，输出计数信号；其中，计数信号包括若干个比特位，且若干个计数子模块与计数信号包含的若干个比特位之间具有对应关系。
简单来说，在本公开实施例中，同步二进制计数器可以包括若干个依次级联的触发器，且这若干个触发器的时钟端均与第一时钟信号连接。
进一步地，在一些实施例中，对于同步二进制计数器而言，在若干个计数子模块中，具体如下：
第一个计数子模块可以包括第一触发器，第一触发器的输入端（D）与第一触发器的第二输出端（/Q）连接，第一触发器的时钟端（CK）用于接收第一时钟信号，且第一触发器的第一输出端（Q）用于输出第一计数信号，且第一计数信号是计数信号中的第0比特位；
第二个计数子模块可以包括第二触发器和第二异或门，第二异或门的第一输入端与第一触发器的第一输出端（Q）连接，第二异或门的第二输入端与第二触发器的第一输出端（Q）连接，第二异或门的输出端与第二触发器的输入端（D）连接，第二触发器的时钟端（CK）用于接收第一时钟信号，且第二触发器的第一输出端（Q）用于输出第二计数信号，且第二计数信号是计数信号中的第1比特位；
第i个计数子模块可以包括第i触发器、第i与非门、第i非门和第i异或门，第i与非门的第一输入端与第i-1触发器的第一输出端（Q）连接，第i与非门的第二输入端与第i-1异或门的第一输入端连接，第i与非门的输出端与第i非门的输入端连接，第i非门的输出端与第i异或门的第一输入端连接，第i异或门的第二输入端与第i触发器的第一输出端（Q）连接，第i异或门的输出端与第i触发器的输入端（D）连接，第i触发器的时钟端（CK）用于接收第一时钟信号，且第i触发器的第一输出端（Q）用于输出第i计数信号，且第i计数信号是计数信号中的第i-1比特位；其中，i为大于或等于3且小于或等于M的整数，M为正整数。
在本公开实施例中，以图6所示的同步二进制计数器为例，该计数模块2011可以包括八个依次级联的计数子模块，且每个计数子模块均至少包括一个触发器。其中，这八个计数子模块具体为：第一个计数子模块a、第二个计数子模块b、第三个计数子模块c、第四个计数子模块d、第五个计数子模块e、第六个计数子模块f、第七个计数子模块g、第八个计数子模块h。具体地，第一个计数子模块a可以包括第一触发器a1，第一个计数子模块a输出的第一计数信号用Code<0>表示，其对应为计数信号的第0个比特位；第二个计数子模块b可以包括第二触发器b1和第二异或门b2，第二个计数子模块b输出的第二计数信号用Code<1>表示，其对应为计数信号的第1个比特位；第三个计数子模块c可以包括第三触发器c1、第三与非门c2、第三非门c3和第三异或门c4，第三个计数子模块c输出的第三计数信号用Code<2>表示，其对应为计数信号的第2个比特位；第四个计数子模块d可以包括第四触发器d1、第四与非门d2、第四非门d3和第四异或门d4，第四个计数子模块d输出的第四计数信号用Code<3>表示，其对应为计数信号的第3个比特位；以此类推，对于第八个计数子模块h而言，第八个计数子模块h可以包括第八触发器h1、第八与非门h2、第八非门h3和第八异或门h4，第八个计数子模块h输出的第八计数信号用Code<7>表示，其对应为计数信号的第7个比特位。这样，这八个计数子模块，用于接收第一时钟信号，通过各自包含的触发器进行时钟采样处理，输出包括八个比特位的计数信号，而且这八个计数子模块与计数信号包含的八个比特位之间具有对应关系。示例性地，第一个计数子模块用于输出计数信号的第0个比特位Code<0>，第二个计数子模块用于输出计数信号的第1个比特位Code<1>，第三个计数子模块用于输出计数信号的第2个比特位Code<2>，…，第八个计数子模块用于输出计数信号的第7个比特位Code<7>。
也就是说，对于计数模块2011而言，其可以是异步二进制计数器，也可以是同步二进制计数器。其中，前者的电路实现简单，但是采用异步二进制计数器会导致计数器每一级的输出延迟，进而会导致计数在最后一级变化之前出现错误译码过程，从而有可能影响下一次计数；而后者的电路实现相对复杂，但是采用同步二进制计数器可以使每一级的输出对齐，保证计数器输出没有错误的译码过程，从而减少计数器延迟对ECS_Flag信号产生的影响。
进一步地，在一些实施例中，对于时序控制模块201而言，在图2所示控制电路20的基础上，参见图4，该时序控制模块201还可以包括锁存模块2013，且锁存模块2013与译码模块2012的输出端连接，其中：
锁存模块2013，用于接收目标计数信号，以及在目标计数信号处于有效状态时，对目标计数信号进行锁存处理，生成处于有效状态的ECS标识信号。
需要说明的是，在本公开实施例中，这里引入了锁存模块2013。其中，当计数完成时可以产生目标计数信号，而目标计数信号经过锁存模块2013后会产生ECS_Flag信号，在ECS_Flag信号处于有效状态时偷取下一个刷新命令信号来产生ECS_CMD信号，同时对应被偷取的刷新命令会消失，在这期间也就不会执行刷新操作，而是根据ECS_CMD信号来执行ECS操作，以确保24小时完成所有的错误检查与清除。
进一步地，在一些实施例中，对于时序控制模块201而言，在图2所示控制电路20的基础上，参见图7，时序控制模块201还可以包括锁存模块2013和自动脉冲模块2014，且自动脉冲模块2014的输入端与译码模块2012的输出端连接，自动脉冲模块2014的输出端与锁存模块2013的置位端（SET）连接，其中：
自动脉冲模块2014，用于根据目标计数信号生成置位信号；其中，在目标计数信号处于有效状态时，使置位信号处于有效状态；
锁存模块2013，用于接收置位信号，以及在置位信号处于有效状态时，根据置位信号生成处于有效状态的ECS标识信号。
需要说明的是，本公开实施例所述的锁存模块可以是SR型锁存器（SR Latch），且SR型锁存器可以是由两个二输入与非门组成的。另外，在本公开实施例中，SR型锁存器包括置位端、复位端和输出端。其中，SR型锁存器的置位端用于接收置位信号，SR型锁存器的复位端用于接收复位信号，SR型锁存器的输出端用于输出ECS标识信号。
还需要说明的是，在本公开实施例中，若目标计数信号处于有效状态，则可以使置位信号处于有效状态；若目标计数信号处于无效状态，则可以使置位信号处于无效状态。其中，只有置位信号处于有效状态时，才可以产生处于有效状态的ECS标识信号。
还需要说明的是，在本公开实施例中，置位信号可以用SET表示，其中，SET信号的电平值也可以包括第一值和第二值。示例性地，在第一值为指示高电平的逻辑1，第二值为指示低电平的逻辑0的情况下，若SET信号的电平值为逻辑1，则确定SET信号处于有效状态；否则，若SET信号的电平值为逻辑0，则确定SET信号处于无效状态。
进一步地，对于自动脉冲模块2014而言，在一些实施例中，自动脉冲模块2014可以包括信号产生模块和第一与门，第一与门的第一输入端与译码模块2012的输出端连接，第一与门的第二输入端与信号产生模块的输出端连接，第一与门的输出端（作为自动脉冲模块2014的输出端）与锁存模块2013的置位端（SET）连接，其中：
信号产生模块，用于产生目标计数反相信号；其中，目标计数反相信号与目标计数信号之间具有延迟及反相关系；
第一与门，用于对目标计数反相信号和目标计数信号进行与逻辑运算，得到置位信号。
需要说明的是，在本公开实施例中，信号产生模块所产生的目标计数反相信号与目标计数信号之间具有延迟及反相关系；换句话说，这里也可以是对目标计数信号进行延迟反相处理，得到目标计数反相信号，然后再对目标计数反相信号和目标计数信号进行与逻辑运算，从而能够得到SET信号。
也就是说，在本公开实施例中，对于自动脉冲（Auto Pulse）模块而言，Auto Pulse是目标计数信号经过延迟反相后得到的目标计数反相信号再和目标计数信号进行与逻辑所形成的一个较小的脉冲信号，以此作为锁存模块2013的SET信号来产生ECS_Flag信号，以便在ECS_Flag信号处于有效状态时偷取下一个刷新命令信号来产生ECS_CMD信号。
在一种具体的实施例中，参见图7，自动脉冲模块2014可以包括延迟反相模块221和第一与门222，且第一与门222的第一输入端和延迟反相模块221的输入端均与译码模块2012的输出端连接，第一与门222的第二输入端与延迟反相模块221的输出端连接，第一与门222的输出端（作为自动脉冲模块2014的输出端）与锁存模块2013的置位端（SET）连接，其中：
延迟反相模块221，用于对目标计数信号进行延迟及反相处理，得到目标计数反相信号；
第一与门222，用于对目标计数反相信号和目标计数信号进行与逻辑运算，得到置位信号。
需要说明的是，在本公开实施例中，置位信号为高电平有效的脉冲信号。其中，如果延迟反相模块对目标计数信号的延迟时间越大，那么置位信号的脉冲宽度越宽；如果延迟反相模块对目标计数信号的延迟时间越小，那么置位信号的脉冲宽度越窄。也就是说，脉冲宽度的大小与延迟反相模块对目标计数信号的延迟时间具有对应关系。
还需要说明的是，在本公开实施例中，延迟反相模块可以是由延迟模块和反相模块串联构成的，反相模块可以是反相器、非门等，从而对目标计数信号能够实现延迟及反相作用。
还需要说明的是，在本公开实施例中，对于自动脉冲模块2014而言，除了可以是由延迟反相模块和一个与门组成之外，自动脉冲模块2014还可以是延迟反相模块和一个或非门组成，其中，延迟反相模块的输入端用于接收目标计数信号，延迟反相模块的输出端和或非门的第一输入端连接，或非门的第二输入端用于接收目标计数信号，或非门的输出端用于输出置位信号；或者，自动脉冲模块2014还可以是延迟反相模块、一个或门和一个非门组成，其中，延迟反相模块的输入端用于接收目标计数信号，延迟反相模块的输出端和或门的第一输入端连接，或门的第二输入端用于接收目标计数信号，或门的输出端与非门的输入端连接，该非门的输出端用于输出置位信号；自动脉冲模块2014甚至也可以是其他逻辑器件组合，只要能够产生一个较小的脉冲信号即可，其内部结构并不作任何限定。
进一步地，在一些实施例中，对于命令控制模块202而言，在图2所示控制电路20的基础上，参见图8，该命令控制模块202可以包括采样模块2021、第一延迟模块2022和逻辑处理模块2023，其中：
采样模块2021，用于接收刷新命令信号和ECS标识信号，根据刷新命令信号对ECS标识信号进行采样处理，得到采样信号；
第一延迟模块2022，用于对刷新命令信号进行延迟处理，得到延迟刷新信号；
逻辑处理模块2023，用于对采样信号和延迟刷新信号进行逻辑运算，在采样信号处于有效状态时，选择输出用于执行ECS操作的ECS命令信号；以及在采样信号处于无效状态时，选择输出用于执行刷新操作的内部刷新信号。
需要说明的是，在本公开实施例中，在ECS标识信号处于有效状态时，使采样信号处于有效状态；在ECS标识信号处于无效状态时，使采样信号处于无效状态。其中，采样信号的电平值也可以包括第一值和第二值。示例性地，在第一值为指示高电平的逻辑1，第二值为指示低电平的逻辑0的情况下，若采样信号的电平值为逻辑1，则确定采样信号处于有效状态；否则，若采样信号的电平值为逻辑0，则确定采样信号处于无效状态。
还需要说明的是，在本公开实施例中，采样模块2021可以为D型触发器。在这里，该D型触发器的输入端（D）用于接收ECS标识信号，该D型触发器的时钟端（CK）用于接收刷新命令信号，该D型触发器的输出端（Q）用于输出采样信号。
进一步地，在一些实施例中，在图2所示控制电路20的基础上，参见图8，逻辑处理模块2023包括第一逻辑模块U1和第二逻辑模块U2，其中：
第一逻辑模块U1，用于在采样信号处于有效状态时，对采样信号和延迟刷新信号进行第一逻辑运算，输出ECS命令信号，以执行ECS操作；
第二逻辑模块U2，用于在采样信号处于无效状态时，对采样信号和延迟刷新信号进行第二逻辑运算，输出内部刷新信号，以执行刷新操作。
还需要说明的是，在本公开实施例中，可以根据采样信号的有效状态与否来确定是选择第一逻辑模块U1来输出处于有效状态的ECS命令信号，还是选择第二逻辑模块U2来输出处于有效状态的内部刷新信号。具体地，如果输出ECS命令信号，那么就不会再执行刷新操作，这时候会通过执行ECS操作来确保24小时完成所有的错误检查与清除；如果输出内部刷新信号，那么刷新操作不受影响，但是这时候不会执行ECS操作。
在一种可能的实施例中，如图8所示，第一逻辑模块U1包括第一与非门231和第一非门232，且第一与非门231的第一输入端与采样模块2021的输出端连接，第一与非门231的第二输入端与第一延迟模块2022的输出端连接，第一与非门231的输出端与第一非门232的输入端连接，其中：
第一与非门231，用于在采样信号处于有效状态时，对采样信号和延迟刷新信号进行与非逻辑运算，得到第一中间信号；
第一非门232，用于对第一中间信号进行非逻辑运算，得到ECS命令信号。
在本公开实施例中，在采样信号处于有效状态时，通过第一逻辑模块U1可以产生ECS命令信号，具体是偷取下一个刷新命令REFab/Self_REF来产生的，而且被偷取的刷新命令会消失。
在一种可能的实施例中，如图8所示，第二逻辑模块U2可以包括第二非门233、第二与非门234和第三非门235，且第二非门233的输入端与采样模块2021的输出端连接，第二与非门234的第一输入端与第二非门233的输出端连接，第二与非门234的第二输入端与第一延迟模块2022的输出端连接，第二与非门234的输出端与第三非门235的输入端连接，其中：
第二非门233，用于在采样信号处于无效状态时，对采样信号进行非逻辑运算，得到第二中间信号；
第二与非门234，用于对第二中间信号和延迟刷新信号进行与非逻辑运算，得到第三中间信号；
第三非门235，用于对第三中间信号进行非逻辑运算，得到内部刷新信号。
在本公开实施例中，在采样信号处于无效状态时，通过第二逻辑模块U2可以得到内部刷新信号，具体是刷新命令REFab/Self_REF直接输出为内部刷新信号，这时候的刷新命令不会被偷取产生ECS命令信号，进行的刷新操作也不受影响。
进一步地，如图8所示，在一些实施例中，第一延迟模块的延迟时间大于采样模块与第二非门的延迟时间之和。
在本公开实施例中，以图8为例，第一延迟模块2022的延迟时间需要大于采样模块2021与第二非门233的延迟时间之和。换句话说，第一延迟模块2022需要使得延迟刷新信号晚于采样信号反相后的第二中间信号。其中，在ECS_Flag信号处于有效状态（即为逻辑1）时，采样模块2021的输出也为逻辑1，可以通过第二非门233（其输出为逻辑0）来阻断刷新命令REFab/Self_REF的输出；但是采样模块2021与第二非门233均存在有延迟，如果刷新命令REFab/Self_REF到达第二与非门234的时间早于第二非门233的输出（在ECS_Flag信号的电平值为逻辑1时的输出），此时就不能起到阻断刷新命令REFab/Self_REF的作用；因此，对于刷新命令REFab/Self_REF需经过第一延迟模块2022进行延迟，以使得延迟后的刷新命令REFab/Self_REF到达第二与非门234的时间稍晚于第二非门233的输出。
进一步地，在一些实施例中，对于命令控制模块202而言，参见图8，该命令控制模块202还可以包括第二延迟模块2024，其中：
第二延迟模块2024，用于对ECS命令信号进行延迟处理，生成复位信号。
在本公开实施例中，将复位信号发送给时序控制模块201，以使得时序控制模块201重新开始计数并且控制ECS标识信号处于无效状态。具体来说，以图7所示的时序控制模块201为例，在生成复位信号之后，将复位信号发送给锁存模块2013的复位端和计数模块2011的复位端，可以使得计数模块2011重新开始计数并且控制ECS标识信号处于无效状态。这样，ECS命令信号经过延迟之后作为锁存模块2013的复位信号，可以保证ECS_Flag信号的宽度，从而保证在ECS_Flag信号有效的情况下可以偷取刷新命令REFab/Self_REF来产生ECS命令信号；如此，根据该控制电路还可以解决在计数值满足预设条件时，下一个刷新命令距离计数完成时刻距离较远而造成无法借助这个刷新命令来生成ECS命令的技术问题。
本公开实施例提供了一种控制电路，可以应用于DRAM中执行ECS操作的相关电路，具体是能够实现自动ECS操作模式下的ECS命令规划和产生的电路。在该控制电路中，只有在计数值满足预设条件时，使得ECS标识信号处于有效状态，然后获取刷新命令信号，以此产生用于执行ECS操作的ECS命令信号；如此，不仅可以解决相关技术中无法借助自刷新命令来生成ECS命令信号的技术问题，而且根据该控制电路还可以解决在计数值满足预设条件时，下一个刷新命令距离计数完成时刻距离较远而造成无法借助这个刷新命令来生成ECS命令的技术问题，从而可以更好地规划ECS操作的间隔时间，能够确保24小时完成所有的错误检查与清除。
本公开的另一实施例中，基于前述实施例所述的控制电路20，以DDR5 DRAM为例，ECS模式允许DRAM内部读取、修改检测到的错误码字，并将修正后的数据写回存储阵列，同时记录错误计数结果。在这里，ECS模式包括自动ECS操作模式和手动ECS操作模式等两种操作模式。对于这两种操作模式，可以通过第一模式寄存器信号MR14 OP[7]来选择。在选择自动ECS操作模式时，可以借助刷新命令REFab/Self_REF来实现ECS命令；而在选择手动ECS操作模式时，需要MPC命令，同时第二模式寄存器信号MR15 OP[3]也可以决定是否在自刷新时执行手动ECS操作。
在一些实施例中，如果第一模式寄存器信号MR14 OP[7]的取值为1，那么确定选择手动ECS操作模式；如果第一模式寄存器信号MR14 OP[7]的取值为0，那么确定选择自动ECS操作模式。
在一些实施例中，在手动ECS操作模式下，如果第二模式寄存器信号MR15 OP[3]的取值为1，那么确定在自刷新时执行ECS操作；如果第二模式寄存器信号MR15 OP[3]的取值为0，那么确定在自刷新时不执行ECS操作。
参见图9，其示出了本公开实施例提供的一种控制电路20的具体电路结构示意图。如图9所示，该控制电路20可以包括环形振荡器901、分频器902、时序控制模块903和命令控制模块904。其中，环形振荡器901输出的第二时钟信号可以用OSC_CLK表示，OSC_CLK信号经过分频器902的分频处理之后，输出的第一时钟信号可以用ECS_CLK表示；随后ECS_CLK信号经过时序控制模块903的计数操作之后，当计数值满足预设条件时，生成的ECS_Flag信号处于有效状态；将该ECS_Flag信号发送到命令控制模块904，在该模块中可以获取下一时刻接收到的刷新命令REFab/Self_REF，并根据刷新命令REFab/Self_REF来产生ECS_CMD信号。另外，对于命令控制模块904而言，还可以接收第一模式寄存器信号MR14 OP[7]，以便确定是选择自动ECS操作模式还是选择手动ECS操作模式。但需要注意的是，这里的时序控制模块903和命令控制模块904是针对自动ECS操作模式来实现的。
具体来说，当第一模式寄存器信号MR14 OP[7]=0时，选择自动ECS操作模式也是DDR5 DRAM的默认模式，由于DRAM要求至少在24小时内进行一次Full Array完整的错误检查与清除，在自动ECS操作模式下就需要时序控制模块903来规划ECS操作的间隔时间，以确保24小时内完成Full Array完整的错误检查与清除。为了解决在自刷新没有外部时钟和如何规划ECS操作的间隔时间等问题。本公开实施例可以采用环形振荡器901产生固定频率的OSC_CLK信号（周期为550ns），然后经过分频器902输出ECS_CLK信号作为时序控制模块903中用于计数的时钟信号（周期为4.4us）。
这样，根据该时钟信号，时序控制模块903会在每间隔一个固定时间段之后产生一个有效的ECS_Flag信号，并且停止计数。该ECS_Flag信号会传输到自动ECS操作的命令控制模块904，在该模块中偷取下一个刷新REFab或者自刷新Self_REF的刷新命令来产生ECS_CMD信号，同时对应被偷取的刷新命令会消失，然后再产生一个RESET信号给时序控制模块903，使其ECS_Flag信号复位为无效值，同时使时序控制模块903重新开始计数。在ECS_Flag信号为无效值期间，刷新命令不会被偷取，直接输出为REF_NEW信号，此时的刷新操作不受影响。
在一种具体的实施例中，参见图10，其示出了本公开实施例提供的另一种控制电路20的具体电路结构示意图。如图10所示，该控制电路20可以包括计数模块101、译码模块102、自动脉冲模块103、锁存模块104、采样模块105、第一延迟模块106、第一与非门107、第一非门108、第二非门109、第二与非门110、第三非门111和第二延迟模块112。其中，计数模块101可以包括若干个D型触发器，其内部结构详见图5或图6；计数模块101输出Code<N:0>信号，然后通过译码模块102对Code<N:0>信号进行译码处理，可以得到ECS_CNT信号；ECS_CNT信号经过自动脉冲模块103之后可以产生SET信号，该SET信号为高电平有效的脉冲信号；锁存模块104的输入端用于接收SET信号，锁存模块104的复位端用于接收RESET信号，锁存模块104的输出端用于输出ECS_Flag信号；通过采样模块105对ECS_Flag信号进行采样处理，得到采样信号；对于该采样信号，如果采样信号处于有效状态，那么可以通过第一延迟模块106、第一与非门107和第一非门108的逻辑运算，输出ECS_CMD信号；如果采样信号处于无效状态，那么可以通过第一延迟模块106、第二非门109、第二与非门110和第三非门111的逻辑运算，输出REF_NEW信号；而对于ECS_CMD信号，经过第二延迟模块112的延迟处理后可以得到RESET信号。在这里，锁存模块104可以为SR型锁存器，采样模块105可以为D型触发器。另外，时序控制模块是由计数模块101、译码模块102、自动脉冲模块103和锁存模块104组成的，命令控制模块是由采样模块105、第一延迟模块106、第一与非门107、第一非门108、第二非门109、第二与非门110、第三非门111和第二延迟模块112组成的。
可以理解地，在本公开实施例中，ECS_CLK信号作为计数模块101的时钟信号，计数模块101输出Code<N:0>信号，经过译码模块102产生ECS_CNT信号（满足计数值条件），之后产生一个有效的ECS_Flag信号，并且停止时序的计数。该ECS_Flag信号会传输到命令控制模块，然后在命令控制模块中可以更改输出信号，将下一个刷新命令REFab或者自刷新命令Self_REF用来产生ECS_CMD信号并进行输出，而不是输出原来的刷新命令。在ECS_CMD信号产生之后，该模块还会产生一个RESET信号给时序控制模块，使其ECS_Flag信号复位为无效值，同时使时序控制模块重新开始计数。在ECS_Flag信号为无效值期间，刷新命令不会被偷取，直接传输到REF_NEW信号，进行的刷新操作不受影响。例如，如果ECS操作的时间间隔为644us，ECS_CLK信号的周期为4.4us，那么需要计数大约644/4.4=146次时表示一次计数完成。
参见图11，其示出了本公开实施例提供的一种控制电路20的信号时序示意图。如图11所示，其为自动ECS操作模式产生的信号时序波形图。以计数146次为例，可以看出计数模块输出Code<7:0>为10010010时表示计数146完成，在计数完成的t1时刻，此时产生有效的ECS_CNT信号；但这段时间没有刷新命令，这时候根据SET信号的高电平状态，使得ECS_Flag信号由低电平状态变为高电平状态；在ECS_Flag信号为高电平期间，可以根据有效的ECS_Flag信号来偷取刷新命令REFab/Self_REF，从而产生ECS命令；随后在t2时刻，根据RESET信号的高电平状态，能够使得ECS_Flag信号由高电平状态变为低电平状态。其中，ECS_Flag信号为高电平有效的脉冲信号，而且脉冲宽度能够保证在有效的ECS_Flag信号下可以偷取刷新命令REFab/Self_REF来产生ECS命令。也就是说，经过锁存模块的Latch来产生ECS_Flag信号，在ECS_Flag为有效值时偷取下一个刷新命令REFab/Self_REF用来产生ECS_CMD信号，偷取的刷新命令会消失，同时计数模块在ECS_Flag信号为有效值期间停止工作；在ECS_Flag为无效值期间刷新命令不会被影响，直接输出为REF_NEW信号，且计数器重新计数。
综上可知，在本公开实施例中，该控制电路20可以适用于所有自动ECS操作。具体地，该控制电路不仅可以解决相关技术中无法借助自刷新命令来生成ECS命令信号的技术问题，而且该控制电路在产生ECS命令信号之后，ECS命令信号经过延迟处理后作为锁存模块的复位信号，可以保证ECS_Flag信号的宽度，从而还可以保证在ECS_Flag信号有效的情况下偷取刷新命令REFab/ Self_REF来产生ECS命令信号，也就解决了在计数值满足预设条件时，下一个刷新命令距离计数完成时刻距离较远而造成无法借助这个刷新命令来生成ECS命令的技术问题；另外，基于时序控制模块规划ECS操作的间隔时间，还可以准确地产生ECS命令信号，进而能够确保24小时完成所有的错误检查与清除，最终提升存储器的性能。
本公开的又一实施例中，参见图12，其示出了本公开实施例提供的一种控制方法的流程示意图。如图12所示，该流程可以包括：
S1201：通过时序控制模块接收第一时钟信号，以及根据第一时钟信号进行计数，生成ECS标识信号，并将ECS标识信号发送给命令控制模块；其中，在计数值满足预设条件时，使ECS标识信号处于有效状态。
S1202：通过命令控制模块接收ECS标识信号，以及在ECS标识信号处于有效状态时，获取刷新命令信号，并根据刷新命令信号产生ECS命令信号。
需要说明的是，在本公开实施例中，该控制方法可以应用于前述实施例中任一项所述的控制电路20或者集成有该控制电路的半导体存储器。对于控制电路20而言，其可以包括时序控制模块和命令控制模块，而且时序控制模块的输出端与命令控制模块的输入端连接。
还需要说明的是，在本公开实施例中，对于时序控制模块而言，在ECS标识信号处于有效状态时，还可以通过时序控制模块停止计数。相应地，在一些实施例中，该方法还可以包括：
在根据刷新命令信号产生ECS命令信号之后，通过命令控制模块生成复位信号，将复位信号发送给时序控制模块，响应于复位信号，时序控制模块重新开始计数并且控制ECS标识信号处于无效状态。
进一步地，在一些实施例中，该方法还可以包括：在ECS标识信号处于无效状态时，通过命令控制模块将所接收到的刷新命令信号输出为内部刷新信号。
可以理解地，时序控制模块可以包括计数模块和译码模块。相应地，在一些实施例中，对于S1201来说，该方法还可以包括：
通过计数模块接收第一时钟信号，根据第一时钟信号进行计数，生成计数信号，计数信号用于表征计数值；
通过译码模块接收计数信号，对计数信号进行译码处理，得到目标计数信号；其中，在计数值满足预设条件时，使目标计数信号处于有效状态。
在一种可能的实施例中，计数模块包括异步二进制计数器，其中：异步二进制计数器包括若干个依次级联的触发器，每一级触发器的输入端（D）与其自身的第二输出端（/Q）连接，且每一级触发器的第二输出端（/Q）与下一级触发器的时钟端（CK）连接，第一级触发器的时钟端与第一时钟信号连接。
在另一种可能的实施例中，计数模块包括同步二进制计数器，其中：同步二进制计数器包括若干个依次级联的触发器，且若干个触发器的时钟端均与第一时钟信号连接。
在本公开实施例中，目标计数信号用于生成ECS标识信号。其中，时序控制模块还可以包括锁存模块。相应地，在一些实施例中，该方法还可以包括：
通过锁存模块接收目标计数信号，以及在目标计数信号处于有效状态时，对目标计数信号进行锁存处理，生成处于有效状态的ECS标识信号。
另外，时序控制模块还可以包括自动脉冲模块和锁存模块。相应地，在一些实施例中，该方法还可以包括：
通过自动脉冲模块接收目标计数信号，根据目标计数信号生成置位信号；其中，在目标计数信号处于有效状态时，使置位信号处于有效状态；
通过锁存模块接收置位信号，以及在置位信号处于有效状态时，根据置位信号生成处于有效状态的ECS标识信号。
还可以理解地，自动脉冲模块可以包括延迟反相模块和第一与门。相应地，在一些实施例中，该方法还可以包括：
通过延迟反相模块对目标计数信号进行延迟及反相处理，得到目标计数反相信号；
通过第一与门对目标计数反相信号和目标计数信号进行与逻辑运算，得到置位信号。
还可以理解地，命令控制模块可以包括采样模块、第一延迟模块和逻辑处理模块。相应地，在一些实施例中，对于S1201来说，该方法还可以包括：
通过采样模块接收刷新命令信号和ECS标识信号，根据刷新命令信号对ECS标识信号进行采样处理，得到采样信号；
通过第一延迟模块对刷新命令信号进行延迟处理，得到延迟刷新信号；
通过逻辑处理模块对采样信号和延迟刷新信号进行逻辑运算，在采样信号处于有效状态时，选择输出用于执行ECS操作的ECS命令信号；以及在采样信号处于无效状态时，选择输出用于执行刷新操作的内部刷新信号。
在本公开实施例中，在ECS标识信号处于有效状态时，使采样信号处于有效状态；在ECS标识信号处于无效状态时，使采样信号处于无效状态。
还可以理解地，逻辑处理模块可以包括第一逻辑模块和第二逻辑模块。相应地，在一些实施例中，该方法还可以包括：
在采样信号处于有效状态时，通过第一逻辑模块对采样信号和延迟刷新信号进行第一逻辑运算，输出ECS命令信号；
在采样信号处于无效状态时，通过第二逻辑模块对采样信号和延迟刷新信号进行第二逻辑运算，输出内部刷新信号。
在这里，第一逻辑模块可以包括第一与非门和第一非门。相应地，在一些实施例中，该方法还可以包括：
在采样信号处于有效状态时，通过第一与非门对采样信号和延迟刷新信号进行与非逻辑运算，得到第一中间信号；
通过第一非门对第一中间信号进行非逻辑运算，得到ECS命令信号。
在这里，第二逻辑模块包括第二非门、第二与非门和第三非门。相应地，在一些实施例中，该方法还可以包括：
在采样信号处于无效状态时，通过第二非门对采样信号进行非逻辑运算，得到第二中间信号；
通过第二与非门对第二中间信号和延迟刷新信号进行与非逻辑运算，得到第三中间信号；
通过第三非门对第三中间信号进行非逻辑运算，得到内部刷新信号。
在本公开实施例中，第一延迟模块的延迟时间大于采样模块与第二非门的延迟时间之和。
还可以理解地，命令控制模块还可以包括第二延迟模块。相应地，在一些实施例中，该方法还可以包括：
通过第二延迟模块对ECS命令信号进行延迟处理，生成复位信号，并将复位信号发送给锁存模块的复位端（RST），使计数模块重新开始计数并且控制ECS标识信号处于无效状态。
还可以理解地，控制电路还可以包括时钟产生电路。相应地，在一些实施例中，该方法还可以包括：通过时钟产生电路产生第一时钟信号。
还可以理解地，时钟产生电路可以包括振荡模块和分频模块。相应地，在一些实施例中，该方法还可以包括：
通过振荡模块输出预设频率的第二时钟信号；
通过分频模块对第二时钟信号进行n分频处理，得到第一时钟信号。
在本公开实施例中，第一时钟信号的频率为预设频率的n分之一，n为大于零的整数。
在本公开实施例中，刷新命令信号包括下述至少之一：刷新信号和自刷新信号。
本公开实施例提供了一种控制方法，根据该控制方法可以实现规划ECS操作的间隔时间，还可以准确地产生ECS命令信号，进而能够确保24小时完成所有的错误检查与清除，最终提升存储器的性能。
本公开的再一实施例中，参见图13，其示出了本公开实施例提供的一种半导体存储器的组成结构示意图。如图13所示，该半导体存储器130至少包括前述实施例任一项所述的控制电路20。
在一些实施例中，半导体存储器130可以包括DRAM。其中，对于DRAM来说，不仅可以符合DDR、DDR2、DDR3、DDR4、DDR5等内存规格，还可以符合LPDDR、LPDDR2、LPDDR3、LPDDR4、LPDDR5等内存规格，这里不作任何限定。
在本公开实施例中，对于该半导体存储器130而言，其主要涉及集成电路设计中自动错误检查与清除的电路设计，特别涉及DRAM DDR5芯片中，它需要至少每24小时对DRAM进行一次完整的错误检查与清除。DDR5技术规格中说明自动ECS操作模式需要在Refresh和Self-Refresh中规划并产生ECS命令，用来检测错误的信息同时执行内部读写检错和修复。也就是说，本公开实施例可以用于DRAM DDR5芯片中执行错误检查与清除功能的相关电路，但并不局限于此范围，其他命令规划和产生电路及计数时序控制电路均可采用本公开实施例的电路设计。
这样，对于该半导体存储器130而言，在接收第一时钟信号之后，利用第一时钟信号进行计数，只有在计数值满足预设条件时，使得ECS标识信号处于有效状态，然后获取刷新命令信号，以此产生用于执行ECS操作的ECS命令信号；从而不仅可以解决相关技术中无法借助自刷新来生成ECS命令信号的技术问题，而且根据该控制电路还可以解决在计数值满足预设条件时下一个刷新命令距离计数完成时刻距离较远而造成无法借助这个刷新命令来生成ECS命令的技术问题，同时基于时序控制模块规划ECS操作的间隔时间，还可以准确地产生ECS命令信号，进而能够确保24小时完成所有的错误检查与清除，最终提升存储器的性能。
以上所述，仅为本公开的示例性的实施例而已，并非用于限定本公开的保护范围。
需要说明的是，在本公开中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。
上述本公开实施例序号仅仅为了描述，不代表实施例的优劣。
本公开所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。
本公开所提供的几个产品实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的产品实施例。
本公开所提供的几个方法或电路实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或电路实施例。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (21)

1.一种控制电路，其特征在于，包括时序控制模块和命令控制模块，且所述时序控制模块的输出端与所述命令控制模块的输入端连接，其中：
所述时序控制模块，用于接收第一时钟信号，根据所述第一时钟信号进行计数，生成错误检查与清除ECS标识信号，并将所述ECS标识信号发送给所述命令控制模块；其中，在计数值满足预设条件时，使所述ECS标识信号处于有效状态；
所述命令控制模块，用于接收所述ECS标识信号，以及在所述ECS标识信号处于有效状态时，获取刷新命令信号，并根据所述刷新命令信号产生ECS命令信号。
2.根据权利要求1所述的控制电路，其特征在于，
所述时序控制模块，还用于在所述ECS标识信号处于有效状态时，停止所述计数；
所述命令控制模块，还用于在根据所述刷新命令信号产生ECS命令信号之后生成复位信号，将所述复位信号发送给所述时序控制模块，响应于所述复位信号，所述时序控制模块重新开始计数并且控制所述ECS标识信号处于无效状态。
3.根据权利要求2所述的控制电路，其特征在于，
所述命令控制模块，还用于在所述ECS标识信号处于无效状态时，将所接收到的刷新命令信号输出为内部刷新信号。
4.根据权利要求2所述的控制电路，其特征在于，所述时序控制模块包括计数模块和译码模块，且所述计数模块的输出端与所述译码模块的输入端连接，其中：
所述计数模块，用于接收所述第一时钟信号，根据所述第一时钟信号进行计数，生成计数信号，所述计数信号用于表征计数值；
所述译码模块，用于接收所述计数信号，对所述计数信号进行译码处理，得到目标计数信号；其中，在所述计数值满足预设条件时，使所述目标计数信号处于有效状态。
5.根据权利要求4所述的控制电路，其特征在于，所述计数模块包括异步二进制计数器，其中：
所述异步二进制计数器包括若干个依次级联的触发器，每一级所述触发器的输入端与其自身的第二输出端连接，且每一级所述触发器的第二输出端与下一级所述触发器的时钟端连接，第一级所述触发器的时钟端与所述第一时钟信号连接。
6.根据权利要求4所述的控制电路，其特征在于，所述计数模块包括同步二进制计数器，其中：
所述同步二进制计数器包括若干个依次级联的触发器，且若干个所述触发器的时钟端均与所述第一时钟信号连接。
7.根据权利要求4所述的控制电路，其特征在于，所述时序控制模块还包括锁存模块，且所述锁存模块与所述译码模块的输出端连接，其中：
所述锁存模块，用于接收所述目标计数信号，以及在所述目标计数信号处于有效状态时，对所述目标计数信号进行锁存处理，生成处于有效状态的所述ECS标识信号。
8.根据权利要求4所述的控制电路，其特征在于，所述时序控制模块还包括自动脉冲模块和锁存模块，且所述自动脉冲模块的输入端与所述译码模块的输出端连接，所述自动脉冲模块的输出端与所述锁存模块的置位端连接，其中：
所述自动脉冲模块，用于根据所述目标计数信号生成置位信号；其中，在所述目标计数信号处于有效状态时，使所述置位信号处于有效状态；
所述锁存模块，用于接收所述置位信号，以及在所述置位信号处于有效状态时，根据所述置位信号生成处于有效状态的所述ECS标识信号。
9.根据权利要求8所述的控制电路，其特征在于，所述自动脉冲模块包括延迟反相模块和第一与门，且所述第一与门的第一输入端和所述延迟反相模块的输入端均与所述译码模块的输出端连接，所述第一与门的第二输入端与所述延迟反相模块的输出端连接，所述第一与门的输出端作为所述自动脉冲模块的输出端与所述锁存模块的置位端连接，其中：
所述延迟反相模块，用于对所述目标计数信号进行延迟及反相处理，得到目标计数反相信号；
所述第一与门，用于对所述目标计数反相信号和所述目标计数信号进行与逻辑运算，得到所述置位信号。
10.根据权利要求2所述的控制电路，其特征在于，所述命令控制模块包括采样模块、第一延迟模块和逻辑处理模块，其中：
所述采样模块，用于接收所述刷新命令信号和所述ECS标识信号，根据所述刷新命令信号对所述ECS标识信号进行采样处理，得到采样信号；
所述第一延迟模块，用于对所述刷新命令信号进行延迟处理，得到延迟刷新信号；
所述逻辑处理模块，用于对所述采样信号和所述延迟刷新信号进行逻辑运算，在所述采样信号处于有效状态时，选择输出用于执行ECS操作的ECS命令信号；以及在所述采样信号处于无效状态时，选择输出用于执行刷新操作的内部刷新信号；
其中，在所述ECS标识信号处于有效状态时，使所述采样信号处于有效状态；在所述ECS标识信号处于无效状态时，使所述采样信号处于无效状态。
11.根据权利要求10所述的控制电路，其特征在于，所述逻辑处理模块包括第一逻辑模块和第二逻辑模块，其中：
所述第一逻辑模块，用于在所述采样信号处于有效状态时，对所述采样信号和所述延迟刷新信号进行第一逻辑运算，输出所述ECS命令信号；
所述第二逻辑模块，用于在所述采样信号处于无效状态时，对所述采样信号和所述延迟刷新信号进行第二逻辑运算，输出所述内部刷新信号。
12.根据权利要求11所述的控制电路，其特征在于，所述第一逻辑模块包括第一与非门和第一非门，且所述第一与非门的第一输入端与所述采样模块的输出端连接，所述第一与非门的第二输入端与所述第一延迟模块的输出端连接，所述第一与非门的输出端与所述第一非门的输入端连接，其中：
所述第一与非门，用于在所述采样信号处于有效状态时，对所述采样信号和所述延迟刷新信号进行与非逻辑运算，得到第一中间信号；
所述第一非门，用于对所述第一中间信号进行非逻辑运算，得到所述ECS命令信号。
13.根据权利要求11所述的控制电路，其特征在于，所述第二逻辑模块包括第二与非门、第二非门和第三非门，且所述第二与非门的第一输入端与所述第二非门的输出端连接，所述第二与非门的第二输入端与所述第一延迟模块的输出端连接，所述第二与非门的输出端与所述第三非门的输入端连接，其中：
所述第二非门，用于在所述采样信号处于无效状态时，对所述采样信号进行非逻辑运算，得到第二中间信号；
所述第二与非门，用于对所述第二中间信号和所述延迟刷新信号进行与非逻辑运算，得到第三中间信号；
所述第三非门，用于对所述第三中间信号进行非逻辑运算，得到所述内部刷新信号。
14.根据权利要求13所述的控制电路，其特征在于，所述第一延迟模块的延迟时间大于所述采样模块与第二非门的延迟时间之和。
15.根据权利要求8所述的控制电路，其特征在于，所述命令控制模块还包括第二延迟模块，其中：
所述第二延迟模块，用于对所述ECS命令信号进行延迟处理，生成所述复位信号，并将所述复位信号发送给所述锁存模块的复位端，使所述计数模块重新开始计数并且控制所述ECS标识信号处于无效状态。
16.根据权利要求1所述的控制电路，其特征在于，所述控制电路还包括时钟产生电路，其中：
所述时钟产生电路，用于产生所述第一时钟信号。
17.根据权利要求16所述的控制电路，其特征在于，所述时钟产生电路包括振荡模块和分频模块，其中：
所述振荡模块，用于输出预设频率的第二时钟信号；
所述分频模块，用于对所述第二时钟信号进行n分频处理，得到所述第一时钟信号；
其中，所述第一时钟信号的频率为所述预设频率的n分之一，n为大于零的整数。
18.根据权利要求1至17任一项所述的控制电路，其特征在于，所述刷新命令信号包括下述至少之一：刷新信号和自刷新信号。
19.一种控制方法，其特征在于，所述方法包括：
通过时序控制模块接收第一时钟信号，以及根据所述第一时钟信号进行计数，生成ECS标识信号，并将所述ECS标识信号发送给命令控制模块；其中，在计数值满足预设条件时，使所述ECS标识信号处于有效状态；
通过所述命令控制模块接收所述ECS标识信号，以及在所述ECS标识信号处于有效状态时，获取刷新命令信号，并根据所述刷新命令信号产生ECS命令信号。
20.一种半导体存储器，其特征在于，所述半导体存储器包括如权利要求1至18任一项所述的控制电路。
21.根据权利要求20所述的半导体存储器，其特征在于，所述半导体存储器包括动态随机存取存储器DRAM。
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