KR20220103472A - 반도체 메모리 장치 및 그의 동작 방법 - Google Patents

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Abstract

본 발명의 실시예에 따른 반도체 메모리 장치는, 액티브 커맨드와 함께 입력되는 액티브 어드레스를 입력 어드레스로 제공하는 입력 제어 회로; 입력 제어 신호들에 따라 상기 입력 어드레스를 순차적으로 저장하고, 출력 제어 신호들에 따라 래치 어드레스들을 타겟 어드레스로 출력하는 다수의 래치들; 상기 다수의 래치들에 각각 대응되며, 상기 액티브 어드레스와 대응되는 래치에 저장된 래치 어드레스가 일치하는 경우 해당 카운팅값을 증가하는 다수의 카운터들; 및 상기 카운팅값들을 토대로 상기 카운터들 및 래치들을 다수의 그룹들로 구분하고, 리프레쉬 커맨드에 응답하여 상기 다수의 그룹들 중 하나의 그룹에 포함되는 카운터들을 초기화시키기 위한 리셋 신호들을 생성하는 리프레쉬 컨트롤러를 포함한다.

Description

반도체 메모리 장치 및 그의 동작 방법 {SEMICONDUCTOR MEMORY DEVICE AND OPERATION METHOD THEREOF}
본 발명은 반도체 설계 기술에 관한 것으로서, 구체적으로 본 발명은 타겟 리프레쉬를 수행하는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치의 메모리 셀은 스위치역할을 하는 트랜지스터와 전하(데이터)를 저장하는 캐패시터로 구성되어 있다. 메모리 셀 내의 캐패시터에 전하가 있는가 없는가에 따라, 즉 캐패시터의 단자 전압이 높은가 낮은가에 따라 데이터의 '하이'(논리 1), '로우'(논리 0)를 구분한다.
데이터의 보관은 캐패시터에 전하가 축적된 형태로 되어 있는 것이므로 원리적으로는 전력의 소비가 없다. 그러나 트랜지스터의 PN결합 등에 의한 누설 전류가 있어서 캐패시터에 저장된 초기의 전하량이 소멸되므로 데이터가 소실될 수 있다. 이를 방지하기 위해서 데이터를 잃어버리기 전에 메모리 셀 내의 데이터를 읽어서 그 읽어낸 정보에 맞추어 다시금 정상적인 전하량을 재충전해 주어야 한다. 이러한 동작은 주기적으로 반복되어야만 데이터의 기억이 유지되는데, 이러한 셀 전하의 재충전 과정을 리프레쉬(refresh) 동작(이하, 노멀 리프레쉬 동작이라 한다)이라 한다.
최근에는 노멀 리프레쉬 동작 이외에도 로우 해머링(Row Hammering) 현상에 의해 데이터를 잃을 가능성이 높은 특정 워드 라인의 메모리 셀에 대하여 추가 리프레쉬 동작(이하, “타겟 리프레쉬 동작”이라 한다)을 수행하고 있다. 로우 해머링 현상이란 특정 워드 라인이 높은 활성화 횟수로 인하여 해당 워드 라인 또는 인접한 워드 라인들에 접속된 메모리 셀의 데이터가 손상되는 현상을 말한다. 이와 같은 로우 해머링 현상을 방지하기 위하여 소정 횟수 이상 활성화되는 워드 라인(이하, '타겟 워드 라인'이라고 한다) 및 인접한 워드 라인들에 대하여 타겟 리프레쉬 동작을 수행하고 있다.
본 발명의 실시예가 해결하고자 하는 기술적 과제는 액티브 어드레스를 샘플링하여 다수의 래치들에 저장하고, 중복으로 입력되는 액티브 어드레스의 개수에 따라 래치 어드레스들로부터 타겟 리프레쉬 동작을 위한 타겟 어드레스를 선택할 수 있는 반도체 메모리 장치를 제공하는 데 있다.
본 발명의 일 실시예에 따르면, 반도체 메모리 장치는, 액티브 커맨드와 함께 입력되는 액티브 어드레스를 입력 어드레스로 제공하는 입력 제어 회로; 입력 제어 신호들에 따라 상기 입력 어드레스를 순차적으로 저장하고, 출력 제어 신호들에 따라 래치 어드레스들을 타겟 어드레스로 출력하는 다수의 래치들; 상기 다수의 래치들에 각각 대응되며, 상기 액티브 어드레스와 대응되는 래치에 저장된 래치 어드레스가 일치하는 경우 해당 카운팅값을 증가하는 다수의 카운터들; 및 상기 카운팅값들을 토대로 상기 카운터들 및 래치들을 다수의 그룹들로 구분하고, 리프레쉬 커맨드에 응답하여 상기 다수의 그룹들 중 하나의 그룹에 포함되는 카운터들을 초기화시키기 위한 리셋 신호들을 생성하는 리프레쉬 컨트롤러를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 반도체 메모리 장치는, 입력 제어 신호들에 따라 입력 어드레스를 래치 어드레스들로 저장하고, 출력 제어 신호들에 따라 상기 래치 어드레스들을 타겟 어드레스로 출력하는 다수의 래치들; 액티브 어드레스와 상기 래치 어드레스들을 비교하여 다수의 매치 신호들을 생성하는 다수의 어드레스 비교기들; 상기 매치 신호들에 따라 다수의 카운팅 신호들을 생성하며, 다수의 리셋 신호들에 따라 초기화되는 다수의 카운터들; 상기 카운팅 신호들을 토대로, 제 1 내지 제 3 그룹을 각각 나타내는 제 1 내지 제 3 비트들로 구성된 다수의 그룹 신호들 및 제 1 내지 제 3 그룹 인에이블 신호를 생성하는 그룹 디코더; 상기 매치 신호들과 상기 카운터들의 상태를 나타내는 널 신호들에 따라 상기 입력 제어 신호들을 생성하는 래치 입력 제어 회로; 리프레쉬 커맨드 및 상기 제 1 내지 제 3 그룹 인에이블 신호에 따라, 상기 그룹 신호들의 상기 제 1 및 제 2 비트들에 대응되는 상기 출력 제어 신호들을 생성하는 래치 출력 제어 회로; 및 상기 리프레쉬 커맨드에 따라, 상기 그룹 신호들의 상기 제 3 비트들에 대응되는 상기 리셋 신호들을 생성하는 리셋 제어 회로를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 반도체 메모리 장치의 동작 방법은, 액티브 커맨드가 입력되면, 다수의 카운터들이, 다수의 래치들에 저장된 래치 어드레스들과 액티브 어드레스를 비교하여 생성된 다수의 매치 신호들을 카운팅하여 다수의 카운팅 신호들을 생성하는 단계; 상기 카운팅 신호들을 토대로 상기 카운터들 및 상기 래치들을 제 1 및 제 2 그룹으로 구분하는 단계; 및 리프레쉬 커맨드가 입력되면, 상기 제 1 그룹에 포함되는 래치들의 래치 어드레스들 중 하나를 타겟 어드레스로 출력하고, 상기 제 2 그룹에 포함되는 카운터들을 초기화시키는 단계를 포함할 수 있다.
제안된 실시예에 따른 반도체 메모리 장치에서는, 액티브 어드레스를 샘플링하여 다수의 래치들에 저장된 어드레스들로부터 타겟 어드레스를 선택할 때, 액티브 어드레스가 중복으로 입력되는 횟수(이하, “중복 입력 횟수”라 한다)를 카운팅한 카운팅값을 기준으로 카운터들 및 이에 대응되는 래치들을 적어도 두 개의 그룹으로 구분하고, 카운팅값이 큰 그룹에 속하는 래치들로부터 타겟 어드레스를 선택하고, 카운팅값이 적은 그룹에 속하는 카운터들만 초기화시킴으로써 불필요한 어드레스 비교 동작을 방지할 수 있어 리프레쉬 효율을 향상시킬 수 있는 효과가 있다.
또한, 제안된 실시예에 따른 반도체 메모리 장치에서는, 하나의 타겟 리프레쉬 주기 동안 래치들에 저장되지 못한 액티브 어드레스를 별도의 쉐도우 래치를 이용하여 샘플링함으로써 어드레스 샘플링의 정확도를 최대화할 수 있다는 효과가 있다.
또한, 제안된 실시예에 따른 반도체 메모리 장치에서는, 하나의 액티브 커맨드를 쉬프팅하여 생성된 다수의 액티브 신호들을 이용하여 어드레스 비교 동작을 순차적으로 수행함으로써 어드레스 비교 회로가 차지하는 면적을 줄일 수 있다는 효과가 있다.
도 1 은 본 발명의 실시예에 따른 메모리 시스템의 블록도 이다.
도 2 는 도 1 의 반도체 메모리 장치의 상세 구성도 이다.
도 3 은 도 2 의 제어 신호 생성 회로의 상세 회로도 이다.
도 4 는 도 3 의 제어 신호 생성 회로의 동작 파형도 이다.
도 5 는 도 2 의 입력 제어 회로의 상세 구성도 이다.
도 6 은 도 2 의 래치 회로의 상세 구성도 이다.
도 7 은 도 2 의 비교 회로의 상세 구성도 이다.
도 8 은 도 2 의 카운팅 회로의 상세 구성도 이다.
도 9 는 도 2 의 리프레쉬 컨트롤러의 상세 구성도 이다.
도 10 은 도 9 의 그룹 디코더의 동작을 설명하기 위한 순서도 이다.
도 11 은 도 9 의 래치 입력 제어 회로의 상세 회로도 이다.
도 12 및 도 13 은 본 발명의 실시예에 따른 메모리 장치의 동작을 설명하기 위한 순서도 이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
그리고 명세서 전체에서, 어떤 부분이 다른 부분과 "접속"되어 있다고 할 때 이는 "직접적으로 접속"되어 있는 경우뿐만 아니라 그 중간에 다른 회로를 사이에 두고 "전기적으로 접속"되어 있는 경우도 포함한다. 또한, 어떤 부분이 어떤 구성요소를 "포함" 또는 "구비"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함하거나 구비할 수 있는 것을 의미한다. 또한, 명세서 전체의 기재에 있어서 일부 구성요소들을 단수형으로 기재하였다고 해서, 본 발명이 그에 국한되는 것은 아니며, 해당 구성요소가 복수 개로 이루어질 수 있음을 알 것이다.
타겟 리프레쉬 동작 시 리프레쉬될 타겟 워드 라인을 선택하기 위해서는, 메모리 장치가 액티브 커맨드와 함께 입력되는 액티브 어드레스의 입력 횟수를 카운팅할 필요가 있다. 이 때, 중복되는 액티브 어드레스의 개수(또는 타입)가 적은 경우, 단위 시간 당 타겟 워드 라인의 활성화 횟수가 높아져 로 해머 리스크(row hammer risk)가 증가하게 된다. 이러한 경우에는 소수의 액티브 어드레스를 모두 카운팅하는 것이 효율적이다. 반면, 중복되는 액티브 어드레스의 개수(또는 타입)가 많은 경우, 단위 시간 당 타겟 워드 라인의 활성화 횟수가 적어 로 해머 리스크(row hammer risk)가 감소하지만, 카운팅 회로 및 래치 회로가 차지하는 면적 증가로 인해 메모리 장치의 부담이 증가하게 된다. 이하, 제안 발명에서는, 중복되는 액티브 어드레스의 개수(또는 타입)가 적은 경우에는 액티브 어드레스를 모두 카운팅하고, 중복되는 액티브 어드레스의 개수(또는 타입)가 많은 경우에는 래치 회로에 대응되는 카운팅 회로를 타겟 리프레쉬 주기별로 초기화시킴으로써 카운팅 회로 및 래치 회로를 효율적으로 관리하는 방법을 설명하기로 한다.
도 1 은 본 발명의 실시예에 따른 메모리 시스템(10)의 블록도 이다.
도 1 을 참조하면, 메모리 시스템(10)은, 반도체 메모리 장치(100) 및 메모리 컨트롤러(200)를 포함할 수 있다.
메모리 컨트롤러(200)는, 메모리 시스템(10)의 동작을 전반적으로 제어하며, 호스트(미도시)와 반도체 메모리 장치(100) 사이의 전반적인 데이터 교환을 제어할 수 있다. 메모리 컨트롤러(200)는, 호스트로부터의 요청(REQ)에 따라 커맨드/어드레스 신호(C/A)를 생성하여 반도체 메모리 장치(100)로 제공할 수 있다. 메모리 컨트롤러(200)는, 커맨드/어드레스 신호(C/A)와 함께 클럭(CK)를 반도체 메모리 장치(100)로 제공할 수 있다. 메모리 컨트롤러(200)는, 호스트로부터 제공되는 요청(REQ)에 대응되는 데이터(DQ)를 데이터 스트로브 신호(DQS)와 함께 반도체 메모리 장치(100)로 제공할 수 있다. 메모리 컨트롤러(200)는, 반도체 메모리 장치(100)로부터 독출된 데이터(DQ)를 데이터 스트로브 신호(DQS)와 함께 입력받아 호스트에 제공할 수 있다.
반도체 메모리 장치(100)는, 메모리 컨트롤러(200)로부터 제공되는 클럭(CK), 커맨드/어드레스 신호(C/A), 데이터 스트로브 신호(DQS) 및/또는 데이터(DQ)에 따라 리프레쉬 동작, 라이트 동작 및 리드 동작을 수행할 수 있다. 리프레쉬 동작은, 반도체 메모리 장치(100)가 다수의 워드 라인을 순차적으로 리프레쉬하는 노멀 리프레쉬 동작, 및 액티브 횟수가 많거나 액티브 빈도가 높은 워드 라인에 인접한 하나 이상의 인접 워드 라인을 리프레쉬하는 타겟 리프레쉬 동작을 포함할 수 있다.
반도체 메모리 장치(100)는, 커맨드/어드레스 신호(C/A)를 버퍼링하여 내부 커맨드(미도시, 도 2 의 ICMD) 및 내부 어드레스(미도시, 도 2 의 IADD)를 생성하고, 내부 커맨드(ICMD)를 디코딩하여 로우 제어 동작과 관련된 액티브 커맨드(미도시, 도 2 의 ACT), 프리차지 커맨드(미도시, 도 2 의 PCG), 노멀 리프레쉬 커맨드(미도시, 도 2 의 REF) 및 타겟 리프레쉬 커맨드(미도시, 도 2 의 TREF)를 생성할 수 있다. 반도체 메모리 장치(100)는, 노멀 리프레쉬 커맨드(REF)에 따라 노멀 리프레쉬 동작을 수행하고, 타겟 리프레쉬 커맨드(TREF)에 따라 타겟 리프레쉬 동작을 수행할 수 있다. 한편, 반도체 메모리 장치(100)는, 내부 커맨드(ICMD)를 디코딩하여 데이터 입출력 동작과 관련된 커맨드들(예를 들어, 리드 커맨드 혹은 라이트 커맨드)을 추가로 생성할 수 있다.
보다 상세하게, 반도체 메모리 장치(100)는, 메모리 셀 어레이(110) 및 리프레쉬 제어 회로(130)를 포함할 수 있다. 메모리 셀 어레이(110)에는, 다수의 워드 라인들(미도시) 및 다수의 비트 라인들(미도시)과 연결된 다수의 메모리 셀들(미도시)이 어레이 형태로 배치될 수 있다. 리프레쉬 제어 회로(130)는, 다수의 워드 라인들 중 리프레쉬될 워드 라인을 선택하기 위한 타겟 어드레스(TADD)를 제공할 수 있다. 리프레쉬 제어 회로(130)는, 액티브 커맨드(ACT)에 따라 액티브 어드레스(ACT_ADD)를 샘플링하여 타겟 어드레스(TADD)를 출력할 수 있다.
도 2 는 도 1 의 반도체 메모리 장치(100)의 상세 구성도 이다.
도 2 를 참조하면, 반도체 메모리 장치(100)는, 메모리 셀 어레이(110), 로우 제어 회로(112), 클럭 버퍼(121), 커맨드/어드레스(CA) 버퍼(122), 커맨드 디코더(123), 제어 신호 생성 회로(124), 어드레스 래치(125) 및 리프레쉬 제어 회로(130)를 포함할 수 있다.
메모리 셀 어레이(110)는, 워드 라인들(WL)과 비트 라인들(미도시)에 연결되는 메모리 셀들(MC)을 포함할 수 있다. 메모리 셀 어레이(110)는, 다수의 뱅크들(미도시)을 포함할 수 있다. 뱅크들의 개수 또는 메모리 셀들(MC)의 개수는 반도체 메모리 장치(100)의 용량에 따라 결정될 수 있다.
클럭 버퍼(121)는, 메모리 컨트롤러(200)로부터 클럭(CK)을 수신할 수 있다. 클럭 버퍼(121)는, 클럭(CK)을 버퍼링하여 내부 클럭(CLK)을 생성할 수 있다. 실시예에 따라, 메모리 컨트롤러(200)는, 차동 방식으로 시스템 클럭들(CK_t, CK_c)을 반도체 메모리 장치(100)로 전송할 수 있고, 반도체 메모리 장치(100)는 차동 클럭들(CK_t, CK_c)을 각각 수신하는 클럭 버퍼들을 포함할 수 있다.
CA 버퍼(122)는, 클럭(CK)에 기초하여 메모리 컨트롤러(200)로부터 커맨드/어드레스 신호(C/A)를 수신할 수 있다. CA 버퍼(122)는, 클럭(CK)을 이용하여 커맨드/어드레스 신호(C/A)를 샘플링하여 내부 커맨드(ICMD) 및 내부 어드레스(IADD)를 출력할 수 있다. 결과적으로, 반도체 메모리 장치(100)는 클럭(CK)에 동기될 수 있다.
커맨드 디코더(123)는, CA 버퍼(122)로부터 출력되는 내부 커맨드(ICMD)를 디코딩하여 액티브 커맨드(ACT), 프리차지 커맨드(PCG), 노멀 리프레쉬 커맨드(REF), 타겟 리프레쉬 커맨드(TREF) 및 샘플링 인에이블 신호(RH_EN)를 생성할 수 있다. 도면에 도시되지 않았지만, 커맨드 디코더(123)는, 내부 커맨드(ICMD)를 디코딩하여 리드 커맨드(RD), 라이트 커맨드(WT), 모드 레지스터 커맨드(MRS) 등을 추가로 생성할 수 있다. 참고로, 타겟 리프레쉬 커맨드(TREF)는, 노멀 리프레쉬 커맨드(REF)의 입력 횟수가 소정 횟수에 도달할 때마다 생성될 수 있다. 예를 들어, 4096 개의 노멀 리프레쉬 커맨드(REF)가 발행된 후 타겟 리프레쉬 커맨드(TREF)가 생성될 수 있다.
제어 신호 생성 회로(124)는, 샘플링 인에이블 신호(RH_EN), 내부 클럭(CLK) 및 액티브 커맨드(ACT)에 따라 순차적으로 활성화되는 제 1 내지 제 4 액티브 신호(ACT0~ACT3)를 생성할 수 있다. 즉, 제어 신호 생성 회로(124)는, 하나의 액티브 커맨드(ACT)에 따라 순차적으로 활성화되는 4 개의 액티브 신호들(ACT0~ACT3)을 생성할 수 있다. 제어 신호 생성 회로(124)의 상세 구성 및 동작에 대해서는 도 3 및 도 4 를 참조하여 설명하기로 한다.
어드레스 래치(125)는, 액티브 커맨드(ACT)에 따라 내부 어드레스(IADD)를 액티브 어드레스(ACT_ADD)로 래치할 수 있다.
리프레쉬 제어 회로(130)는, 제 1 내지 제 4 액티브 신호(ACT0~ACT3)에 따라 액티브 어드레스(ACT_ADD)를 샘플링하여 다수의 래치 어드레스들(LADD#, 예를 들어, 1 ≤ # ≤ 16)로 순차적으로 저장하고, 타겟 리프레쉬 커맨드(TREF)에 따라 래치 어드레스들(LADD#) 중 하나를 선택하여 타겟 어드레스(TADD)로 출력할 수 있다. 특히, 제안 발명의 실시예에 따른 리프레쉬 제어 회로(130)는, 타겟 리프레쉬 커맨드(TREF)가 활성화되면, 액티브 어드레스(ACT_ADD)의 중복 입력 횟수를 카운팅한 카운팅값들에 따라 래치 어드레스들(LADD#) 중 하나를 선택하여 타겟 어드레스(TADD)로 출력하거나 래치 어드레스들(LADD#) 중 일부의 카운팅값들만을 초기화시킬 수 있다.
보다 자세하게, 리프레쉬 제어 회로(130)는, 입력 제어 회로(131), 래치 회로(132), 비교 회로(134), 카운팅 회로(136) 및 리프레쉬 컨트롤러(138)를 포함할 수 있다.
입력 제어 회로(131)는, 액티브 커맨드(ACT)에 따라 액티브 어드레스(ACT_ADD)를 래치 회로(132)에 입력 어드레스(ADD_IN)로 제공할 수 있다.
래치 회로(132)는, 다수의 래치들(미도시, 도 6 의 LAT1~LAT16)을 포함할 수 있다. 다수의 래치들(LAT1~LAT16)은, 입력 제어 신호(LAT_IE#)에 따라 입력 어드레스(ADD_IN)를 순차적으로 저장하고, 출력 제어 신호(LAT_OE#)에 따라 래치 어드레스들(LADD#)을 타겟 어드레스(TADD)로 출력할 수 있다. 특히, 다수의 래치들(LAT1~LAT16)은 각각 제 1 내지 제 4 액티브 신호(ACT0~ACT3) 중 하나의 신호를 입력받으며, 입력받은 액티브 신호가 활성화되면 래치 어드레스들(LADD#)을 비교 회로(134)로 제공할 수 있다. 래치 회로(132)의 상세 구성에 대해서는 도 6 에서 설명하기로 한다.
비교 회로(134)는, 액티브 어드레스(ACT_ADD)와 다수의 래치 어드레스들(LADD#)를 각각 비교하여 다수의 매치 신호들(HIT#)을 생성할 수 있다. 비교 회로(134)는, 액티브 어드레스(ACT_ADD)가 특정 래치 어드레스(LADD#)와 일치하는 경우, 대응하는 매치 신호(HIT#)를 활성화시킬 수 있다. 비교 회로(134)의 상세 구성에 대해서는 도 7 에서 설명하기로 한다.
카운팅 회로(136)는, 다수의 래치들(LAT1~LAT16)에 대응하는 다수의 카운터들(미도시, 도 8 의 C1~C16)을 포함할 수 있다. 다수의 카운터들(C1~C16)은, 다수의 매치 신호들(HIT#)을 입력받아 다수의 카운팅 신호들(CNT#)을 생성할 수 있다. 다수의 카운터들(C1~C16)은 각각 액티브 어드레스(ACT_ADD)가 대응되는 래치에 저장된 래치 어드레스(ADD#)와 일치하여 대응되는 매치 신호가 활성화되는 경우 해당 카운팅값을 증가시킬 수 있다. 특히, 다수의 카운터들(C1~C16)은 각각 제 1 내지 제 4 액티브 신호(ACT0~ACT3) 중 하나의 신호에 대응되며, 대응되는 액티브 신호가 활성화되면 대응되는 매치 신호(HIT#)에 따라 해당 카운팅값을 증가시킬 수 있다. 다수의 카운터들(C1~C16)은, 카운팅값들에 대응되는 다수의 카운팅 신호들(CNT#)을 출력할 수 있다. 다수의 카운터들(C1~C16)은, 다수의 리셋 신호들(RST#) 중 대응하는 리셋 신호에 따라 초기화될 수 있다. 또한, 다수의 카운터들(C1~C16)은, 자신의 카운팅값이 제로인 경우, 현재 널(NULL) 상태임을 알리는 다수의 널 신호들(NULL#)을 로직 하이 레벨로 출력할 수 있다. 카운팅 회로(136)의 상세 구성에 대해서는 도 8 에서 설명하기로 한다.
한편, 입력 제어 회로(131)는, 다수의 매치 신호들(HIT#) 및 다수의 널 신호들(NULL#)을 토대로 액티브 어드레스(ACT_ADD)가 모든 래치 어드레스들(LADD#)과 불일치하고 모든 래치들(LAT1~LAT16)이 풀-상태라고 판단되는 경우, 액티브 어드레스(ACT_ADD)를 쉐도우 어드레스(미도시, 도 5 의 SDW_ADD)로 랜덤 샘플링할 수 있다. 입력 제어 회로(131)는, 타겟 리프레쉬 커맨드(TREF)에 응답하여 쉐도우 어드레스(SDW_ADD)를 입력 어드레스(ADD_IN)로 제공할 수 있다. 이에 따라, 타겟 리프레쉬 커맨드(TREF)에 응답하여 쉐도우 어드레스(SDW_ADD)가 래치에 저장될 수 있다. 입력 제어 회로(131)의 상세 구성에 대해서는 도 5 에서 설명하기로 한다.
리프레쉬 컨트롤러(138)는, 다수의 카운팅 신호들(CNT#)을 토대로 다수의 카운터들(C1~C16) 및 다수의 래치들(LAT1~LAT16)을 다수의 그룹들로 구분할 수 있다. 예를 들어, 리프레쉬 컨트롤러(138)는, 카운팅값이 임계값 이상인 카운터는 제 1 그룹으로 구분하고, 카운팅값이 임계값 미만인 카운터는 제 2 그룹으로 구분할 수 있다. 또는, 리프레쉬 컨트롤러(138)는, 카운팅값이 제 1 임계값 이상인 카운터는 제 1 그룹으로 구분하고, 카운팅값이 제 2 임계값 이상이고 제 1 임계값 미만인 카운터는 제 2 그룹으로 구분하고, 카운팅값이 제 2 임계값 미만인 카운터는 제 3 그룹으로 구분할 수 있다.
리프레쉬 컨트롤러(138)는, 타겟 리프레쉬 커맨드(TREF)에 응답하여, 다수의 그룹들 중 하나의 그룹에 포함되는 카운터들만을 초기화시키기 위한 리셋 신호들(RST#)을 생성할 수 있다. 이 때, 하나의 그룹은 카운팅값이 임계값 미만인 그룹일 수 있다. 이에 따라, 카운팅값이 임계값 미만인 그룹 내에 속하는 카운터들은 타겟 리프레쉬 주기마다 초기화될 수 있다.
또한, 리프레쉬 컨트롤러(138)는, 타겟 리프레쉬 커맨드(TREF)에 응답하여, 다수의 그룹들 중 나머지 그룹들에 포함되는 래치들(LAT1~LAT16)의 래치 어드레스들(LADD#) 중 하나가 타겟 어드레스(TADD)로 출력되도록 출력 제어 신호(LAT_OE#)를 생성할 수 있다. 이 때, 나머지 그룹들은 카운팅값이 임계값 이상인 그룹일 수 있다. 이에 따라, 카운팅값이 큰 그룹에 속하는 래치들의 래치 어드레스들(LADD#) 중 하나가 타겟 어드레스로 출력될 수 있다. 리프레쉬 컨트롤러(138)는, 나머지 그룹들(즉, 카운팅값이 임계값 이상인 그룹)에 포함되는 래치들(LAT1~LAT16)이 존재하지 않는 경우, 특정 래치(예를 들어, 제 1 래치(LAT1))의 래치 어드레스(LADD#)가 타겟 어드레스(TADD)로 출력되도록 출력 제어 신호(LAT_OE#)를 생성할 수 있다. 또한, 리프레쉬 컨트롤러(138)는, 래치 어드레스(LADD#)가 타겟 어드레스(TADD)로 출력된 래치에 대응되는 카운터를 초기화시키기 위한 리셋 신호를 생성할 수 있다.
또한, 리프레쉬 컨트롤러(138)는, 제 1 내지 제 4 액티브 신호(ACT0~ACT3) 중 어느 하나 또는 타겟 리프레쉬 커맨드(TREF)가 활성화되면, 다수의 매치 신호들(HIT#) 및 다수의 널 신호들(NULL#)에 따라 선택된 다수의 래치들(LAT1~LAT16) 중 하나에 입력 어드레스(ADD_IN)가 저장되도록 입력 제어 신호(LAT_IE#)를 생성할 수 있다. 이 때, 리프레쉬 컨트롤러(138)는, 다수의 매치 신호들(HIT#)를 토대로 액티브 어드레스(ACT_ADD)가 모든 래치 어드레스들(LADD#)과 불일치하는 경우를 판단하고, 다수의 널 신호들(NULL#)에 따라 선택된 다수의 래치들(LAT1~LAT16) 중 하나에 입력 어드레스(ADD_IN)가 저장되도록 입력 제어 신호(LAT_IE#)를 생성할 수 있다. 리프레쉬 컨트롤러(138)의 상세 구성에 대해서는 도 9 내지 도 11 에서 설명하기로 한다.
로우 제어 회로(112)는, 액티브 커맨드(ACT)가 활성화되면 내부 어드레스(IADD)에 대응하는 워드 라인(WL)을 액티브하고, 프리차지 커맨드(PCG)가 활성화되면 액티브된 워드 라인(WL)을 프리차지할 수 있다. 한편, 노멀 리프레쉬 동작 시 리프레쉬될 워드 라인을 선택하기 위해, 노멀 리프레쉬 커맨드(REF)에 따라 순차적으로 증가하는 카운팅 어드레스를 생성하기 위한 리프레쉬 카운터(미도시)가 추가로 구비될 수 있다. 로우 제어 회로(112)는, 노멀 리프레쉬 커맨드(REF)에 따라 카운팅 어드레스에 대응되는 다수의 워드 라인(WL)을 순차적으로 리프레쉬하는 노멀 리프레쉬 동작을 수행할 수 있다. 로우 제어 회로(112)는, 타겟 리프레쉬 커맨드(TREF)에 따라 타겟 어드레스(TADD)에 대응하는 워드 라인(WL)의 하나 이상의 인접한 워드 라인들을 리프레쉬하는 타겟 리프레쉬 동작을 수행할 수 있다.
상기의 구성으로, 반도체 메모리 장치(100)는, 액티브 어드레스(ACT_ADD)를 샘플링하여 다수의 래치들(LAT1~LAT16)의 래치 어드레스들(LADD#)로부터 타겟 어드레스(TADD)를 선택할 때, 액티브 어드레스(ACT_ADD)의 중복 입력 횟수를 카운팅한 카운팅값을 기준으로 카운터들(C1~C16) 및 래치들(LAT1~LAT16)을 적어도 두 개의 그룹으로 구분할 수 있다. 또한, 반도체 메모리 장치(100)는, 카운팅값이 큰 그룹에 속하는 래치들의 래치 어드레스들(LADD#) 중 하나를 타겟 어드레스로 출력하고, 카운팅값이 적은 그룹에 속하는 카운터들은 타겟 리프레쉬 주기마다 초기화함으로써 불필요한 어드레스 비교 동작을 방지할 수 있어 리프레쉬 효율을 향상시킬 수 있다.
이하, 도 3 내지 도 11 을 참조하여 각 구성의 상세 구성을 설명하기로 한다. 이하에서는, 래치 회로(132)에 제 1 내지 제 16 래치(LAT1~LAT16)가 배치되고, 그에 대응되는 카운팅 회로(136)에 제 1 내지 제 16 카운터(C1~C16)가 배치되는 경우를 예로 들어 설명한다.
도 3 은 도 2 의 제어 신호 생성 회로(124)의 상세 회로도 이다. 도 4 는 도 3 의 제어 신호 생성 회로(124)의 동작 파형도 이다.
도 3 을 참조하면, 제어 신호 생성 회로(124)는, 클럭 생성부(210) 및 신호 생성부(230)를 포함할 수 있다.
클럭 생성부(210)는, 샘플링 인에이블 신호(RH_EN) 및 액티브 커맨드(ACT)가 활성화되면 내부 클럭(CLK)을 토대로 타겟 클럭(RHCLK)을 생성할 수 있다. 클럭 생성부(210)는, 제 5 액티브 신호(ACT4)의 지연 신호(ACT4D)에 따라 타겟 클럭(RHCLK)을 로직 로우 레벨로 비활성화시킬 수 있다.
보다 자세하게, 클럭 생성부(210)는, 셋 신호 생성기(212), 딜레이(D), SR 래치(214) 및 클럭 생성기(216)를 포함할 수 있다.
셋 신호 생성기(212)는, 샘플링 인에이블 신호(RH_EN) 및 액티브 커맨드(ACT)가 모두 활성화되면 셋 신호(S)를 생성할 수 있다. 바람직하게, 셋 신호 생성기(212)는, 로직 앤드 게이트로 구현될 수 있다. 딜레이(D)는, 제 5 액티브 신호(ACT4)를 지연시켜 지연 신호(ACT4D)를 생성할 수 있다. SR 래치(214)는, 셋 신호(S)에 따라 활성화되고, 지연 신호(ACT4D)에 따라 비활성화되는 클럭 인에이블 신호(RHCLK_EN)를 생성할 수 있다. 클럭 생성기(216)는, 클럭 인에이블 신호(RHCLK_EN)가 활성화되면 내부 클럭(CLK)을 타겟 클럭(RHCLK)으로 출력할 수 있다. 바람직하게, 클럭 생성기(216)는, 로직 앤드 게이트로 구현될 수 있다.
신호 생성부(230)는, 타겟 클럭(RHCLK)에 따라 액티브 커맨드(ACT)를 순차적으로 쉬프팅하여 제 1 내지 제 5 액티브 신호(ACT0~ACT4)를 생성할 수 있다. 예를 들어, 신호 생성부(230)는, 직렬 연결되며, 타겟 클럭(RHCLK)에 동기되어 액티브 커맨드(ACT)를 쉬프팅하여 제 2 내지 제 5 액티브 신호(ACT1~ACT4)를 출력하는 제 1 내지 제 4 플립플롭(232~238)을 포함할 수 있다. 액티브 커맨드(ACT)는 제 1 액티브 신호(ACT0)로 제공될 수 있다.
도 4 를 참조하면, 상기의 구성으로, 클럭 생성기(210)는, 샘플링 인에이블 신호(RH_EN) 및 액티브 커맨드(ACT)가 활성화되면 내부 클럭(CLK)을 타겟 클럭(RHCLK)으로 출력한다. 신호 생성부(230)는, 타겟 클럭(RHCLK)이 토글링함에 따라 액티브 커맨드(ACT)를 순차적으로 쉬프팅하여 제 1 내지 제 5 액티브 신호(ACT0~ACT4)를 생성한다. 클럭 생성기(210)는, 제 5 액티브 신호(ACT4)의 지연 신호(ACT4D)에 따라 타겟 클럭(RHCLK)을 로직 로우 레벨로 비활성화시킬 수 있다. 즉, 제어 신호 생성 회로(124)는, 하나의 액티브 커맨드(ACT)가 입력되면, 순차적으로 활성화되는 제 1 내지 제 4 액티브 신호(ACT0~ACT3)를 출력할 수 있다.
이하, 각 도면에서, 지연 신호들(ACT0D~ACT3D)은 제 1 내지 제 4 액티브 신호(ACT0~ACT3)가 일정 시간 지연된 신호로 정의될 수 있다.
도 5 는 도 2 의 입력 제어 회로(131)의 상세 구성도 이다.
도 5 를 참조하면, 입력 제어 회로(131)는, 인에이블 신호 생성부(310), 쉐도우 래치(320), 선택 신호 생성부(330) 및 어드레스 출력부(340)를 포함할 수 있다.
인에이블 신호 생성부(310)는, 제 1 내지 제 16 매치 신호(HIT1~HIT16) 및 제 1 내지 제 16 널 신호(NULL1~NULL16)를 토대로, 액티브 어드레스(ACT_ADD)가 모든 래치 어드레스들(LADD1~LADD16)과 불일치하고, 모든 래치들(LAT1~LAT16)이 풀-상태인지를 판단할 수 있다. 예를 들어, 인에이블 신호 생성부(310)는, 제 1 내지 제 16 매치 신호(HIT1~HIT16)가 모두 로직 로우 레벨로 비활성화되고, 제 1 내지 제 16 널 신호(NULL1~NULL16)가 모두 로직 로우 레벨로 비활성화된 경우, 액티브 어드레스(ACT_ADD)가 모든 래치 어드레스들(LADD1~LADD16)과 불일치하고, 모든 래치들(LAT1~LAT16)이 풀-상태라고 판단할 수 있다. 이 경우, 인에이블 신호 생성부(310)는, 제 4 액티브 신호(ACT3) 및 오실레이팅 신호(SP_OSC)에 따라 래치 인에이블 신호(SL_EN)를 생성할 수 있다.
보다 자세하게, 인에이블 신호 생성부(310)는, 판단부(312), 오실레이터(314), 제 1 조합부(316) 및 제 2 조합부(318)를 포함할 수 있다.
판단부(312)는, 제 1 내지 제 16 매치 신호(HIT1~HIT16) 및 제 1 내지 제 16 널 신호(NULL1~NULL16)를 토대로 불일치 신호(NO_MATCH)를 생성할 수 있다. 판단부(312)는, 제 1 내지 제 16 매치 신호(HIT1~HIT16) 및 제 1 내지 제 16 널 신호(NULL1~NULL16)가 모두 로직 로우 레벨일 경우, 로직 하이 레벨로 활성화되는 불일치 신호(NO_MATCH)를 생성할 수 있다. 바람직하게, 판단부(312)는, 제 1 내지 제 16 매치 신호(HIT1~HIT16) 및 제 1 내지 제 16 널 신호(NULL1~NULL16)를 로직 노아 연산하는 노아 게이트로 구현될 수 있다. 오실레이터(314)는, 일정 주기로 활성화되는 오실레이팅 신호(SP_OSC)를 생성할 수 있다. 제 1 조합부(316)는, 제 4 액티브 신호(ACT3)의 지연 신호(ACT3D) 및 오실레이팅 신호(SP_OSC)가 모두 활성화되면 제 1 조합 신호(ACT3D_OSC)를 활성화시켜 출력할 수 있다. 제 2 조합부(318)는, 불일치 신호(NO_MATCH)가 활성화된 경우, 제 1 조합 신호(ACT3D_OSC)에 따라 래치 인에이블 신호(SL_EN)를 생성할 수 있다. 바람직하게, 제 1 조합부(316) 및 제 2 조합부(318)는, 로직 앤드 게이트로 구현될 수 있다.
쉐도우 래치(320)는, 래치 인에이블 신호(SL_EN)에 따라 액티브 어드레스(ACT_ADD)를 쉐도우 어드레스(SDW_ADD)로 저장할 수 있다. 실시예에 따라, 쉐도우 래치(320)는, 다수의 래치들로 구성되어 다수의 쉐도우 어드레스들(SDW_ADD)을 순차적으로 저장할 수 있다.
선택 신호 생성부(330)는, 타겟 리프레쉬 커맨드(TREF)에 따라 활성화되고, 제 1 액티브 신호(ACT0), 즉, 액티브 커맨드(ACT)에 따라 비활성화되는 선택 신호(SR_LOCK)를 생성할 수 있다. 바람직하게, 선택 신호 생성부(330)는 SR 래치로 구현될 수 있다.
어드레스 출력부(340)는, 선택 신호(SR_LOCK)에 따라 액티브 어드레스(ACT_ADD) 및 쉐도우 어드레스(SDW_ADD) 중 하나를 선택하여 입력 어드레스(ADD_IN)를 출력할 수 있다.
상기의 구성으로, 입력 제어 회로(131)는, 액티브 커맨드(ACT))가 입력되면, 액티브 어드레스(ACT_ADD)를 입력 어드레스(ADD_IN)로 래치 회로(132)에 제공할 수 있다. 이 때, 입력 제어 회로(131)는, 액티브 어드레스(ACT_ADD)가 모든 래치 어드레스들(LADD1~LADD16)과 불일치하고, 모든 래치들(LAT1~LAT16)이 풀-상태인 경우, 액티브 어드레스(ACT_ADD)를 쉐도우 어드레스(SDW_ADD)로 랜덤 샘플링할 수 있다. 입력 제어 회로(131)는, 타겟 리프레쉬 커맨드(TREF)가 활성화되면, 쉐도우 어드레스(SDW_ADD)를 입력 어드레스(ADD_IN)로 래치 회로(132)에 제공할 수 있다. 즉, 제안된 실시예에 따른 반도체 메모리 장치(100)는, 하나의 타겟 리프레쉬 주기 동안 래치들에 저장되지 못한 액티브 어드레스(ACT_ADD)를 별도의 쉐도우 래치(318)를 이용하여 샘플링함으로써 어드레스 샘플링의 정확도를 최대화할 수 있다.
도 6 은 도 2 의 래치 회로(132)의 상세 구성도 이다.
도 6 을 참조하며, 래치 회로(132)는 제 1 내지 제 16 래치(LAT1~LAT16)를 포함할 수 있다. 제 1 내지 제 16 래치(LAT1~LAT16)는 각각 제 1 내지 제 16 입력 제어 신호(LAT_IE1~LAT_IE6) 중 대응하는 신호에 따라 입력 어드레스(ADD_IN)를 순차적으로 저장할 수 있다.
한편, 제 1 내지 제 16 래치(LAT1~LAT16) 중 제 1 래치(LAT1), 제 5 래치(LAT5), 제 9 래치(LAT9) 및 제 13 래치(LAT13)는 제 1 액티브 신호(ACT0)를 입력받고, 제 2 래치(LAT2), 제 6 래치(LAT6), 제 10 래치(LAT10) 및 제 14 래치(LAT14)는 제 2 액티브 신호(ACT1)를 입력받고, 제 3 래치(LAT3), 제 7 래치(LAT7), 제 11 래치(LAT11) 및 제 15 래치(LAT15)는 제 3 액티브 신호(ACT2)를 입력받고, 제 4 래치(LAT4), 제 8 래치(LAT8), 제 12 래치(LAT12) 및 제 16 래치(LAT16)는 제 4 액티브 신호(ACT3)를 입력받을 수 있다. 즉, 제 1 내지 제 16 래치(LAT1~LAT16)는 4개 단위로 동일한 액티브 신호를 입력받을 수 있다.
이에 따라, 제 1 내지 제 16 래치(LAT1~LAT16)는 각각 제 1 내지 제 16 출력 제어 신호(LAT_OE1~LAT_OE6) 중 대응하는 신호에 따라 제 1 내지 제 16 래치 어드레스(LADD1~LADD16) 중 하나를 타겟 어드레스(TADD)로 출력하고, 제 1 내지 제 4 액티브 신호(ACT0~ACT3) 중 대응하는 신호에 따라 제 1 내지 제 16 래치 어드레스(LADD1~LADD16)를 비교 회로(134)로 제공할 수 있다. 이 때, 제 1 내지 제 4 액티브 신호(ACT0~ACT3)가 순차적으로 활성화되는 신호이므로, 제 1 내지 제 16 래치 어드레스(LADD1~LADD16)는 4개 단위로 동일 타이밍에 비교 회로(134)로 제공될 수 있다.
도 7 은 도 2 의 비교 회로(134)의 상세 구성도 이다.
도 7 을 참조하면, 비교 회로(134)는 제 1 내지 제 4 어드레스 비교기(CMP1~CMP4)를 포함할 수 있다. 제 1 내지 제 4 어드레스 비교기(CMP1~CMP4)는 각각 제 1 내지 제 16 래치 어드레스(LADD1~LADD16) 중 4개의 어드레스들을 입력받고, 입력받은 래치 어드레스들과 액티브 어드레스(ACT_ADD)를 각각 비교하여 제 1 내지 제 16 매치 신호(HIT1~HIT16)를 생성할 수 있다. 예를 들어, 제 1 어드레스 비교기(CMP1)는, 제 1 내지 제 4 래치 어드레스(LADD1~LADD4)와 액티브 어드레스(ACT_ADD)를 각각 비교하여 제 1 내지 제 4 매치 신호(HIT1~HIT4)를 생성할 수 있다. 이 때, 제 1 내지 제 16 래치 어드레스(LADD1~LADD16)는 4개 단위로 동일 타이밍에 제공되므로, 제 1 내지 제 4 어드레스 비교기(CMP1~CMP4)는 4번의 비교 동작을 독립적으로 수행할 수 있다.
즉, 제안된 실시예에 따른 반도체 메모리 장치(100)는, 순차적으로 활성화되는 제 1 내지 제 4 액티브 신호(ACT0~ACT3)를 이용하여 비교 동작을 순차적으로 수행함으로써 비교 회로가 차지하는 면적을 줄일 수 있다.
도 8 은 도 2 의 카운팅 회로(136)의 상세 구성도 이다.
도 8 을 참조하면, 카운팅 회로(136)는 제 1 내지 제 16 카운터(C1~C16)를 포함할 수 있다.
제 1 내지 제 16 카운터(C1~C16) 중 제 1 카운터(C1), 제 5 카운터(C5), 제 9 카운터(C9) 및 제 13 카운터(C13)는 제 1 액티브 신호(ACT0)의 지연 신호(ACT0D)를 입력받고, 제 2 카운터(C2), 제 6 카운터(C6), 제 10 카운터(C10) 및 제 14 카운터(C14)는 제 2 액티브 신호(ACT1)의 지연 신호(ACT1D)를 입력받고, 제 3 카운터(C3), 제 7 카운터(C7), 제 11 카운터(C11) 및 제 15 카운터(C15)는 제 3 액티브 신호(ACT2)의 지연 신호(ACT2D)를 입력받고, 제 4 카운터(C4), 제 8 카운터(C8), 제 12 카운터(C12) 및 제 16 카운터(C16)는 제 4 액티브 신호(ACT3)의 지연 신호(ACT3D)를 입력받을 수 있다. 즉, 제 1 내지 제 16 카운터(C1~C16)는 4개 단위로 동일한 액티브 신호를 입력받을 수 있다. 참고로, 카운팅 회로(136)는 각 액티브 신호들의 지연 신호들을 입력받음으로써 비교 회로(134)의 비교 동작이 완료된 후 카운팅 동작을 수행할 수 있다.
제 1 내지 제 16 카운터(C1~C16)는 각각 제 1 내지 제 16 매치 신호(HIT1~HIT16) 중 대응하는 신호 및 대응하는 액티브 신호가 모두 활성화되면, 해당 카운팅값을 +1 증가시키고 이에 대응되는 제 1 내지 제 16 카운팅 신호(CNT1<0:7>~CNT16<0:7>)를 출력할 수 있다. 또한, 제 1 내지 제 16 카운터(C1~C16)는 각각 자신의 카운팅값이 제로인 경우, 현재 널(NULL) 상태임을 알리는 제 1 내지 제 16 널 신호(NULL1~NULL16)을 로직 하이 레벨로 활성화시켜 출력할 수 있다. 또한, 제 1 내지 제 16 카운터(C1~C16)는 제 1 내지 제 16 리셋 신호(RST1~RST16)에 따라 초기화될 수 있다. 도 8 에서는, 제 1 내지 제 16 카운터(C1~C16)가 각각 8-비트 카운터로 구현된 경우가 예를 들어 설명되어 있다.
도 9 는 도 2 의 리프레쉬 컨트롤러(138)의 상세 구성도 이다. 도 10 은 도 9 의 그룹 디코더(410)의 동작을 설명하기 위한 순서도 이다. 도 11 은 래치 입력 제어 회로(420)의 상세 회로도 이다. 이하의 실시예에서는, 리프레쉬 컨트롤러(138)가, 카운터들 및 래치들을 제 1 내지 제 3 그룹으로 구분하는 경우를 예로 들어 설명하기로 한다.
도 9 를 참조하면, 리프레쉬 컨트롤러(138)는, 그룹 디코더(410), 래치 입력 제어 회로(420), 래치 출력 제어 회로(430) 및 리셋 제어 회로(440)를 포함할 수 있다.
그룹 디코더(410)는, 제 1 내지 제 16 카운팅 신호(CNT1<0:7>~CNT16<0:7>)을 토대로 제 1 내지 제 16 그룹 신호(CNT_GRP1<1:3>~CNT_GRP16<1:3>) 및 제 1 내지 제 3 그룹 인에이블 신호(GRP_EN1~ GRP_EN3)를 생성할 수 있다. 그룹 디코더(410)는, 제 1 내지 제 16 카운팅 신호(CNT1<0:7>~CNT16<0:7>)가 제 1 임계값(예를 들어, 64) 이상인 경우 대응되는 카운터를 제 1 그룹으로 구분하고, 제 1 내지 제 16 카운팅 신호(CNT1<0:7>~CNT16<0:7>)가 제 2 임계값(예를 들어, 8) 이상이고 제 1 임계값 미만인 경우 대응되는 카운터를 제 2 그룹으로 구분하고, 제 1 내지 제 16 카운팅 신호(CNT1<0:7>~CNT16<0:7>)가 제 2 임계값 미만인 카운터는 제 3 그룹으로 구분할 수 있다.
예를 들어, 도 10 을 참조하면, 그룹 디코더(410)는, 제 1 카운팅 신호(CNT1<0:7>)의 최상위 2-비트(즉, CNT1<6:7>) 중 어느 한 비트가 하이 비트인 경우(S1010의 YES), 제 1 그룹 신호(CNT_GRP1<1:3>)의 최하위 비트(CNT_GRP1<1>)를 하이 비트로 설정하여 제 1 카운터(C1) 및 그에 대응되는 제 1 래치(LAT1)를 제 1 그룹으로 정의할 수 있다(S1020). 그룹 디코더(410)는, 최상위 2-비트(즉, CNT1<6:7>)가 모두 로우 비트인 경우(S1010의 NO), 제 1 카운팅 신호(CNT1<0:7>)의 중간 3-비트(즉, CNT1<3:5>~CNT1<3:5>) 중 어느 한 비트가 하이 비트인 경우(S1040의 YES), 제 1 그룹 신호(CNT_GRP1<1:3>)의 중간 비트(CNT_GRP1<2>)를 하이 비트로 설정하여 제 1 카운터(C1) 및 그에 대응되는 제 1 래치(LAT1)를 제 2 그룹으로 정의할 수 있다(S1050). 또한, 그룹 디코더(410)는, 최상위 2-비트(즉, CNT1<6:7>) 및 중간 3-비트(즉, CNT1<3:5>~CNT1<3:5>)가 모두 로우 비트인 경우(S1040의 NO), 제 1 그룹 신호(CNT_GRP1<1:3>)의 최상위 비트(CNT_GRP1<3>)를 하이 비트로 설정하여 제 1 카운터(C1) 및 그에 대응되는 제 1 래치(LAT1)를 제 3 그룹으로 정의할 수 있다(S1070). 그룹 디코더(410)는, 상기의 동작들(S1010~S1070)을 제 2 내지 제 16 카운팅 신호(CNT2<0:7>~CNT16<0:7>)에 반복 수행하여(S1080, S1090), 카운터들(C1~C16) 및 래치들(LAT1~LAT16)을 제 1 내지 제 3 그룹으로 구분할 수 있다.
다시 도 9 를 참조하면, 그룹 디코더(410)는, 최하위 비트들(CNT_GRP1<1>~ CNT_GRP16<1>) 중 어느 하나라도 하이 비트인 경우, 제 1 그룹 인에이블 신호(GRP_EN1)을 로직 하이 레벨로 활성화시킬 수 있다. 반면, 그룹 디코더(410)는, 제 1 그룹 인에이블 신호(GRP_EN1)가 로직 로우 레벨인 상태에서, 즉, 최하위 비트들(CNT_GRP1<1>~CNT_GRP16<1>)이 모두 로우 비트인 상태에서, 중간 비트들(CNT_GRP1<2>~ CNT_GRP16<2>) 중 어느 하나라도 하이 비트인 경우, 제 2 그룹 인에이블 신호(GRP_EN2)을 로직 하이 레벨로 활성화시킬 수 있다. 또한, 제 1 그룹 인에이블 신호(GRP_EN1) 및 제 2 그룹 인에이블 신호(GRP_EN2)가 모두 로직 로우 레벨로 비활성화된 경우 제 3 그룹 인에이블 신호(GRP_EN3)를 로직 하이 레벨로 활성화시킬 수 있다.
래치 입력 제어 회로(420)는, 제 4 액티브 신호(ACT3) 또는 타겟 리프레쉬 커맨드(TREF)가 활성화되면, 제 1 내지 제 16 매치 신호(HIT1~HIT16) 및 제 1 내지 제 16 널 신호(NULL1~NULL16)에 따라 제 1 내지 제 16 입력 제어 신호(LAT_IE1~ LAT_IE16)를 생성할 수 있다.
예를 들어, 도 11 을 참조하면, 래치 입력 제어 회로(420)는, 순서 제어 회로(422) 및 신호 출력 회로(424)를 포함할 수 있다.
순서 제어 회로(422)는, 제 1 내지 제 16 매치 신호(HIT1~HIT16)에 따라, 제 1 내지 제 16 널 신호(NULL1~NULL16)의 순서를 제어하여 제 1 내지 제 16 시퀀셜-널 신호(CNT_NULL1~ CNT_NULL16) 중 하나를 생성할 수 있다. 예를 들어, 순서 제어 회로(422)는, 제 1 내지 제 16 매치 신호(HIT1~HIT16)가 모두 로직 로우 레벨로 비활성화되면, 기설정된 순서(예를 들어, 순차적 순서)에 따라 제 1 내지 제 16 널 신호(NULL1~NULL16)에 각각 대응되는 제 1 내지 제 16 시퀀셜-널 신호(CNT_NULL1~ CNT_NULL16) 중 하나를 활성화시켜 출력할 수 있다.
신호 출력 회로(424)는, 제 4 액티브 신호(ACT3) 또는 타겟 리프레쉬 커맨드(TREF)가 활성화되면, 제 1 내지 제 16 시퀀셜-널 신호(CNT_NULL1~ CNT_NULL16)를 제 1 내지 제 16 입력 제어 신호(LAT_IE1~ LAT_IE16)로 출력할 수 있다. 예를 들어, 신호 출력 회로(424)는, 제 4 액티브 신호(ACT3) 및 타겟 리프레쉬 커맨드(TREF)를 로직 오아 연산하여 래치 커맨드 신호(LAT_CMD)를 생성하는 로직 오아 게이트(OR1)와, 래치 커맨드 신호(LAT_CMD)와 제 1 내지 제 16 시퀀셜-널 신호(CNT_NULL1~ CNT_NULL16)를 각각 로직 앤드 연산하는 다수의 로직 앤드 게이트들(AD1~AD16)로 구성될 수 있다.
상기의 구성으로, 래치 입력 제어 회로(420)는, 제 4 액티브 신호(ACT3) 또는 타겟 리프레쉬 커맨드(TREF)가 활성화되면, 제 1 내지 제 16 매치 신호(HIT1~HIT16)를 토대로 액티브 어드레스(ACT_ADD)가 모든 래치 어드레스들(LADD1~LADD16)과 불일치하는 경우를 판단하고, 기설정된 순서(예를 들어, 순차적 순서)에 따라 제 1 내지 제 16 널 신호(NULL1~NULL16)에 대응되는 제 1 내지 제 16 입력 제어 신호(LAT_IE1~ LAT_IE16)를 순차적으로 출력할 수 있다.
다시 도 9 를 참조하면, 래치 출력 제어 회로(430)는, 타겟 리프레쉬 커맨드(TREF)가 활성화되면, 제 1 내지 제 3 그룹 인에이블 신호(GRP_EN1~ GRP_EN3), 제 1 내지 제 16 그룹 신호(CNT_GRP1<1:3>~CNT_GRP16<1:3>)의 최하위 비트들(CNT_GRP1<1>~ CNT_GRP16<1>) 및 중간 비트들(CNT_GRP1<2>~ CNT_GRP16<2>)을 토대로 제 1 내지 제 16 출력 제어 신호(LAT_OE1~LAT_OE16)를 생성할 수 있다.
보다 자세하게, 래치 출력 제어 회로(430)는, 제 1 내지 제 3 신호 조합부(431~433) 및 제 1 내지 제 3 래치 출력 제어부(434~436)를 포함할 수 있다.
제 1 신호 조합부(431)는, 타겟 리프레쉬 커맨드(TREF) 및 제 1 그룹 인에이블 신호(GRP_EN1)가 모두 활성화되면 제 1 출력 인에이블 신호(OE1)를 활성화시킬 수 있다. 제 2 신호 조합부(432)는, 타겟 리프레쉬 커맨드(TREF) 및 제 2 그룹 인에이블 신호(GRP_EN2)가 모두 활성화되면 제 2 출력 인에이블 신호(OE2)를 활성화시킬 수 있다. 제 3 조합부(433)는, 타겟 리프레쉬 커맨드(TREF) 및 제 3 그룹 인에이블 신호(GRP_EN3)가 모두 활성화되면 제 3 출력 인에이블 신호(OE3)를 활성화시킬 수 있다.
제 1 래치 출력 제어부(434)는, 제 1 출력 인에이블 신호(OE1)가 활성화되면, 최하위 비트들(CNT_GRP1<1>~ CNT_GRP16<1>)에 각각 대응되는 제 1 내지 제 16 출력 제어 신호(LAT_OE1~LAT_OE16)를 출력할 수 있다. 제 1 래치 출력 제어부(434)는, 제 1 출력 인에이블 신호(OE1)가 활성화될 때마다, 최하위 비트들(CNT_GRP1<1>~ CNT_GRP16<1>) 중 하나를 순차적으로 선택하여 대응되는 출력 제어 신호로 출력할 수 있다. 제 2 래치 출력 제어부(435)는, 제 2 출력 인에이블 신호(OE2)가 활성화되면, 중간 비트들(CNT_GRP1<2>~ CNT_GRP16<2>)에 각각 대응되는 제 1 내지 제 16 출력 제어 신호(LAT_OE1~LAT_OE16)를 출력할 수 있다. 제 2 래치 출력 제어부(435)는, 제 2 출력 인에이블 신호(OE2)가 활성화될 때마다, 중간 비트들(CNT_GRP1<2>~ CNT_GRP16<2>) 중 하나를 순차적으로 선택하여 대응되는 출력 제어 신호로 출력할 수 있다. 제 3 래치 출력 제어부(436)는, 제 3 출력 인에이블 신호(OE3)가 활성화되면, 제 1 출력 제어 신호(LAT_OE1)를 출력할 수 있다. 실시예에 따라, 제 3 래치 출력 제어부(436)는, 제 3 출력 인에이블 신호(OE3)가 활성화될 때마다, 제 1 내지 제 16 출력 제어 신호(LAT_OE1~LAT_OE16) 중 하나를 순차적으로 활성화시킬 수 있다.
상기의 구성으로, 래치 출력 제어 회로(430)는, 카운팅값이 큰 그룹(즉, 제 1 또는 제 2 그룹)에 속하는 래치들의 래치 어드레스들 중 하나가 타겟 어드레스(TADD)로 출력되도록 제 1 내지 제 16 출력 제어 신호(LAT_OE1~LAT_OE16)를 생성할 수 있다. 이 때, 래치 출력 제어 회로(430)는, 카운팅값이 큰 그룹(즉, 제 1 또는 제 2 그룹)에 속하는 래치들이 존재하지 않는 경우, 제 1 래치(LAT1)의 래치 어드레스(LADD1)가 타겟 어드레스(TADD)로 출력되도록 제 1 출력 제어 신호(LAT_OE1)를 생성할 수 있다.
리셋 제어 회로(440)는, 타겟 리프레쉬 커맨드(TREF)가 활성화되면, 제 1 내지 제 16 리셋 신호(RST1~RST16) 중, 활성화되는 출력 제어 신호에 대응되는 리셋 신호를 생성할 수 있다. 또한, 리셋 제어 회로(440)는, 타겟 리프레쉬 커맨드(TREF)가 활성화된 후, 제 1 내지 제 16 그룹 신호(CNT_GRP1<1:3>~CNT_GRP16<1:3>)의 최상위 비트들(CNT_GRP1<3>~ CNT_GRP16<3>)에 대응되는 제 1 내지 제 16 리셋 신호(RST1~RST16)를 생성할 수 있다. 즉, 리셋 제어 회로(440)는, 타겟 리프레쉬 주기마다 제 3 그룹에 포함되는 카운터들만을 초기화시키기 위한 리셋 신호들을 생성할 수 있다.
이하, 도 2 내지 도 14 를 참조하며, 본 발명의 실시예에 따른 메모리 장치의 동작을 설명하기로 한다.
도 12 는 액티브 커맨드(ACT)가 입력되는 경우 본 발명의 실시예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 순서도 이다.
도 12 를 참조하면, 액티브 커맨드(ACT)가 입력되면(S1210), 제어 신호 생성 회로(124)는, 순차적으로 활성화되는 제 1 내지 제 4 액티브 신호(ACT0~ACT3)를 생성하고, 어드레스 래치(125)는, 내부 어드레스(IADD)를 액티브 어드레스(ACT_ADD)로 래치할 수 있다(S1220).
제 1 내지 제 4 액티브 신호(ACT0~ACT3)에 따라, 다수의 래치들(LAT1~LAT16)은 래치 어드레스들(LADD1~LADD16)을 비교 회로(134)로 제공하고, 비교 회로(134)는, 액티브 어드레스(ACT_ADD)와 다수의 래치 어드레스들(LADD1~LADD16)를 각각 비교하여 다수의 매치 신호들(HIT1~HIT16)을 생성할 수 있다(S1230). 이 때, 어느 하나의 매치 신호(HITi)가 활성화되는 경우(S1240의 YES), 해당 카운터(Ci)는 해당 카운팅값을 증가시킬 수 있다(S1250).
한편, 입력 제어 회로(131)는, 액티브 커맨드(ACT))가 입력되면, 액티브 어드레스(ACT_ADD)를 입력 어드레스(ADD_IN)로 래치 회로(132)에 제공할 수 있다.
다수의 매치 신호들(HIT1~HIT16)이 모두 비활성화된 상태(S1240의 NO)에서, 다수의 널 신호들(NULL1~NULL16) 중 하나라도 활성화되는 경우(S1260의 YES), 리프레쉬 컨트롤러(138)의 래치 입력 제어 회로(420)는 다수의 널 신호들(NULL1~NULL16)에 대응되는 입력 제어 신호들(LAT_IE1~ LAT_IE16)을 생성할 수 있다. 이 때, 기설정된 순서(예를 들어, 순차적 순서)에 따라 다수의 널 신호들(NULL1~NULL16) 중 활성화된 하나의 신호(NULLk)가 입력 제어 신호(LAT_IEk)로 활성화될 수 있다. 다수의 래치들(LAT1~LAT16) 중 대응되는 래치(LATk)는, 입력 제어 신호(LAT_IEk)에 따라 입력 어드레스(ADD_IN)를 저장할 수 있다(S1270).
반면, 다수의 매치 신호들(HIT1~HIT16)이 모두 비활성화된 상태(S1240의 NO)에서, 다수의 널 신호들(NULL1~NULL16)이 모두 비활성화되는 경우(S1260의 NO), 입력 제어 회로(131)는 모든 래치들(LAT1~LAT16)이 풀-상태라고 판단하고 액티브 어드레스(ACT_ADD)를 쉐도우 어드레스(SDW_ADD)로 저장할 수 있다(S1290).
상기와 같이, 액티브 커맨드(ACT)가 입력되면, 액티브 어드레스(ACT_ADD)와 동일한 래치 어드레스가 있는지를 판단하고, 그 결과에 따라 중복 입력 횟수를 알리는 카운팅값을 증가시키거나 비어있는 래치에 래치 어드레스를 저장할 수 있다. 이 때, 하나의 타겟 리프레쉬 주기 동안 래치들에 저장되지 못한 액티브 어드레스(ACT_ADD)는 별도의 쉐도우 어드레스(SDW_ADD)로 저장할 수 있다.
도 13 은 타겟 리프레쉬 커맨드(TREF)가 입력되는 경우 본 발명의 실시예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 순서도 이다.
도 13 을 참조하면, 타겟 리프레쉬 커맨드(TREF)가 입력되면(S1310), 리프레쉬 컨트롤러(138)의 래치 출력 제어 회로(430)는, 카운팅값이 큰 그룹(즉, 제 1 또는 제 2 그룹)에 속하는 래치들의 래치 어드레스들 중 하나가 타겟 어드레스(TADD)로 출력되도록 출력 제어 신호(LAT_OE1~LAT_OE16)를 생성할 수 있다(S1320).
보다 상세하게, 제 1 그룹 인에이블 신호(GRP_EN1)가 활성화되면(S1321의 YES), 제 1 래치 출력 제어부(434)는, 제 1 그룹에 대응되는 최하위 비트들(CNT_GRP1<1>~ CNT_GRP16<1>)의 활성화 비트들 중 하나에 따라 출력 제어 신호(LAT_OEx)를 활성화시킬 수 있다(S1322). 출력 제어 신호(LAT_OEx)를 입력받는 래치(LATx)는 저장된 래치 어드레스(LADDx)를 타겟 어드레스(TADD)로 출력할 수 있다(S1323). 리셋 제어 회로(440)는, 활성화되는 출력 제어 신호(LAT_OEx)에 대응되는 리셋 신호(RSTx)를 생성하고, 이에 따라 다수의 카운터들(C1~C16) 중 대응되는 카운터(Cx)만이 초기화될 수 있다(S1324).
반면, 제 1 그룹 인에이블 신호(GRP_EN1)가 비활성화되고(S1321의 NO), 제 2 그룹 인에이블 신호(GRP_EN2)가 활성화되면(S1325의 YES), 제 2 래치 출력 제어부(435)는, 제 2 그룹에 대응되는 중간 비트들(CNT_GRP1<2>~ CNT_GRP16<2>)의 활성화 비트들 중 하나에 따라 출력 제어 신호(LAT_OEy)를 활성화시킬 수 있다(S1326). 출력 제어 신호(LAT_OEy)를 입력받는 래치(LATy)는 저장된 래치 어드레스(LADDy)를 타겟 어드레스(TADD)로 출력할 수 있다(S1327). 리셋 제어 회로(440)는, 활성화되는 출력 제어 신호(LAT_OEy)에 대응되는 리셋 신호(RSTy)를 생성하고, 이에 따라 다수의 카운터들(C1~C16) 중 대응되는 카운터(Cy)만이 초기화될 수 있다(S1328).
제 1 그룹 인에이블 신호(GRP_EN1)가 비활성화되고(S1321의 NO), 제 2 그룹 인에이블 신호(GRP_EN2)도 비활성화되면(S1325의 NO), 제 3 그룹 인에이블 신호(GRP_EN3)가 활성화된다. 제 3 래치 출력 제어부(436)는, 제 1 출력 제어 신호(LAT_OE1)를 활성화시키고(S1329). 제 1 래치(LAT1)는 저장된 래치 어드레스(LADD1)를 타겟 어드레스(TADD)로 출력할 수 있다(S1330). 리셋 제어 회로(440)는, 제 1 출력 제어 신호(LAT_OE1)에 대응되는 제 1 리셋 신호(RST1)를 생성하고, 이에 따라 제 1 카운터(C1)만이 초기화될 수 있다(S1331).
이 후, 리셋 제어 회로(440)는, 최상위 비트들(CNT_GRP1<3>~ CNT_GRP16<3>)의 활성화 비트들에 대응되는 제 1 내지 제 16 리셋 신호(RST1~RST16)를 생성할 수 있다(S1340). 이에 따라, 다수의 카운터들(C1~C16)은 초기화될 수 있다(S1350). 즉, 타겟 리프레쉬 주기마다 제 3 그룹에 포함되는 카운터들만이 초기화될 수 있다.
이 후, 입력 제어 회로(131)는, 쉐도우 어드레스(SDW_ADD)를 입력 어드레스(ADD_IN)로 제공할 수 있다. 래치 입력 제어 회로(420)는, 기설정된 순서에 따라 다수의 널 신호들(NULL1~NULL16) 중 활성화된 하나의 신호를 입력 제어 신호로 활성화시키고, 다수의 래치들(LAT1~LAT16) 중 대응되는 래치는, 입력 제어 신호에 따라 입력 어드레스(ADD_IN)를 저장할 수 있다(S1360).
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.

Claims (25)

  1. 액티브 커맨드와 함께 입력되는 액티브 어드레스를 입력 어드레스로 제공하는 입력 제어 회로;
    입력 제어 신호들에 따라 상기 입력 어드레스를 순차적으로 저장하고, 출력 제어 신호들에 따라 래치 어드레스들을 타겟 어드레스로 출력하는 다수의 래치들;
    상기 다수의 래치들에 각각 대응되며, 상기 액티브 어드레스와 대응되는 래치에 저장된 래치 어드레스가 일치하는 경우 해당 카운팅값을 증가하는 다수의 카운터들; 및
    상기 카운팅값들을 토대로 상기 카운터들 및 래치들을 다수의 그룹들로 구분하고, 리프레쉬 커맨드에 응답하여 상기 다수의 그룹들 중 하나의 그룹에 포함되는 카운터들을 초기화시키기 위한 리셋 신호들을 생성하는 리프레쉬 컨트롤러
    를 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 리프레쉬 컨트롤러는,
    상기 카운팅값이 임계값 이상인 카운터는 상기 제 1 그룹으로 구분하고, 상기 카운팅값이 상기 임계값 미만인 카운터는 제 2 그룹으로 구분하고,
    상기 제 2 그룹에 포함되는 카운터들을 초기화시키기 위한 상기 리셋 신호들을 생성하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 리프레쉬 컨트롤러는,
    상기 리프레쉬 커맨드에 응답하여, 상기 다수의 그룹들 중 나머지 그룹들에 포함되는 래치들의 래치 어드레스들 중 하나를 상기 타겟 어드레스로 출력하도록 상기 출력 제어 신호들을 생성하고, 해당 카운터를 초기화시키기 위한 리셋 신호를 생성하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 리프레쉬 컨트롤러는,
    상기 다수의 그룹들 중 나머지 그룹들에 포함되는 래치들이 존재하지 않는 경우, 기설정된 래치에 저장된 래치 어드레스를 상기 타겟 어드레스로 출력하도록 상기 출력 제어 신호들을 생성하고, 해당 카운터를 초기화시키기 위한 리셋 신호를 생성하는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 리프레쉬 컨트롤러는,
    상기 액티브 커맨드 또는 상기 리프레쉬 커맨드에 응답하여, 상기 액티브 어드레스가 상기 래치 어드레스들과 모두 불일치하는 경우 상기 카운팅값이 제로인 카운터에 대응하는 래치에 상기 입력 어드레스가 저장되도록 상기 입력 제어 신호들을 생성하는 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 입력 제어 회로는,
    상기 액티브 어드레스가 상기 래치 어드레스들과 모두 불일치하고, 상기 래치들이 모두 풀-상태인 경우, 상기 액티브 어드레스를 쉐도우 어드레스로 랜덤 샘플링하고, 상기 리프레쉬 커맨드에 응답하여 상기 쉐도우 어드레스를 상기 입력 어드레스로 제공하는 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 액티브 커맨드에 응답하여, 순차적으로 활성화되는 제 1 내지 제 4 액티브 신호를 생성하는 제어 신호 생성 회로
    를 더 포함하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 액티브 어드레스와 상기 다수의 래치 어드레스들을 각각 비교하여 다수의 매치 신호들을 생성하는 다수의 어드레스 비교기들
    을 더 포함하는 반도체 메모리 장치.
  9. 제 7 항에 있어서,
    상기 다수의 래치들은 각각,
    상기 제 1 내지 제 4 액티브 신호 중 하나의 신호를 입력받으며, 입력받은 액티브 신호가 활성화되면 상기 래치 어드레스들을 상기 다수의 어드레스 비교기들로 제공하는 반도체 메모리 장치.
  10. 제 7 항에 있어서,
    상기 다수의 카운터들은 각각,
    상기 제 1 내지 제 4 액티브 신호 중 하나의 신호를 입력받으며, 입력받은 신호가 활성화되면 상기 대응하는 매치 신호에 따라 상기 카운팅값을 증가시키고,
    상기 대응하는 리셋 신호에 따라 초기화되는 반도체 메모리 장치.
  11. 제 1 항에 있어서,
    상기 입력 제어 회로는,
    상기 액티브 어드레스가 상기 래치 어드레스들과 모두 불일치하고 상기 래치들이 모두 풀-상태인 경우, 상기 액티브 커맨드와 오실레이팅 신호에 따라 래치 인에이블 신호를 생성하는 인에이블 신호 생성부;
    상기 래치 인에이블 신호에 따라 상기 액티브 어드레스를 쉐도우 어드레스로 저장하는 쉐도우 래치;
    상기 리프레쉬 커맨드에 따라 활성화되고, 상기 액티브 커맨드에 따라 비활성화되는 선택 신호를 생성하는 선택 신호 생성부; 및
    상기 선택 신호에 따라 상기 액티브 어드레스 및 상기 쉐도우 어드레스 중 하나를 선택하여 상기 입력 어드레스를 출력하는 어드레스 출력부
    를 포함하는 반도체 메모리 장치.
  12. 제 1 항에 있어서,
    상기 리프레쉬 컨트롤러는,
    상기 카운팅값들을 토대로, 제 1 내지 제 3 그룹을 각각 나타내는 제 1 내지 제 3 비트들로 구성된 다수의 그룹 신호들 및 제 1 내지 제 3 그룹 인에이블 신호를 생성하는 그룹 디코더;
    상기 액티브 커맨드 또는 상기 리프레쉬 커맨드에 응답하여, 상기 액티브 어드레스와 상기 래치 어드레스들의 일치 여부를 나타내는 다수의 매치 신호들과 상기 카운터들의 상태를 나타내는 널 신호들에 따라 상기 입력 제어 신호들을 생성하는 래치 입력 제어 회로;
    상기 리프레쉬 커맨드 및 상기 제 1 내지 제 3 그룹 인에이블 신호에 따라, 상기 그룹 신호들의 상기 제 1 및 제 2 비트들에 대응되는 상기 출력 제어 신호들을 생성하는 래치 출력 제어 회로; 및
    상기 리프레쉬 커맨드에 따라, 상기 그룹 신호들의 상기 제 3 비트들에 대응되는 상기 리셋 신호들을 생성하는 리셋 제어 회로
    를 포함하는 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 그룹 디코더는,
    상기 카운팅값들에 각각 대응하는 상기 그룹 신호들을 생성하며,
    상기 카운팅값이 제 1 임계값 이상인 경우 대응되는 그룹 신호의 제 1 비트를 로직 하이 비트로 설정하고, 상기 카운팅값이 제 2 임계값 이상이고 제 1 임계값 미만인 경우 대응되는 그룹 신호의 제 2 비트를 로직 하이 비트로 설정하고, 상기 카운팅값이 제 2 임계값 미만인 경우 대응되는 그룹 신호의 제 3 비트를 로직 하이 비트로 설정하고,
    상기 제 1 비트들 중 어느 하나라도 하이 비트인 경우, 상기 제 1 그룹 인에이블 신호를 활성화시키고, 상기 제 1 비트들이 모두 로우 비트이고, 상기 제 2 비트들 중 어느 하나라도 하이 비트인 경우, 상기 제 2 그룹 인에이블 신호를 활성화시키고, 상기 제 1 및 제 2 그룹 인에이블 신호가 모두 비활성화된 경우 상기 제 3 그룹 인에이블 신호를 활성화시는 반도체 메모리 장치.
  14. 제 12 항에 있어서,
    상기 래치 입력 제어 회로는,
    상기 매치 신호들이 모두 비활성화되면, 기설정된 순서에 따라 상기 널 신호들에 대응되는 다수의 시퀀셜-널 신호들을 생성하는 순서 제어 회로; 및
    상기 액티브 커맨드 또는 상기 리프레쉬 커맨드가 입력되면, 상기 시퀀셜-널 신호들을 상기 입력 제어 신호들로 출력하는 신호 출력 회로
    를 포함하는 반도체 메모리 장치.
  15. 제 12 항에 있어서,
    상기 래치 출력 제어 회로는,
    상기 리프레쉬 커맨드 및 상기 제 1 그룹 인에이블 신호에 따라, 상기 제 1 비트들에 대응되는 상기 출력 제어 신호들을 생성하는 제 1 래치 출력 제어부;
    상기 리프레쉬 커맨드 및 상기 제 2 그룹 인에이블 신호에 따라, 상기 제 2 비트들에 대응되는 상기 출력 제어 신호들을 생성하는 제 2 래치 출력 제어부;
    상기 리프레쉬 커맨드 및 상기 제 3 그룹 인에이블 신호에 따라, 상기 출력 제어 신호들 중 제 1 출력 제어 신호를 생성하는 제 3 래치 출력 제어부;
    를 포함하는 반도체 메모리 장치.
  16. 입력 제어 신호들에 따라 입력 어드레스를 래치 어드레스들로 저장하고, 출력 제어 신호들에 따라 상기 래치 어드레스들을 타겟 어드레스로 출력하는 다수의 래치들;
    액티브 어드레스와 상기 래치 어드레스들을 비교하여 다수의 매치 신호들을 생성하는 다수의 어드레스 비교기들;
    상기 매치 신호들에 따라 다수의 카운팅 신호들을 생성하며, 다수의 리셋 신호들에 따라 초기화되는 다수의 카운터들;
    상기 카운팅 신호들을 토대로, 제 1 내지 제 3 그룹을 각각 나타내는 제 1 내지 제 3 비트들로 구성된 다수의 그룹 신호들 및 제 1 내지 제 3 그룹 인에이블 신호를 생성하는 그룹 디코더;
    상기 매치 신호들과 상기 카운터들의 상태를 나타내는 널 신호들에 따라 상기 입력 제어 신호들을 생성하는 래치 입력 제어 회로;
    리프레쉬 커맨드 및 상기 제 1 내지 제 3 그룹 인에이블 신호에 따라, 상기 그룹 신호들의 상기 제 1 및 제 2 비트들에 대응되는 상기 출력 제어 신호들을 생성하는 래치 출력 제어 회로; 및
    상기 리프레쉬 커맨드에 따라, 상기 그룹 신호들의 상기 제 3 비트들에 대응되는 상기 리셋 신호들을 생성하는 리셋 제어 회로
    를 포함하는 반도체 메모리 장치.
  17. 제 16 항에 있어서,
    액티브 커맨드가 입력되면, 상기 액티브 어드레스를 상기 입력 어드레스로 제공하고, 상기 매치 신호들 및 상기 널 신호들에 따라 상기 액티브 어드레스를 쉐도우 어드레스로 랜덤 샘플링하고, 상기 리프레쉬 커맨드가 입력되면 상기 쉐도우 어드레스를 상기 입력 어드레스로 제공하는 입력 제어 회로
    를 더 포함하는 반도체 메모리 장치.
  18. 제 16 항에 있어서,
    상기 입력 제어 회로는,
    상기 매치 신호들 및 상기 널 신호들이 모두 비활성화되는 겨우, 액티브 커맨드와 오실레이팅 신호에 따라 래치 인에이블 신호를 생성하는 인에이블 신호 생성부;
    상기 래치 인에이블 신호에 따라 상기 액티브 어드레스를 쉐도우 어드레스로 저장하는 쉐도우 래치;
    상기 리프레쉬 커맨드에 따라 활성화되고, 상기 액티브 커맨드에 따라 비활성화되는 선택 신호를 생성하는 선택 신호 생성부; 및
    상기 선택 신호에 따라 상기 액티브 어드레스 및 상기 쉐도우 어드레스 중 하나를 선택하여 상기 입력 어드레스를 출력하는 어드레스 출력부
    를 포함하는 반도체 메모리 장치.
  19. 제 17 항에 있어서,
    상기 그룹 디코더는,
    상기 카운팅 신호들에 각각 대응하는 상기 그룹 신호들을 생성하며,
    상기 카운팅 신호가 제 1 임계값 이상인 경우 대응되는 그룹 신호의 제 1 비트를 로직 하이 비트로 설정하고, 상기 카운팅 신호가 제 2 임계값 이상이고 제 1 임계값 미만인 경우 대응되는 그룹 신호의 제 2 비트를 로직 하이 비트로 설정하고, 상기 카운팅 신호가 제 2 임계값 미만인 경우 대응되는 그룹 신호의 제 3 비트를 로직 하이 비트로 설정하고,
    상기 제 1 비트들 중 어느 하나라도 하이 비트인 경우, 상기 제 1 그룹 인에이블 신호를 활성화시키고, 상기 제 1 비트들이 모두 로우 비트이고, 상기 제 2 비트들 중 어느 하나라도 하이 비트인 경우, 상기 제 2 그룹 인에이블 신호를 활성화시키고, 상기 제 1 및 제 2 그룹 인에이블 신호가 모두 비활성화된 경우 상기 제 3 그룹 인에이블 신호를 활성화시는 반도체 메모리 장치.
  20. 제 16 항에 있어서,
    상기 래치 입력 제어 회로는,
    상기 매치 신호들이 모두 비활성화되면, 기설정된 순서에 따라 상기 널 신호들에 대응되는 다수의 시퀀셜-널 신호들을 생성하는 순서 제어 회로; 및
    액티브 커맨드 또는 상기 리프레쉬 커맨드가 입력되면, 상기 시퀀셜-널 신호들을 상기 입력 제어 신호들로 출력하는 신호 출력 회로
    를 포함하는 반도체 메모리 장치.
  21. 제 16 항에 있어서,
    상기 래치 출력 제어 회로는,
    상기 리프레쉬 커맨드 및 상기 제 1 그룹 인에이블 신호에 따라, 상기 제 1 비트들에 대응되는 상기 출력 제어 신호들을 생성하는 제 1 래치 출력 제어부;
    상기 리프레쉬 커맨드 및 상기 제 2 그룹 인에이블 신호에 따라, 상기 제 2 비트들에 대응되는 상기 출력 제어 신호들을 생성하는 제 2 래치 출력 제어부;
    상기 리프레쉬 커맨드 및 상기 제 1 그룹 인에이블 신호에 따라, 상기 출력 제어 신호들 중 제 1 출력 제어 신호를 생성하는 제 3 래치 출력 제어부;
    를 포함하는 반도체 메모리 장치.
  22. 액티브 커맨드가 입력되면, 다수의 카운터들이, 다수의 래치들에 저장된 래치 어드레스들과 액티브 어드레스를 비교하여 생성된 다수의 매치 신호들을 카운팅하여 다수의 카운팅 신호들을 생성하는 단계;
    상기 카운팅 신호들을 토대로 상기 카운터들 및 상기 래치들을 제 1 및 제 2 그룹으로 구분하는 단계; 및
    리프레쉬 커맨드가 입력되면, 상기 제 1 그룹에 포함되는 래치들의 래치 어드레스들 중 하나를 타겟 어드레스로 출력하고, 상기 제 2 그룹에 포함되는 카운터들을 초기화시키는 단계
    를 포함하는 반도체 메모리 장치의 동작 방법.
  23. 제 22 항에 있어서,
    상기 카운터들 및 상기 래치들을 제 1 및 제 2 그룹으로 구분하는 단계는,
    대응하는 카운팅 신호가 임계값 이상인 카운터는 상기 제 1 그룹으로 구분하고, 상기 카운팅값이 상기 임계값 미만인 카운터는 제 2 그룹으로 구분하는 단계
    를 포함하는 반도체 메모리 장치의 동작 방법.
  24. 제 22 항에 있어서,
    상기 제 1 그룹에 포함되는 래치들이 존재하지 않는 경우, 기설정된 래치에 저장된 래치 어드레스를 상기 타겟 어드레스로 출력하는 단계
    를 더 포함하는 반도체 메모리 장치의 동작 방법.
  25. 제 22 항에 있어서,
    상기 액티브 커맨드가 입력되면, 상기 래치들 중 하나에 상기 액티브 어드레스를 저장하되, 상기 매치 신호들이 모두 비활성화되고, 상기 래치들이 모두 풀-상태인 경우 상기 액티브 어드레스를 쉐도우 어드레스로 랜덤 샘플링하는 단계; 및
    상기 리프레쉬 커맨드가 입력되면, 상기 래치들 중 하나에 상기 쉐도우 어드레스를 저장하는 단계
    를 더 포함하는 반도체 메모리 장치의 동작 방법.
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