CN112384981A - 使用缩放的错误计数信息的错误计数报告方法，以及采用所述方法的存储器装置 - Google Patents
使用缩放的错误计数信息的错误计数报告方法，以及采用所述方法的存储器装置 Download PDFInfo
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Abstract
提供了一种设备，其包括存储器阵列，所述存储器阵列包含以多个列和多个行布置的多个存储器单元。所述设备进一步包括经配置以进行以下操作的电路系统：对所述存储器阵列执行错误检测操作以确定检测到的错误的原始计数，将所述检测到的错误的原始计数与阈值进行比较以确定超出阈值的量，根据缩放算法缩放所述超出阈值的量以确定缩放的错误计数，并且将所述缩放的错误计数存储在用户可访问的存储位置中。
Description
相关申请的交叉引用
本申请主张2019年7月11日申请的第16/509,417号美国申请的优先权；并且主张2018年7月12日申请的第62/697,293号美国临时申请的权益；所述申请中每一项都以全文引用的方式并入本文中。
技术领域
本公开涉及使用缩放的错误计数信息的错误计数报告方法，以及采用所述方法的存储器装置。
背景技术
存储器装置广泛用于存储与例如计算机、无线通信装置、相机、数字显示器之类的各种电子装置相关的信息。通过对存储器单元的不同状态进行编程来存储信息。存在各种类型的存储器装置，包含磁性硬盘、随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)等。存储器装置可为易失性或非易失性的。改进存储器装置通常可包含增加存储器单元密度、提高读取/写入速度或以其它方式减少操作时延、增加可靠性、增加数据保持、减少功率消耗或减少制造成本等。
附图说明
图1是示意性地示出根据本发明技术的实施例的存储器装置的简化框图。
图2是示意性地示出根据本发明技术的实施例的存储器装置的简化框图。
图3是示意性地示出根据本发明技术的实施例的存储器系统的简化框图。
图4是示出根据本发明技术的实施例的操作存储器装置或系统的方法的流程图。
具体实施方式
例如DDR5 DRAM装置之类的存储器装置可以配置有错误校正码(ECC)，以执行裸片上错误检测和/或校正功能。在检测和校正错误的过程中，可以生成关于装置性能(例如，错误计数、错误率等)的元数据。此元数据可以提供关于装置的可靠性和/或剩余寿命的宝贵信息，并且因此可以存储在用户可访问的位置中以供端子用户按需要检索。
存储和/或报告错误计数的一种方法涉及仅在错误计数超出预定阈值水平之后报告错误计数。超出阈值的错误计数可以存储在例如存储器装置的模式寄存器中以用于报告。下表1示出了一个这样的实例：
表1
| 错误 | 所报告的计数 |
| 0-64 | 0 |
| 65 | 1 |
| 66 | 2 |
然而，出于各种原因，可能不期望在装置上存储和/或报告由ECC函数生成的所有元数据。例如，当元数据包含检测到的错误的总计数时，如果单装置上的存储器阵列的总大小可能是8Gb甚至更大，则在装置的整个生命周期中，计数本身可能会变得相当大。将必须专门用于以高粒度跟踪大量数据的存储空间可能相当大。由于可以用较少的关于错误计数的粒化信息来传送关于装置的可靠性和剩余寿命的信息，因此减少元数据的粒度，或者在减少存储需求的情况下以提供关于装置的宝贵信息的方式进行缩放可能是有利的。
因此，本技术的若干实施例涉及存储器装置、包含存储器装置的系统和操作存储器装置的方法，其中可以生成、缩放和存储错误计数以供端子用户检索。在一个实施例中，一种设备包括存储器阵列，所述存储器阵列包含以多个列和多个行布置的多个存储器单元，以及经配置以进行以下操作的电路系统：对所述存储器阵列执行错误检测操作以确定检测到的错误的原始计数，将所述检测到的错误的原始计数与阈值进行比较以确定超出阈值的量，根据缩放算法缩放所述超出阈值的量以确定缩放的错误计数，并且将所述缩放的错误计数存储在用户可访问的存储位置中。
图1是示意性地示出根据本发明技术的实施例的存储器装置100的框图。存储器装置100可以包含存储器单元阵列，例如存储器阵列150。存储器阵列150可以包含多个库(bank)(例如图1的实例中的库0到15)，并且每个库可以包含多个字线(WL)、多个位线(BL)，和布置在字线与位线的交叉点处的多个存储器单元。字线WL的选择可以由行解码器140执行，并且位线BL的选择可以由列解码器145执行。感测放大器(SAMP)可以针对对应位线BL提供且连接到至少一个相应本地I/O线对(LIOT/B)，其继而可经由转移栅极(TG)耦合到至少相应一个主I/O线对(MIOT/B)，所述转移栅极可充当开关。
存储器装置100可以采用包含耦合到命令总线和地址总线的命令和地址端子的多个外部端子，以分别接收命令信号CMD和地址信号ADDR。存储器装置可以另外包含用于接收片选信号CS的片选端子、用于接收时钟信号CK和CKF的时钟端子、用于接收数据时钟信号WCK和WCKF的数据时钟端子、数据端子DQ、RDQS、DBI和DMI、电源端子VDD、VSS、VDDQ和VSSQ，以及裸片上终止端子ODT。
可以从外部向命令端子和地址端子供应地址信号和库地址信号。供应到地址端子的地址信号和库地址信号可以经由命令/地址输入电路105传送到地址解码器110。地址解码器110可以接收地址信号并且将所解码行地址信号(XADD)供应到行解码器140，并且将所解码列地址信号(YADD)供应到列解码器145。地址解码器110也可以接收库地址信号(BADD)并且将库地址信号供应到行解码器140和列解码器145两者。
可以从存储器控制器向命令端子和地址端子供应命令信号CMD、地址信号ADDR和片选信号CS。命令信号可以表示来自存储器控制器的各种存储器命令(例如，包含存取命令，所述存取命令可以包含读取命令和写入命令)。选择信号CS可以用于选择存储器装置100以对提供到命令和地址端子的命令和地址作出响应。当有效CS信号被提供到存储器装置100时，可以对命令和地址进行解码，并且可以执行存储器操作。命令信号CMD可以作为内部命令信号ICMD经由命令/地址输入电路105提供到命令解码器115。命令解码器115可以包含用以解码内部命令信号ICMD以生成用于执行存储器操作的各种内部信号及命令的电路，例如，用以选择字线的行命令信号及用以选择位线的列命令信号。内部命令信号还可以包含输出和输入激活命令，例如计时命令CMDCK。
当发布读取命令并及时向行地址和列地址供应读取命令时，可以从存储器阵列150中的通过这些行地址和列地址指定的存储器单元读取所读取数据。可以由命令解码器115接收读取命令，所述命令解码器可以将内部命令提供到输入/输出电路160，使得可以根据RDQS时钟信号经由读取/写入放大器155和输入/输出电路160从数据端子DQ、RDQS、DBI和DMI输出读取数据。可以在由可编程于存储器装置100中例如编程于模式寄存器(图1中未示出)中的读取时延信息RL定义的时间处提供读取数据。可以在CK时钟信号的时钟循环方面限定读取时延信息RL。例如，读取时延信息RL可以是在读取命令被存储器装置100接收之后当提供相关联读取数据时CK信号的时钟循环的数目。
当发布写入命令并及时向行地址和列地址供应所述命令时，可以根据WCK和WCKF时钟信号将写入数据供应到数据端子DQ、DBI和DMI。写入命令可以由命令解码器115接收，所述命令解码器可以将内部命令提供到输入/输出电路160，以使得写入数据可以由输入/输出电路160中的数据接收器接收，并且经由输入/输出电路160以及读取/写入放大器155供应到存储器阵列150。写入数据可以写入由行地址及列地址指定的存储器单元中。可以在由写入时延WL信息限定的时间处向数据端子提供写入数据。写入时延WL信息可以编程于存储器装置100中，例如编程于模式寄存器(图1中未示出)中。可以在CK时钟信号的时钟循环方面限定写入时延信息WL。例如，写入时延信息WL可以是在写入命令由存储器装置100接收之后当接收到相关联写入数据时CK信号的时钟循环的数目。
可以向电源端子供应电源电势VDD和VSS。这些电源电势VDD和VSS可以供应到内部电压发生器电路170。内部电压发生器电路170可以基于电源电势VDD及VSS生成各种内部电势VPP、VOD、VARY、VPERI等。内部电势VPP可以在行解码器140中使用，内部电势VOD和VARY可以在存储器阵列150中包含的感测放大器中使用，并且内部电势VPERI可以在许多其它电路块中使用。
还可以向电源端子供应电源电势VDDQ。电源电势VDDQ可以连同电源电势VSS一起供应到输入/输出电路160。在本发明技术的实施例中，电源电势VDDQ可以是与电源电势VDD相同的电势。在本发明技术的另一个实施例中，电源电势VDDQ可以是与电源电势VDD不同的电势。然而，可以针对输入/输出电路160使用专用电源电势VDDQ，以使得由输入/输出电路160生成的电源噪声不会传播到其它电路块。
可以向裸片上终止端子供应裸片上终止信号ODT。裸片上终止信号ODT可以供应到输入/输出电路160以指示存储器装置100进入裸片上终止模式(例如，在存储器装置100的其它端子中的一或多个处提供预定数目的阻抗电平中的一个)。
可以向时钟端子和数据时钟端子供应外部时钟信号和互补外部时钟信号。外部时钟信号CK、CKF、WCK、WCKF可以供应到时钟输入电路120。CK和CKF信号可以是互补的，并且WCK和WCKF信号也可以是互补的。互补时钟信号可以同时具有相对的时钟电平和相对的时钟电平之间的转变。例如，当时钟信号处于低时钟电平时，互补时钟信号处于高电平，并且当时钟信号处于高时钟电平时，互补时钟信号处于低时钟电平。此外，当时钟信号从低时钟电平转变到高时钟电平时，互补时钟信号从高时钟电平转变到低时钟电平，并且当时钟信号从高时钟电平转变到低时钟电平时，互补时钟信号从低时钟电平转变到高时钟电平。
时钟输入电路120中包含的输入缓冲器可以接收外部时钟信号。例如，当通过来自命令解码器115的CKE信号启用时，输入缓冲器可以接收CK和CKF信号以及WCK和WCKF信号。时钟输入电路120可以接收外部时钟信号以生成内部时钟信号ICLK。内部时钟信号ICLK可以供应到内部时钟电路130。内部时钟电路130可以基于接收到的内部时钟信号ICLK和来自命令/地址输入电路105的时钟启用信号CKE提供各种相位和频率受控制的内部时钟信号。例如，内部时钟电路130可以包含接收内部时钟信号ICLK且将各种时钟信号提供到命令解码器115的时钟路径(图1中未示出)。内部时钟电路130可以进一步提供输入/输出(IO)时钟信号。IO时钟信号可以供应到输入/输出电路160，并且可用作用于确定读取数据的输出定时和写入数据的输入定时的定时信号。可以以多个时钟频率提供IO时钟信号，以使得可以以不同数据速率从存储器装置100输出数据和将数据输入到存储器装置。当期望高存储器速度时，较高时钟频率可以是合乎需要的。当期望较低功率消耗时，较低时钟频率可以是合乎需要的。内部时钟信号ICLK也可以被供应到定时发生器135，并且因此可以生成各种内部时钟信号。
例如图1的存储器装置100之类的存储器装置可经配置以跟踪、缩放和存储与错误检查操作相关联的一或多个错误计数，以准许装置的端子用户监测装置性能。在图2的简化框图中，根据本公开的实施例示意性地示出了一个这样的存储器装置200。根据本公开的一个方面，存储器装置200可以包含ECC电路系统220以对存储器阵列210执行错误检查和擦除(ECS)操作以生成码字错误计数、具有错误的行的计数和/或在单个行上检测到的最高错误数目。这些计数可以用经配置以实施缩放算法的电路系统(例如，缩放电路系统230)缩放(例如，成线性或对数缩放的直方图‘区间(bins)’)，并且可以将计数存储在用户可访问的一或多个模式寄存器中，例如模式寄存器240。
根据本公开的一个实施例，通过ECS操作生成的一或多个错误计数(例如，总码字错误的计数、检测到的错误的行数的计数、具有最高错误数目的单个行上的错误数目的计数，等)可被线性缩放为多个直方图区间中的一个，其中直方图区间数目存储在用户可访问的位置(例如，模式寄存器)中，以便于报告。下表2示出了一个这样的实例，其中使用等于64位大小的直方图区间(即，线性缩放的区间)来存储缩放的错误计数。
表2
| 原始错误计数 | 所报告的缩放计数 |
| 0-63 | 0 |
| 64-127 | 1 |
| 128-191 | 2 |
| 192-255 | 3 |
| … | … |
| 64×n-64×(n+1)-1 | n |
根据本公开的另一实施例，通过ECS操作生成的错误计数可被对数缩放为多个直方图区间中的一个，其中直方图区间数目存储在用户可访问的位置(例如，模式寄存器)中，以便于报告。下表3示出了一个这样的实例，其中使用大小不断增大的直方图区间(例如，对数缩放的区间，各自比先前区间大四倍)来存储缩放的错误计数。
表3
| 原始错误计数 | 所报告的缩放计数 |
| 0-3 | 0 |
| 4-15 | 1 |
| 16-63 | 2 |
| 64-255 | 3 |
| 256-1023 | 4 |
| … | … |
| 4<sup>n</sup>-((4<sup>n+1</sup>)-1) | n |
根据另一实施例，可以移动缩放的直方图区间，以便报告缩放的错误计数0，直到超出初始阈值，之后将(例如，线性或对数)缩放的非零计数存储在用户可访问的位置中。根据本公开的一个方面，可以通过将阈值写入到例如存储器装置的另一模式寄存器来(例如，通过制造商、系统积分器或甚至端子用户)对初始阈值进行编程。尽管初始水平可以设置为任何值，但是将初始阈值与2的倍数(例如，10、12、14、16等)或2的幂(例如，8、16、32、64等)对齐，以允许简化设计。类似地，尽管分级水平可以是任何缩放因子，但是2的倍数(例如，2、4、6、8等)或2的幂(例如，2、4、8等)同样允许简化设计。下表4示出了一个这样的实例，其中使用相等大小的直方图区间(即，线性缩放的区间)来存储超出初始阈值水平的缩放的错误计数。
表4
| 原始错误计数 | 所报告的缩放计数 |
| 0-127 | 0 |
| 128-143 | 1 |
| 144-159 | 2 |
| 160-175 | 3 |
| 176-191 | 4 |
| … | … |
| 127+(16×(n-1))-127+(16×n) | n |
前述方法提供了关于存储器装置的故障计数增加的信息(例如，潜在地指示存储器性能/可靠性的恶化)，同时不将原始细节水平证明为单个存储器装置行为。因此，存储器系统可经配置以确定可接受的错误水平(例如，基于所报告的缩放计数)，并且基于这些错误采取补救措施(例如，警告、装置回收、更改装置操作参数等)。
图3是示意性地示出根据本发明技术的实施例的存储器系统300的简化框图。存储器系统300包含可操作地耦合到存储器模块320(例如，双线直插式存储器模块(DIMM))的主机装置310。存储器模块320可以包含通过总线340可操作地连接到多个存储器装置350的控制器340。根据本公开的一个方面，存储器装置350中的每一个可经配置以将一或多个缩放的错误计数存储在用户可访问的位置中，如上文更详细地论述的，并且响应于通过总线340从控制器340或主机装置310接收到的请求而提供缩放的错误计数。
图4是示出根据本发明技术的实施例的操作存储器系统的方法的流程图。所述方法包含对存储器阵列执行错误检测操作以确定检测到的错误的原始计数(框410)。根据本公开的一个方面，如上文图2中更详细地示出的，可以用ECC电路系统220执行框410的错误检测操作。所述方法进一步包含将检测到的错误的原始计数与阈值进行比较以确定超出阈值的量(框420)。根据本公开的一个方面，如上文图2中更详细地示出的，可以使用缩放电路系统230实施框420的比较特征。所述方法进一步包含根据缩放算法缩放超出阈值的量以确定缩放的错误计数(框430)。根据本公开的一个方面，如上文图2中更详细地示出的，可以使用缩放电路系统230实施框430的缩放特征。所述方法进一步包含将缩放的错误计数存储在用户可访问的存储位置中(框440)。根据本公开的一个方面，如上文图2中更详细地示出的，可以使用模式寄存器240实施框440的存储特征。
应注意，上文描述的方法描述了可能的实施方案，并且操作和步骤可以重新布置或以其它方式加以修改，并且其它实施方案是可能的。此外，可以组合来自所述方法中的两个或更多个的实施例。
可以使用各种不同技术和技艺中的任一个来表示本文中所描述的信息和信号。例如，可以用电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合来表示在整个上文描述中可能参考的数据、指令、命令、信息、信号、位、符号和码片。一些图式可以将信号示出为单个信号；然而，本领域的一般技术人员将理解，所述信号可以表示信号总线，其中总线可以具有多种位宽度。
本文中所论述的包含存储器装置在内的装置可以形成于半导体衬底或裸片，例如硅、锗、硅锗合金、砷化镓、氮化镓等上。在一些情况下，衬底是半导体晶片。在其它情况下，衬底可以是绝缘体上硅(SOI)衬底，例如玻璃上硅(SOG)或蓝宝石上硅(SOP)，或另一衬底上的半导体材料的外延层。可以通过使用包含但不限于磷、硼或砷的各种化学物种的掺杂来控制衬底或衬底的子区的导电性。可以在衬底的初始形成或生长期间，通过离子植入或通过任何其它掺杂手段来进行掺杂。
本文中所描述的功能可以以硬件、由处理器执行的软件、固件或其任何组合实施。其它实例及实施方案在本公开及所附权利要求书的范围内。实施功能的特征也可以在物理上位于各个位置处，包含分布以使得功能的各部分在不同物理位置处实施。
如本文中所使用，包含在权利要求书中，如在项目的列表(例如，以例如“中的至少一个”或“中的一或多个”之类的短语开始的项目的列表)中所使用的“或”指示包含性列表，使得例如，A、B或C中的至少一个的列表意味着A或B或C，或者AB或AC或BC，或者ABC(即，A和B和C)。此外，如本文所使用，短语“基于”不应理解为参考封闭条件集。例如，在不脱离本公开的范围的情况下，描述为“基于条件A”的示例性步骤可以基于条件A和条件B两者。换句话说，如本文中所使用，短语“基于”应同样地解释为短语“至少部分地基于”。
从上文中将了解，本文中已出于说明的目的描述本发明的具体实施例，但可在不偏离本发明的范围的情况下进行各种修改。相反，在前述描述中，论述了众多具体细节以提供对本发明技术的实施例的透彻和启发性描述。然而，相关领域的技术人员将认识到，可以在并无具体细节中的一或多个的情况下实践本公开。在其它情况下，未展示或未详细地描述通常与存储器系统和装置相关联的众所周知的结构或操作，以避免混淆技术的其它方面。一般来说，应理解，除了本文中所公开的那些具体实施例之外的各种其它装置、系统及方法可以在本发明技术的范围内。
Claims (20)
1.一种设备，其包括：
存储器阵列，其包含以多个列和多个行布置的多个存储器单元；以及
电路系统，其经配置以：
对所述存储器阵列执行错误检测操作以确定检测到的错误的原始计数，
将所述检测到的错误的原始计数与阈值进行比较以确定超出阈值的量，
根据缩放算法缩放所述超出阈值的量以确定缩放的错误计数，并且
将所述缩放的错误计数存储在用户可访问的存储位置中。
2.根据权利要求1所述的设备，其中所述错误检测操作包括错误检查和擦除，所述错误检查和擦除从所述多个行中的每一行读取数据，并且基于包含至少一个位错误的所述多个行的数目来确定所述检测到的错误的原始计数。
3.根据权利要求1所述的设备，其中所述错误检测操作包括错误检查和擦除，所述错误检查和擦除从存储于所述存储器阵列中的多个码字中的每一个读取数据，并且基于在所述错误检测操作期间检测到的码字错误的总数目来确定所述检测到的错误的原始计数。
4.根据权利要求1所述的设备，其中所述错误检测操作包括错误检查和擦除，所述错误检查和擦除从所述多个行中的每一行读取数据，并且基于所述多个行中生成最大数目个错误的一行来确定所述检测到的错误的原始计数。
5.根据权利要求1所述的设备，其中所述缩放算法采用对数缩放。
6.根据权利要求1所述的设备，其中所述超出阈值的量对应于所述检测到的错误的原始计数与所述阈值之间的差。
7.根据权利要求1所述的设备，其中所述缩放算法采用线性缩放。
8.根据权利要求1所述的设备，其中所述阈值大于0。
9.根据权利要求1所述的设备，其中所述用户可访问的存储位置包括所述设备的模式寄存器。
10.根据权利要求1所述的设备，其中所述存储器阵列是DRAM阵列。
11.一种方法，其包括：
对存储器阵列执行错误检测操作以确定检测到的错误的原始计数；
将所述检测到的错误的原始计数与阈值进行比较以确定超出阈值的量；
根据缩放算法缩放所述超出阈值的量以确定缩放的错误计数，并且
将所述缩放的错误计数存储在用户可访问的存储位置中。
12.根据权利要求11所述的方法，其中所述错误检测操作包括错误检查和擦除，所述错误检查和擦除从所述多个行中的每一行读取数据，并且基于包含至少一个位错误的所述多个行的数目来确定所述检测到的错误的原始计数。
13.根据权利要求11所述的方法，其中所述错误检测操作包括错误检查和擦除，所述错误检查和擦除从存储于所述存储器阵列中的多个码字中的每一个读取数据，并且基于在所述错误检测操作期间检测到的码字错误的总数目来确定所述检测到的错误的原始计数。
14.根据权利要求11所述的方法，其中所述错误检测操作包括错误检查和擦除，所述错误检查和擦除从所述多个行中的每一行读取数据，并且基于所述多个行中生成最大数目个错误的一行来确定所述检测到的错误的原始计数。
15.根据权利要求11所述的方法，其中所述缩放算法采用对数或线性缩放中的一个。
16.一种设备，其包括：
存储器阵列，其包括以多个列和多个行布置的多个存储器单元；以及
电路系统，其经配置以：
对所述存储器阵列执行错误检测操作，以确定检测到的错误的原始计数和初始最高的检测到的错误计数，
将所述检测到的错误的原始计数与第一阈值进行比较以确定第一超出阈值的量，
将所述初始最高的检测到的错误计数与第二阈值进行比较以确定第二超出阈值的量，
根据第一缩放算法缩放所述第一超出阈值的量以确定缩放的总错误计数，
根据第二缩放算法缩放所述第二超出阈值的量以确定缩放的最高错误计数，并且
将所述缩放的总错误计数和所述缩放的最高错误计数存储在用户可访问的存储位置中。
17.根据权利要求16所述的设备，其中所述检测到的错误的原始计数对应于(i)包含至少一个位错误的所述多个行的数目，或(ii)在所述错误检测操作期间检测到的码字错误的总数目。
18.根据权利要求16所述的设备，其中所述初始最高的检测到的错误计数在所述错误检测操作期间所述多个行中生成最大数目个错误的一行。
19.根据权利要求16所述的设备，其中所述第一和第二缩放算法各自采用对数或线性缩放中的一个。
20.根据权利要求16所述的设备，其中所述设备为是DDR5 DRAM装置。
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