SU526023A1 - Запоминающее устройство - Google Patents

Запоминающее устройство

Info

Publication number
SU526023A1
SU526023A1 SU2074065A SU2074065A SU526023A1 SU 526023 A1 SU526023 A1 SU 526023A1 SU 2074065 A SU2074065 A SU 2074065A SU 2074065 A SU2074065 A SU 2074065A SU 526023 A1 SU526023 A1 SU 526023A1
Authority
SU
USSR - Soviet Union
Prior art keywords
information
inputs
memory
registers
pde
Prior art date
Application number
SU2074065A
Other languages
English (en)
Inventor
Сергей Георгиевич Тропский
Вячеслав Федорович Шуленин
Галина Ивановна Дмитракова
Original Assignee
Предприятие П/Я Г-4257
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я Г-4257 filed Critical Предприятие П/Я Г-4257
Priority to SU2074065A priority Critical patent/SU526023A1/ru
Application granted granted Critical
Publication of SU526023A1 publication Critical patent/SU526023A1/ru

Links

Landscapes

  • Storage Device Security (AREA)

Description

(54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО
Изобретение касаетс  автоматики и вычислительной техники и предназначено ап  хранени  и выдачи информации с возможностью ее перезаписи.
Известно запоминающее устройство, соето щее из регистров, схем управлени  перезаписью и коммутатора 1. В этом устройстве ап . каждого регистра имеютс  схемы перезаписи. Кроме того, устройство не позвол ет производить многократную выдачу программ в течение нескольких циклов без записи их извне.
Известно также запоминающее устройств содержащее распределитель, кольцевые регистры , ключи, первые входы которых соединены с шиной записи, элементы ИЛИ 2 ,
Недостатком данной схемы  вл егс  наличие сумматоров, а также зависимость изменени  информации в старшем разр де от имеющейс  информации в младшем разр де (ап  записи 1 в старший разр д на первом входе сумматора младшего разр да необходимо наличие 1).
Цель изобретени  - расширить функциональные возможности устройства.
Дл  этого входы считьтани  запоминающих элементов первого кольцевого регистра подключены к выходам распределител , выходы последних запоминающих элементов кольцевых регистров соединены со вторы.ми входами ключей, выходы которых поц,- клю.чены ко входам элементов ИЛИ, выходы элементов ИЛИ, кроме последнего, соединены с первыми входами последних запоминающих элементов кольцевых регистров, выход последнего элемента ИЛИ соединен с шиной нулевого потенциала, выходы запоминающих элементов соединены со входами предыдущих запоминающих элементов кольцевых регистров.
На фиг. 1 дана функциональна  схема предлагаемого устройства; на фиг. 2 - принципиальна  электрическа  схема устройства.
Устройство содержит кольцевые регистры 1, распределитель 2, ключи 3, элементы ИЛИ 4. Каждый кольцевой регистр состоит из М запоминающих элементов { ) 5, которые имеют входы записи информации 6 и входы считьтани  7. Последние ЗЭ кольцевых регистров, кроме указанных, имеют дополнительные входы записи внешней информации 8. Первые входы ключей соединены с входами 9 и 10 вводы информаш и в запоминающее устройство (ЗУ). Вторые вхо ды 11 и 12 ключей соединены с выходами последних ЗЭ кольпевых регистров. Дл  записи и считьшави  информации в ЗУ имеютс  соответственно входы 13 и 14. Схема соединени  ЗЭ кольцевых регистров между собой, с ключами и распределителем дана на фиг. 1. Устройство работает следующим образом Информаш   хранитс  в ЗЭ 5 кольцевых регистров. Синхронно с приходом на вход 14 импульса считьтани  информации из ЗУ с выхода распределител  2 на вход считывани  информации из ЗЭ поступает считьшающий импульс, которьш проходит через (N - 1) и N ЗЭ и производит синхронное считывание во всех ( N - 1) х ЗЭ кольцевых регистров с одновременной записью этой информации в N - е ЗЭ соответствующих кольцевых регистров. Синхронно с этим же импульсом информаци  из ( N- 1) ЗЭ считьюани  из ЗУ на выход. Вслед за первым импульсом, со сдвигом на равные промежутки времени, на входы считывани  информации 7 из ЗЭ 5 с выходов распределител  поступают импульсы, которы производ т сдвиг информации по направпению ее вьтода из ЗУ путем считывани  информации из предыдущих ЗЭ кольцевых регистров с одновременной записью в последующие ЗЭ соответствующих кольцевых регистров . Импульсом, поступаютк с ъ-го выхода распределител , производитс  запись информации в ЗУ, в режиме считывани  информации из ЗУ этот импульс не поступает. С поступлением импульса с выхода (п + 1) распределител  2 цикл завершаетс  и импуль сы с выхода распределител  не поступают. С приходом каждого из последующих импуль сов считывани  информации из ЗУ цикл повтор етс  и из ЗУ считываютс  слова, первоночально записанные в следующей последовательности: первое слово записьтаетс  в (N - 1) ЗЭ кольцевых регистров, второе в (N - 2) ЗЭ и т.д. Пример построени  принципиальной схемы с феррит-диодными элементами в качестве запоминающих элементов показан на фиг. 2. Устройство содержит кольцевые регистры 1, распределитель 2, ключи 3, объединенны эмиттерами, которые реализуют схему ИЛИ Каждый кольцевой регистр 1 состоит из запоминающих элементов 5, представл ющих собой феррит-диодный элемент (ФДЭ) ФДЭ представл ет собой два соответствующем образом прошитых сердечника 15 и два диода 16. Сердечники прошиты обмотками записи 17, считывани  18, коммутационными обмотками 19. Сердечники последних ФДЭ, кроме указанных обмоток, прошиты обмотками записи внешней информации 20. Конец обмотки считьтани  ФДЭ соединен с началами коммутационных обмоток данного ФДЭ. Концы коммутационных обмоток 19 подключены соответственно к анодам диодов 16. Катоды диодов 16 подключены соответственно к обмоткам записи 17 последующего ФДЭ. Выход обмотки записи 17 последующих ФДЭ предыдущих регистров соединен с началом обмотки считывани  предыдущих ФДЭ последующих регистров. Выходы обмоток записи 17 последнего кольцевого регистра объединены между собой и подключены к шине нулевого потенциала, а входы обмоток считьтани  18 ФДЭ первого кольцевого регистра подключены к соответствующим его выходам . Выходы обмоток записи 17 внешней информации предыдущих последних ФДЭ кольцевых регистров подключены ко вторым входам соответствующих ключей 3, первые входы которых подключены к входам 11 и 12 ввода информации в ЗУ, а объединенные эмиттеры предыдущих транзисторных ключей 3 подключены к объединенным входам обмоток записи 17 внешней информации последующих последних ФДЭ кольцевых регистров 1. Устройство работает следующим образом. Информаци  из ЗУ выдаетс  с выходных обмоток при поступлении первого импульса с выхода распределител  2, синхронного с импульсом считьтани  информации из ЗУ, поступающим на вход 14. Одновременно эта информаци  переписьтаетс  в последние ФДЭ. За остальные п-1 импульсы происходит сдвиг информации в ЗУ на один разр д по направлению ее вьтода. Считьгоающий импульс при этом проходит по обмотке считывани  18. ФДЭ первого регистра 1 коммутируетс  через один из диодов 16 в зависимости от записанной информации в обмотки записи 17 последуюишх ФДЭ этого же регистра. С выхода обмотки записи 17 ФДЭ первого регистра 1 импульс поступает на начало обмотки считьтани  18 ФДЭ последующего регистра с номером, соответствующим номеру ФДЭ в предыдущем регистре, на которьш подавалс  импульс считывани . В режиме записи информации происходит процесс, аналогичньш работе ЗУ в режиме считьюани , но с п-го выхода поступает импульс дл  записи внешней информации, которьш при считьтании отсутствует. Этот импульс проходит через обмотхи записи 17 и ключ 3 в зависимости от записьшаемой информации О или 1 всех последних ФДЭ и производит запись информации в ЗУ.

Claims (2)

1.Авторское свидегельсгво №377886, М. 11 С 19/ОО, опубл. 1973.
2.Авторское свидетельство № 343305, М. КлГО 11 С 19/00, опубл. 1972 г.
п
SU2074065A 1974-11-11 1974-11-11 Запоминающее устройство SU526023A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU2074065A SU526023A1 (ru) 1974-11-11 1974-11-11 Запоминающее устройство

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU2074065A SU526023A1 (ru) 1974-11-11 1974-11-11 Запоминающее устройство

Publications (1)

Publication Number Publication Date
SU526023A1 true SU526023A1 (ru) 1976-08-25

Family

ID=20600399

Family Applications (1)

Application Number Title Priority Date Filing Date
SU2074065A SU526023A1 (ru) 1974-11-11 1974-11-11 Запоминающее устройство

Country Status (1)

Country Link
SU (1) SU526023A1 (ru)

Similar Documents

Publication Publication Date Title
SU526023A1 (ru) Запоминающее устройство
SU809182A1 (ru) Устройство управлени пам тью
JPH0427636B2 (ru)
SU1695289A1 (ru) Устройство дл вычислени непрерывно-логических функций
SU507897A1 (ru) Запоминающее устройство
SU1499335A1 (ru) Накапливающий сумматор
SU702530A1 (ru) Двоично-дес тичный счетчик
JP2667702B2 (ja) ポインタリセット方式
SU1206806A1 (ru) Устройство дл редактировани списка
SU640300A1 (ru) Устройство дл хранени и преобразовани информации
SU610175A1 (ru) Ассоциативное запоминающее устройство
SU1298766A1 (ru) Устройство дл формировани адресов процессора быстрого преобразовани Фурье
SU663113A1 (ru) Двоичный счетчик
SU765881A1 (ru) Аналоговое запоминающее устройство
SU1270897A1 (ru) Преобразователь параллельного кода в последовательный
SU478307A1 (ru) Устройство дл управлени процессом
SU693408A1 (ru) Генератор псевдослучайных чисел
SU1394239A1 (ru) Логическое запоминающее устройство
SU450233A1 (ru) Запоминающее устройство
SU447708A1 (ru) Устройство дл формировани к-значных функций
SU494745A1 (ru) Устройство дл синтеза многотактной схемы
SU849299A1 (ru) Запоминающее устройство
SU496604A1 (ru) Запоминающее устройство
SU1273929A1 (ru) Устройство управлени обращением к подпрограммам
SU651416A1 (ru) Ассоциативное запоминающее устройство