SU640300A1 - Устройство дл хранени и преобразовани информации - Google Patents

Description

1

Изобретение относитс  к вычислительной технике и предназначено дл  хранени  и преобразовани  информации в цифрово.м виде.

Известны устройства хранени  и преобразовани  информации на магнитных сердечниках 1.

Недостатком известных устройств  вл етс  сравнительно мала  технологичность, надежность и быстродействие, вследствие невозможности нрименени  в них полупроводниковых интегральных блоков хранени  информации, отличающихс  наиболее высокой технологичностью, надежностью, быстродействием и сравнительно малой стоимостью .

Известно устройство дл  хранени  и преобразовани  информации, содержащее /г  чеек пам ти, регистр числа, регистр первого операнда и регистр второго операнда, выход каждого разр да регистра числа соединен с информационным входом соответствующей  чейки пам ти, первый и второй управл ющие входы которой  вл ютс  нервым и вторым управл ющим входом устройства , выходы всех разр дов регистра адреса соединены с соответствующими адресными входами каждой  чейки пам ти информации, вход регистра адреса  вл етс  информационным входом устройства 2.

Недостатком известного устройства  вл етс  его ограниченные функциональные возможности . Оно может только хранить информацию и не может ее преобразовывать.

Предлагаемое устройство позвол ет устранить этот недостаток. С целью придани  устройству возможности программируемого преобразовани  информации, устройство дополнительно содержит п коммутаторов, выходы каждого коммутатора соединены с (т-1)-ым и (т-2)-ым адресными входами соответствующей  чейки нам ти ииформации , первый и второй информационные входы каждого коммутатора соединены с выходами (т-1)-го и /п-го разр дов регистра адреса, третий н четвертый информационные входы каждого коммутатора соединены с выходами соответствующих разр дов регистра первого операнда и регистра второго операнда соответственно, первый, второй и третий управл ющие входы каждого коммутатора  вл ютс  третьим, четвертым и п тым управл ющим входом устройства соответственно .

На чертеже приведена функциональна  схема предлагаемого устройства хранени  и преобразовани  информации.

Устройство содержит п  чеек пам ти 1 разр дной организацией и встроенными дешифраторами адреса (л соответствует числу разр дов устройства). Информационные выходы 2  чейки цам ти соединены с соответствующими информационными входами регистра 3 числа, регистра 4 первого операнда и регистра 5 второго операнда. Каждый разр д информационного выхода 6 регистра 3 числа соединен с информационным входом 7 соответствующей  чейки пам ти 1. Первый (8) и второй (9) управ.т ющие входы каждой  чейки пам ти 1  вл ютс  первым (10) и вторым (И) управл ющим входом устройства. Выходы 12 (т-2) разр дов регистра 13 адреса соедипепы с соответствующими (т-2) адресными входами 14 блоков 1. Вход регистра 13 адреса  вл етс  информационным входом 15 устройства . Устройство содержит п коммутаторов 16. Выходы 17 и 18 каждого коммутатора 16 соединены с первым и вторым адресными входами соответств аощей  чейки пам ти 1. Первый (19) и второй (20) информационные входы каждого коммутатора 16 соединены с выходами первого и второго разр дов регистра 13 адреса. Третий (21) и четвертый (22) информационные входы каждого коммутатора 16 соединены с выходами соответствующих разр дов регистра (4) первого операнда и регистра (5) второго операнда. Первый (23), второй (24) и третий (25) управл ющие входы каждого коммутатора 16  вл ютс  третьим (26), четвертым (27) и п тым (28) управл ющим входом устройства соответственно.

Устройство работает следующим образом .

Коммутатор 16 реализует логические функции

Xii XziXzii

Xis XzoXzs + Xz2,X2b,

где Xn, Xis, Xig, Xw, , Xz2, XZB, Xzt, 25 - переменные на выводах 17-25 коммутатора 16 соответственно.

Устройство может работать в режимах:

записи кода из регистра 3 числа в  чейку пам ти 1 по адресу из регистра 13 адреса;

считывани  содержимого  чейки пам ти, по адресу из регистра 13 адреса и записи считанного кода в регистр 3 числа, либо в регистр 4 операнда 1, либо в регистр 5 операнда 2;

выполнени  логической операции над всеми разр дами операндов, хран щихс  в регистрах 4 и 5, с записью результата в регистр 3.

В режиме записи подаетс  управл ющий сигнал на вход 26. При этом на адресные входы 1, 2  чейки пам ти 1 подаютс  сигналы с выходов 1-го и 2-го разр дов регистра адреса. На вход 10 подаетс  управл ющий сигнал, разрещающий запись. При этом код, подаваемый на входы 7 с выходов 6 регистра 3 числа, записываетс  по адресу, код которого действует на адресных входах  чейки пам ти 1 и соответствует коду Б регистре 13 адреса. 5 В режиме считывани  также подаетс  управл ющий сигнал на вход 26, при этом код адреса в  чейках пам ти совпадает с кодом регистра 13 адреса. Далее подаетс  управл ющий сигнал на вход И и разрешает

0 считывание информации из соответствующей  чейки пам ти 1. Считанный код с выхода 2  чейки пам ти 1 поступает на информационные входы регистров 3, 4, 5 и может быть записап в любой из этих регистров.

5 В режиме выполнени  логической операции операнды предварительно считываютс  из  чейки пам ти 1 информации и записываютс  в регистры 4 и 5. Далее подаютс  управл ющие сигналы на входы 27 и 28.

0 При этом на адресных входах 3-т  чейки пам ти 1 действует код, записанный в разр дах 3-т регистра 13 адреса. Этот код , выбирает в  чейках пам ти 1 сегмепт из четырех  чеек. Дл  адресации конкретной

5  чейки в выбранном еегменте необходимо дополнительно указать значение 1-го и 2-го разр да кода адреса. При действии управл юн их сигналов на входах 27 и 28 на 1-й адресный вход в  чейке пам ти 1 1-го разр да подаетс  сигнал 1-го разр да из регистра 4, а на 2-й адресный вход - сигнал 1-го разр да из регистра 5. Соответственно на 1-й адресный вход  чейки пам ти 1 2-го разр да подаетс  сигнал с выхода 2-го разр да регистра 4, а на 2-й адресный вход - со 2-го разр да регистра 5 и т. д.

Таким образом, выбор конкретной  чейки в сегменте из четырех  чеек в каждом блоке 1 определ етс  значени ми соответствующего разр да операндов 1 и 2. Така  адресаци  позвол ет реализовать табличным методом любую логическую функцию. Пусть требуетс  реализовать логическую функцию (И). Тогда в сегмент из четырех  чеек, соответствующий данной функции , следует записать код

XiXz I п

0000 О

0100 о

1000 о

1111

Здесь XiXz - код на адресных входах 1, 2  чейки пам ти 1.

Далее, при поступлении сигнала на вход 11, разрешающего считывание, из накопител  считываетс  код, который  вл етс  результатом выполнени  соответствующей логической функции (И) в каждом разр де. Этот код записываетс  в регистр 3.

Следует заметить, что в насто щее врем 

выпускаютс  большие интегральные схемы

полупроводниковых запоминающих устройств - блоки хранени  информации с

разр дной организацией и встроенными дешифраторами . Они обладают неразрушающим считыванием. Поэтому регенерировать таблицы в  чейках пам ти не требуетс .

Адрес таблицы задаетс  кодом в разр дах (3-т) регистра 13 адреса.

Содержимое таблиц мен ть программным путем. Следовательно, программным путем можно мен ть набор выполн емых операций.

Использу  поразр дные логические операции и операцию сдвига, которую можно реализовать при записи из  чейки пам ти 1 в регистр 3, 4 или 5, можно выполн ть арифметические операции.

Claims (2)

1. Формула изобретени 

   Устройство дл  хранени  и преобразовани  информации, содержащее /г  чеек пам ти , регистр числа, регистр первого операнда , регистр второго операнда и регистр адреса, причем выход каждой  чейки пам ти соединен с соответствующими информационными входами регистра числа, регистра первого операнда и регистра второго операнда, выход каждого разр да регистра числа соединен с информационным входом соответствующей  чейки пам ти, первый и второй управл ющие входы которой  вл ютс  первым и вторым управл ющими входами устройства, выходы (т-2) разр дов

   регистра адреса соединены с соответствующими (т-2) адресными входами каждой  чейки пам ти, вход регистра адреса  вл етс  информационным входом устройства, отличающеес  тем, что, с целью расширени  функциональных возможностей устройства за счет придани  ему возможности программируемого преобразовани  информации , устройство дополнительно содержит коммутаторы, выходы каждого коммутатора соединены с (т-1)-ым и /п-ым адресными входа;у и соответствующей  чейки , нервый и второй информационные входы каждого коммутатора соединены с выходами (т-1)-го и т-го разр дов регистра адреса , третий и четвертый информационные входы каждого коммутатора соединены с выходами соответствующих разр дов регистра нервого операнда и регистра второго

   операнда соответственно, первый, второй и третий управл ющие входы каждого коммутатора  в ютс  третьим, четвертым и п тым управл ющим входом устройства соответственно .

   Источники ;п1формации,

   прин тые во внимание прн экспертизе 1. А. Г. Шигин н А. А. Дерюгнн, «Цифровые вычислительные машины, «Энергн , М., 1975, с. 416-426.
2. 2. «Интегральные схемы на МДИ приборах под ред. Карамазинского, «Мир, М., 1975, с. 426-438.

   tf