JPH03252991A

JPH03252991A - 半導体記憶装置

Info

Publication number: JPH03252991A
Application number: JP2049955A
Authority: JP
Inventors: Sachitada Kuriyama; 栗山　祐忠; Shuji Murakami; 修二村上; Akihiko Hirose; 愛彦広瀬; Yasumasa Nishimura; 西村　安正; Kenji Anami; 穴見　健治
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1990-02-28
Filing date: 1990-02-28
Publication date: 1991-11-12
Anticipated expiration: 2013-01-26
Also published as: JP2703642B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、半導体記憶装置に関し、特に順次読み出し
／書き込み動作を行なうものに関するものである。

〔従来の技術〕

第３６図は従来の半導体記憶装置の一例を示すブロック
図であり、図においてｌは行アドレス入力、２はアドレ
ス人力ｌを増幅または反転するための行アドレスバッフ
ァ、３は行アドレス人力ｌに与えられた行アドレス信号
を復号化するための行アドレスデコーダ、４は列アドレ
ス人力、５は列アドレス人力４を増幅または反転するた
めの列アドレスバッファ、６は列アドレス人力４に与え
られた列アドレス信号を復号化するための列アドレスデ
コーダである。７は情報を記憶するメモリセルがマトリ
クス状に配列されたメモリセルアレイ（以下ブロックと
呼ぶ）、８はマルチプレクサ、９は小振幅の読出し電圧
を感知増幅するセンスアンプ、１０はセンスアンプ９の
出力を更に半導体記憶装置の外部に取り出すレベルまで
増幅するための出力データバッファ、９９はセンスアン
プ９と出力データバッファ１０を結ぶデータバス、１１
は読出しデータ出力、１２は書込みデータ人力、１３ａ
は書込みデータ人力１２に与えられた信号を増幅するた
めの入力データバッファ、１３ｂはメモリセルにデータ
を書き込む書き込みドライバである。１４はチップ選択
入力、１５は読出し／書込み制御入力、１６はチップの
選択／非選択とデータの読出し／書込みモードに応じて
上記センスアンプ９．出力データバッファ１０．書込み
データバッファ１３ａ、書込みドライバ１３ｂなどを制
御する、読出し／書込み制御回路、９９はセンスアンプ
９と出力データバッファ１０及び書き込みドライバ１３
ｂと書き込みデータバッファを結ぶデータバスである。

第３７図は上記第３６図の半導体記憶装置のメモリセル
周辺部を詳細に示したブロック図で、ここでは説明を簡
略化するため２行２列の構成のものを用いて示す。図に
おいて、２０ａ、２０ｂと２１ａ、２１ｂとはそれぞれ
対応するビット線対であり、２２と２３は行アドレスデ
コーダ３の出力点に接続されたワード線、２４ａ〜２４
ｄはワード線２２．２３とビット線対２０ａ、２０ｂと
２１ａ、２１ｂとの交点に配置されたメモリセル、２５
ａ、２５ｂ、と２６ａ、２６ｂは一端を電源１８に他端
をビット線に接続されたビット線負荷である。２７ａ、
２７ｂと２８ａ、２８ｂは列アドレスデコーダ６の出力
信号がゲートに入力され、ドレイン又はソースがそれぞ
れビットｇ２０ａ。

２０ｂと２１ａ、２１ｂに接続され、ソース又はドレイ
ンが入／出力線（以後Ｉ１０線という）対２９ａ、２９
ｂに共通に接続され、マルチプレクサ８を構成するトラ
ンスファゲートである。９はＩ１０線対２９ａ、２９ｂ
の電位差を検出するセンスアンプ、１０はセンスアンプ
９の出力を増幅する出力バッファである。またメモリセ
ルの増加に伴ない、ワード線２２．２３に多くのメモリ
セル２４がつくと１つのワード線への負荷が増加する。

このためアクセス時間の高速性及び低消費化に対して好
ましくない。この解決策として、ブロック７を複数化す
ることで、１つのワード線への負荷を減らすようにして
いる。このため、各ブロックを選択するためのブロック
アドレスが必要となる。

メモリセル２４には、例えば、第３８図（ａ）に示す高
抵抗負荷型ＮＭＯＳメモリセルや、第３８図（ハ）に示
すＣＭＯ３型メモサメモリセルられる。ここで第３８図
（ａ）、　Ｃｂ）を用いて上記ＮＭＯＳ、ＣＭＯ８型メ
モ型上モリセルて詳述すると、４１ａ。

４１ｂはドレインを記憶ノード４５ａ、４５ｂに、ゲー
トを互いに他方のドレインに、ソースを接地１９に接続
したＮチャネルのドライバートランジスタ、４２ａ、４
２ｂはドレインまたはソースを記憶ノード４５ａ、４５
ｂに、ゲートをワード線２２または２３に、ソースまた
はドレインをピント線２０または２１に接続したＮチャ
ネルのアクセストランジスタ、４３ａ、４３ｂは一端を
電源１８に他端を記憶ノード４５ａ、４５ｂに接続した
負荷抵抗、４４ａ、４４ｂはドレインを記憶ノードに、
ゲートを互いに他のドレインに、ソースを電源１８に接
続したＰチャネルトランジスタである。

次に動作について説明する。まず、メモリセル２４ａを
選択する場合には、行アドレス入力ｌから選択すべきメ
モリセル２４ａが位置する行に対応した行アドレス信号
が入力され、メモリセル２４ａが接続されたワード線２
２が選択（例えば、Ｈｉｇｈ）レベルになり、他のワー
ド線２３は非選択（例えば、Ｌｏｗ　）レベルにされる
。同様にビット線の選択も列アドレス人力４から選択す
べきメモリセル２４ａとそのメモリセル２４ａとが接続
されたビット線対２０ａ、２０ｂが位置する列に対応し
た列アドレス信号が入力され、そのビット線対２０ａ、
２０ｂに接続されたトランスフアーゲ−１２７ａ、２７
ｂのみが導通するので、選択されたビット線２０ａ、２
０ｂのみＩ１０線対２９ａ、２９ｂに接続され、他のビ
ット線２１ａ、２１ｂは非選択となり、Ｉ１０線対２９
ａ、２９ｂから切り離される。このときの動作タイ稟ン
グを第３９図に示す。図において、Ａ　（Ｈはアドレス
人力、ＡｏＵＴはアドレスバッファ出力、ＷＬはワード
線、ＩｌｏはＩ１０線、５Ａｏｕｔはセンスアンプ出力
、［）ｏｕアはデータ出力である。

次に、選択されたメモリセル２４ａの読出し動作につい
て説明する。

いまメモリセルの記憶ノード４５ａがＨｉｇｈレベルで
あり、記憶ノード４５ｂがＬＯ−レベルであるとする。

このとき、メモリセルの一方のドライバートランジスタ
４１ａは非導通状態にあり、他方のドライバートランジ
スタ４１ｂは導通状態にある。ワード線２２が旧ｇｈで
選択された状態にあるから、メモリセルのアクセストラ
ンジスタ４２ａ。

４２ｂは共に導通状態にある。従って、電源ＶＣＣ１８
→ビット線負荷２５ｂ→ビット線２０ｂ→アクセストラ
ンジスタ４２ｂ→ドライバートランジスタ４１ｂ→接地
１９の経路に直流電流が発生する。しかし、もう一方の
経路、即ち電源Ｖｃｃ１８→ビット線負荷２５ａ→ビッ
ト線２０ａ→アクセストランジスタ４２ａ→ドライバー
トランジスタ４１ａ→接地１９の経路ではドライバート
ランジスタ４１ａが非導通であるので直流電流は流れな
い。このとき直流電流の流れない方のビット線２０ａの
電位は、ビット線負荷トランジスタ２５ａ。

２５ｂ、２６ａ、２６ｂの閾値電圧をｖｔｈとすると〔
電源電位−ｖｔｈ）となる。また、直流電流の流れる方
のビット線２０ｂの電位は、ドライバートランジスタ４
１ｂ、アクセストランジスタ４２ｂとビット線負荷２５
ａとの導通抵抗で抵抗分割されて、〔電源電位−ｖｔｈ
）からΔ■だけ電位が低下し、〔電源電位−ｖｔｈ−Δ
Ｖ〕になる。ここでΔ■は、ビット線振幅とよばれ、通
常５０ｍＶ〜５００ｍＶ程度であり、ビット線負荷の大
きさにより調整される。このビット線振幅はトランスフ
ァゲート２７ａ、２７ｂを介してＩ１０線２９ａ　　２
９ｂに現われ、これをセンスアンプ９により増幅し、更
に出力バッファ１０で増幅し、データ出力１１として読
み出される。なお、読出しの場合には書き込みデータバ
ッファ１３ａ及び書き込みドライバ１３ｂは読出し／書
込み制御回路１６によりＩ１０線対２９ａ、２９ｂを駆
動しないようにしている。書込みの場合には、ＬＯ−デ
ータを書き込む側のビット線の電位を強制的に低電位に
引き下げ、他方のビット線の電位を高電位に弓き上げる
ことにより書き込みを行う。例えば、メモリセル２４ａ
に反転データを書込むには、書き込みデータバッファ１
３ａからデータが書き込みドライバ１３ｂに送られ、書
き込みドライバ１３ｂにより一方のＩ１０線２９ａをＬ
Ｏ−レベルに、他方のＩ１０線２９ｂを旧ｇｈレベルに
し、一方のビット線２０ａをＬＯ−レベルに、他方のビ
ット線２０ｂを旧ｇｈレベルにすることにより書込み動
作を行う。

〔発明が解決しようとする課題〕

従来の半導体記憶装置は以上のように槽底されており、
任意のメモリセルのデータの読み出し／書き込みは、必
ず、行と列の２組のアドレスを用いて選択しており、そ
のため動作に時間を要していた。一方、高速な動作が要
求される画像処理装置等においては、半導体記憶装置と
しては必ずしも任意のアドレスを、読み出し／書き込み
する必要はなく、アドレスをある一定の順序で読み出し
／書き込み（以下シリアルアクセスと呼ぶ）ができれば
よく、高速性の方が重視されている。しかし多くのデー
タを高速にシリアルアクセスするにはシフトレジスタが
大きな面積をとってしまう。

この発明は上記のような問題点を解消するためになされ
たもので、シフトレジスタの面積を大きくすることなく
高速なシリアルアクセスができる半導体記憶装置を得る
ことを目的とする。

〔課題を解決するための手段〕

この発明に係る半導体記憶装置は、シフトレジスタを階
層化したものである。また行アドレスの選択にカウンタ
を、列アドレスの選択にシフトレジスタを用いるように
したものである。

〔作用〕

この発明における半導体記憶装置は、シフトレジスタを
階層化したので、シフトレジスタのビット数を減らすこ
とができ、この結果シフトレジスタの面積を低減させる
ことができる。また行アドレスの選択にカウンタを、列
アドレスの選択にシフトレジスタを用いるようにしたの
で高速なシリアルアクセスができる。

〔実施例〕

以下、本発明の一実施例を図について説明する。

第１図は、本発明の一実施例による半導体記憶装置のブ
ロックの構成図を示し、本実施例では、３２個の分割さ
れたブロックを有するものの場合について示しである。

また矢印は、主な信号の流れを示している。図において
、１０１はシリアル・ノーマルコントローラで、シリア
ル及びランダムアクセスモードの切り換えや、シリアル
アクセスの制御を行う。１０２はデータバスシフトレジ
スタ、１０３はトランスファゲートシフトレジスタであ
り、列アドレスの選択を行なう。１０４はセンスアンプ
書き込みドライバシフトレジスタで、各ブロック単位で
センスアンプ９及び書き込みドライバ１３の選択を行な
う。１０５はブロックワード線シフトレジスタで、ブロ
ック単位でのワード線２２の選択を行う。１０７はノー
マル行アドレスカウンタで、ブロック０を除く、ブロッ
ク１〜３１の行アドレスデコーダ３に行アドレスデータ
を出力する。１０８は先読み行アドレスカウンタで、ブ
ロックＯの先読み行デコーダ１０９に行アドレスデータ
を出力する。１０９は先読み行デコーダで、シリアルモ
ード時のブロックＯのワード線２２の選択を行なう。１
１０はノーマルオンリ行デコーダで、ランダムアクセス
時のブロック０のワード線２２の選択を行う。１１１は
トランスファゲートシフトジェネレータで、上記データ
バスシフトレジスタ１０２からの信号により、トランス
ファゲートシフトレジスタ１０３のシフト動作を制御す
る。１１２はセンスアンプ・書き込みドライバシフトジ
ェネレータで、データバスシフトレジスタ１０２及びト
ランスファゲートシフトレジスタ１０３からの信号によ
り、センスアンプ・書き込みドライバシフトレジスタ１
０４のシフト動作を制御する。１１３はブロックワード
線シフトジェネレータで、データバスシフトレジスタ１
０２及びトランスファゲートシフトレジスタ１０３から
の信号によりブロックワード線シフトレジスタ１０５の
シフト動作を制御する。１１４は行アドレスカウントジ
ェネレータ（以下カウントジェネレータと略す）で、ブ
ロックワード線シフトレジスタ１０５からの信号により
ノーマル行アドレスカウンタ１０７及び先読み行アドレ
スカウンタ１０８のカウント動作を制御する。１１６は
データバスセレクタである。

以下の説明として、４Ｍ×１の構成を例として用いて示
す。列アドレスはＹＯ〜Ｙ６の７本、ブロックアドレス
はＹ７〜Ｙｌｌの５本、行アドレスはＸｏ−Ｘ９の１０
本の場合を考える。７本の列アドレスのうちＹ３〜Ｙ６
はデータバスシフトレジスタ１０２で指定される。以下
同様に列アドレスＹＯ−Ｙ２はトランスファゲートシフ
トレジスタ１０３で、ブロックアドレスＹ７〜Ｙｌｌは
センスアンプ・書き込みドライバーシフトレジスタ１０
４及び行シフトレジスタ１０５、行アドレスＸＯ〜Ｘ９
はノーマル行アドレスカウンタ１０７、先読み行アドレ
スカウンタ１０８．ブロックワード線シフトレジスタ１
０５で、先読み行選択デコーダ１０９及びデコーダ３に
より指定される。

次に本発明の詳細な説明するにあたり、シリアルアクセ
ス時のアドレス選択方法を第２図（ａ）に基づいて示す
。なお、これ以降シリアルアクセスは、読み出し動作を
中心に示すものとする。

行アドレスカウンタ１０７及び１０８により１つの行が
選択される。次にブロックワード線シフト１０５により
、１つのブロックのワード線のみが選択される。またセ
ンスアンプの書き込みドライバシフトレジスタ１０４に
より通常、１つのブロックの読み出し時には１６ケのセ
ンスアンプ９が、また書き込み時には１６ケの書き込み
ドライバ１３ｂが選択される。トランスファゲートシフ
トレジスタ１０３により、１つのブロック内でトランス
ファゲート２７が１６対が選択される。この１６対のト
ランスファゲート２７を通して出力されたデータがセン
スアンプ９で増巾され、１６本のデータバス９９に出力
される。データバスシフトレジスタ１０２がデータバス
１６氷中１本を選択し、１ビツトが選ばれる。

次に各レジスタ及びシフトジェネレータの動きを示す。

はじめに、データバスシフトレジスタ１０２によりデー
タバス１６本すべての選択が終了すると、データバスシ
フトレジスタ１０２は、トランスファシフトジェネレー
タ１１１へ信号を送り、その信号を受けたトランスファ
シフトジェネレータ１１１はトランスファゲートシフト
レジスタ１０３にシフト動作をさせる。これにより次の
１６対のトランスファゲート２７が選択され、これらに
ついて、またデータバス９９の選択がデータバスシフト
レジスタ１０２により行われる。ここで更にトランスフ
ァゲート２７の選択が一巡すると、ブロックワード線シ
フトジェネレータ１１３及びセンスアンプ・書き込みド
ライバシフトジェネレータ１１２により、ブロックワー
ド線シフトレジスタ１０５及びセンスアンプ・書き込み
ドライバシフトレジスタ１０４がシフト動作し、次のブ
ロックのワード線及びセンスアンプまたは、書き込みド
ライバが選択される。

同様にしてＯ〜３１ブロックが動作するが、３１ブロツ
クからＯブロックに戻るときには、カウントジェネレー
タ１１４により行アドレスがカウントアツプされている
ので、次の行アドレスに対して、シリアルアクセスが行
われるようになる。

以上のようにして、シリアルアクセス時のアドレス選択
を実現している。またランダムなアクセス時のアドレス
バッファからのアドレス選択に比べ、シリアルモード時
はシフトレジスタからアドレス選択を行うのでデコード
時間がないためランダムアクセスに比べ高速にアクセス
できる。データバスシフトレジスタ１０２．）ランスフ
ァゲートレジスタ１０３．センスアンプ・書き込みドラ
イバシフトレジスタ１０４及びブロックワード線シフト
レジスタ１０５２行アドレスカウンタ１０７．１０８の
順に動作し、シフトレジスタ及びカウンタが階層化され
ている。

ここでシフトレジスタの階層化について、例えば１６ビ
ツトのシフトレジスタを例にとり第２図を用いて示す。

まず階層化されていない場合は、第２図（ｂ）に示すよ
うに１６ビツトで構成される。

次に第２図（Ｃ）に示すように例えば２階層の階層化を
考えると、シフトレジスタを２つにすることで４ビツト
＋４ビツトの８ビツトと、階層化する前に比べ８ビット
減らすことができる。アドレスの選択方法としては、２
層めのｉビット（ｉ＝０〜３）に対し、１層めのＯ〜３
ビットを行い、計１６ビツトとなる。このように階層化
することでシフトレジスタのビット線数及び面積を減ら
すことができる。

ここでシフトレジスタとカウンタの違いについて述べる
。

ここでは例として、ＹＯ，Ｙｌ、Ｙ２の３つのアドレス
について考える。シフトレジスタは第２図（ｄ）に示す
ように・を“Ｈ”状態、○を“Ｌ”状態と考えると、・
がクロック等に制御され、ビットを移動していくもので
あり、他のビットは○である。このためアドレス系の記
憶として用いる場合は、デコード信号の記憶として用い
る。

一方カウンタは、第２図（ｅ）に示すようにクロック等
により全体的流れで見ると・が増加していく。

このため、アドレス系の記憶として用いる場合は、アド
レスバッファの出力信号の記憶として用いる。

この場合シフトレジスタは、８ビツト、カウンタは３ビ
ツト構戒になる。このようにカウンタの方がビット数及
び面積を減らすのに有効である。

しかじカウンタはアドレスバッファの出力信号として用
いるので、この後、デコードする必要があり、すでにデ
コードされているシフトレジスタに比べ動作が遅くなる
。このため本発明のシリアル回路ではアドレスが高速に
変化するカラム系にはシフトレジスタを、またカラム系
が変化している間に変化すればよい十分時間のあるロウ
系には、面積縮小を目的としてカウンタを用いている。

以下、各シフトレジスタ、カウンタの構成及びシリアル
動作方法について示す。

第３図は読み出し系の１ブロツク分のセンスアンプ１０
４及びデータバスシフトレジスタ１０２周辺の詳細なブ
ロック構成国であり、１ブロツクに１２８列、センスア
ンプ９を１６個備え、各センスアンプ９には、８列ずつ
がトランスフアゲ−１２７を通してつながっている。１
６個のセンスアンプ９の出力が１６本のデータバス９９
に伝えられ、データバスシフトレジスタ１０２により１
本のデータバスがデータバスセレクタ１１６で選択され
、読み出しデータが出力される。このとき、トランスフ
ァゲートシフトレジスタ１０３でトランスファゲート２
７の８車中１本を選択、センスアンプ・書き込みドライ
バシフトレジスタ１０４で１１０７９分のセンスアンプ
９、即ち第３図の全てのセンスアンプである１６個が選
択されている。トランスファシフトレジスタ１０３は各
ブロックのトランスファゲート２７とつながっている。

第４図は、階層化されたシフトレジスタの内、最下位の
データバスシフトレジスタ１０２の様子を示す。このデ
ータバスシフトレジスタ１０２は１６ビツトからなり、
０〜１５の数字は、データバスシフトレジスタのビット
番号を示し、シフトレジスタのビット番号に対応する番
号のデータバスがデータバスシフトレジスタ１０２によ
り選択される。データバスシフトレジスタ１０２．トラ
ンスファゲートシフトレジスタ１０３．センスアンプ・
書き込みドライバシフトレジスタ１０４は、各々２つの
バンクＡとＢとに分かれている。例えば、第４図でデー
タバスシフトレジスタ１０２は、番号０，１，４，５，
８，９，１２．１３がバンクＡ、番号２，３，６，７，
１０，１１，１４゜１５がバンクＢに属する。

また第３図ではトランスファゲートシフトレジスタ１０
３及びセンスアンプ・書き込みドライバシフトレジスタ
１０４がそれぞれバンクＡとＢとに分かれており、ブロ
ックの左端から１６力ラム分、センスアンプ９で言えば
２つ分、データバス９９で言えば番号０．１がバンクＡ
に属し、各々次の１６カラム、センスアンプ９の２つ分
、データバス９９の番号２．３がバンクＢに属する。こ
のようにデータバスシフトレジスタ１０２．トランスフ
ァゲートシフトレジスタ１０３．センスアンプ書き込み
ドライバシフトレジスタ１０４はバンクＡ、Ｂに分かれ
ている。

次にこれらのシフトレジスタの動きについて説明する。

第５図にはデータバスシフトレジスタ１０２及びトラン
スファゲートシフトレジスタ１０３のタイミング図を示
している。ここでの例として、シリアルアクセスのスタ
ートアドレスをブロック０゜トランスファゲート０番め
とする。本実施例のシリアルモードはシリアルノーマル
コントローラ１０１にシリアルイネーブルシグナル及び
外部クロック信号が入力されることで行われる。図（ａ
）の−養土の波形は、この外部クロックを示しており、
この外部クロックによって、データバスシフトレジスタ
１０２が動作し、データバス９９がＯ〜１５が順に選択
され、データをシリアルに出力する。

出力するデータはＡ、Ａ、Ｂ、Ｂ、ＡＡ・・・とバンク
Ａ及びＢが２回ずつ交互に出ている。データバス１３番
のデータが出力されると、バンクＡのトランスファゲー
トのＯビットめのデータに関しては、データ出力が完了
したことになる。データバス９９の１４．１５番めのデ
ータが出力されている間、図中ａの期間にバンクＡのト
ランスファゲートは、トランスファゲートシフトジェネ
レータ１１１によりバンクＡのトランスファシフトレジ
スタ１０３がシフト動作して、次にトランスファゲート
の１ビツトめが選択される。第５図（ａ）の上から２及
び３番めの波形がこれに対応する。同様にバンクＢもバ
ンクＡのトランスファゲート１ビツトめのデータバス０
．１番めが読まれている期間すに、トランスファゲート
シフトジェネレータ１１１によりバンクＢのトランスフ
ァシフトレジスタ１０３がシフト動作して、次にトラン
スファゲート１ビツトめが選択される。以下同様にして
、トランスファゲート１〜７ビツトめまで行われる。

図（ｂ）にこの動作を示す。

次にブロックが変わるときについて第６図に、例として
ブロックＯからブロックｌへ変わるときのタイミング図
を示した。

トランスファゲートは７ビツト目の後、上記に示したの
と同様の動作でＯビットめへ戻る。センスアンプ・書き
込みドライバシフトレジスタ１０４も同様にして、バン
クＡが期間ａの間に、バンクＢが期間すの間にセンスア
ンプ・書き込みドライバシフトジェネレータ１１２によ
りシフトし、次のブロック１のセンスアンプまたは書き
込みドライバーが選択される。

このようにして、２つのバンクに分け、一方のバンクの
データがアクセスされている間に他方のバンクがシフト
動作することで、トランスファゲート２７やセンスアン
プ９の選択が切り換る際のアクセスタイムの遅れをなく
している。

一方、ブロックワード線シフトレジスタ１０５により選
択されるワード線２２においては、ワード線２２は容量
及び抵抗が大きいため、選択時間がかかる。このため、
第６図に示したように、ブロック０、最後から４番めの
データが読まれ始めると、ブロックワード線シフトジェ
ネレータ１１３によりブロックワード線シフトレジスタ
１０５がシフト動作して、ブロック１のワード線も立ち
上がる。ブロック０のワード線はブロック０のデータが
すべて読み終るとブロックワード線シフトジェネレータ
１１３によりブロックワード線シフトレジスタ１０５が
シフトして非選択に変わる。

第６図のＣの期間はワード線２２の２重選択、すなわち
次のブロックのワード線２２を同時に選択することによ
り、次のブロック切り換えによるアクセスタイムの遅れ
をなくしている。

以上のようにして、１行のワード線２２でブロック０か
らブロック３１までのデータを高速にシリアルアクセス
することが可能である。

次に、次の行アドレスのワードｋｉＡ２２への切り替え
方法について示す。

第７図はブロック０及びブロック１のワード線２２の選
択に関する構成を示した図である。ノーマル行アドレス
カウンタ１０７はブロック１〜３１の行アドレス用のカ
ウンタ、先読み行アドレスカウンタ１０Ｂはブロック０
の行アドレス用のカウンタである。ブロック０は２つの
行デコーダを持っており、１つは通常のランダムアクセ
ス時のワード線ｅ選択を行うためのノーマルオンリ行デ
コーダ１１０であり、もう１つはシリアルアクセス時に
ワード線選択を行うための先読み行デコーダ１０９であ
る。

今、ブロックｌのワード線ｄが選択されているとする。

このとき、ブロックワード線シフトレジスタ１０５がカ
ウントジェネレータ１１４に信号を送る。このカウント
ジェネレータ１１４はカウント信号を先読み行アドレス
カウンタ１０８に送る。先読み行アドレスカウンタ１０
８は行アドレスを１つ増加させ、先読み行デコーダ１０
９ヘアドレス信号を送る。これによりブロック１のワー
ド線ｄが選択されている間に、ブロックＯは次の行アド
レスのワード線ｅが選択できるように準備される。そし
てブロック３１のワード線２２が読み終わる４つ手前の
データになると、第６図で示したブロック変化時と同様
にブロックワード線シフトレジスタ１０５がブロックＯ
の先読み行デコーダ１０９を動作させ、ブロックＯのワ
ード線ｅが選択される。一方、ブロックＯのデータが読
み出し始めると、ブロックワード線シフトレジスタ１０
５は、カウントジェネレータ１１４に信号を送る。カウ
ントジェネレータ１１４はカウント信号をノーマル行ア
ドレスカウンタ１０７に送る。

ノーマル行アドレスカウンタ１０７は、行アドレスを１
つ増加させ、ブロックｌ〜３１の行デコーダ３ヘアドレ
ス信号を送る。これにより、ブロックＯのワードＮＩＡ
ｅが選択されている間に、ブロック１〜３１は、次の行
アドレスのワード線が選択できるよう準備される。

以上のようにして、行アドレスが切り替るときも、行デ
コーダ系を先読みとノーマルの２つに分けることで、時
間の遅れなく、シリアルにアクセスすることが可能とな
る。

ここでは、ブロック０の行アドレスのカウントをブロッ
ク１のワード線ｄが選択されているときを例として示し
たが、ブロック１〜３１のどのブロックのワード線２２
が選択されているときでも同様に動作する。

次に各構成ブロックの具体的な回路例及び動作説明を行
う。

第８図及び第９図は、シリアル・ノーマルコントローラ
１０１の具体的な回路図で、本実施例では、外部ピンＳ
Ｅが“°Ｌ°“のときシリアルモードとし、Ｙ３アドレ
スにクロックを入力することで、シリアルアクセスのア
ドレスのインクリメントを行うものとする。

第８図の回路では、外部ピンから、シリアルモードイネ
プル信号を受けると、シリアルモードに入ったことを示
す、信号線ＳＥ、ＳＥ及び、シリアルアクセスのスター
トアドレスを各シフトレジスタ及びカウンタに書き込む
ために信号線ＳＬ、φ４．φ、が動作する（１１５は遅
延回路で、第１０図に示すように、インバータのキャパ
シターで構成され、この回答の数の調整で遅延時間を調
節する）。

第１１図に、上記各信号線、外部ＳＥ、　ＳＥ。

ＳＥ、ＳＬ、　　φ、、φ、のタイミング波形図を示す
。

外部信号ＳＥが“Ｌ　１１になると、信号線ＳＬがパル
ス信号を出す、これによって、各シフトレジスタ及びカ
ウンタに現在の行及び列アドレスが書き込まれる。そし
てこれがシリアルアクセスのスタートアドレスとなる０
次に信号線φＩＡ＋　　φ、がパルス信号を出す（スタ
ートアドレスによるが、これによって各シフトジェネレ
ータ１１１，１１２゜１１３及びカウントジェネレータ
１１４が動作する）。以上の各信号線ＳＬ、　　φ、、
φ１Ｂは各シフトレジスタ及びカウンタのラッチデータ
を破壊しないよう、各信号線のパルスが重なりを持たな
いように与えられ、これら３信号の後、信号線ＳＥが“
Ｈ″′、信号線ＳＥがＬ”となり、シリアルアクセスの
動作が開始される。今後この３信号の期間をイニシアラ
イズ期間と呼ぶ。

また第９図の回路で、外部ビンＹ３にクロックが入力さ
れた場合、各シフトレジスタ及びカウンタへ信号を送る
働きをする。信号線φ８．φ８は各シフトジェネレータ
及びカウントジェネレータを制御する。信号線φ８′、
φＹ　３＋　　φＹ３Ｄは、データバスシフトレジスタ
１０２を制御する。信号線Ｈｌ　　　　　　　ｍＹ３．Ｙ３　　は、データバスセレクタ１１６の中にあ
るＹ３．Ｙ４．Ｙ５．Ｙ６デコーダ１２０へ入力される
。信号線ＡＴＤＳは、シリアルモード時のアドレス変化
検知信号である。

第１２図に上記各信号のタイミング波形図を示す。

信号線ＳＥがＩ　ＨＩＩ、信号線ＳＥが“Ｌ”になりイ
ニシアライズ期間後と、外部Ｙ３のクロック信号入力に
よって重なりのない信号を信号線φ１゜φ、が出力する
（外部Ｙ３の立ち下がりでパルスφ４が、外部Ｙ３の立
ち上がりでパルスφ１が発生する）。各信号の具体的な
動作については、各回路のところで記述する。

また第１３図にデータバスシフトレジスタ１０２の構成
を示した。データバスシフトレジスタ１０２は、全部で
１６ビツトあり、０〜１５の数字がレジスタのビット番
号、アルファベットＡ、　　Ｂがバンクを示している。

レジスタは、偶数と奇数の２つのグループに分かれてお
り、各々のグループ内で、データのシフトを行う、信号
線０３ＲＰｉ　　（ｉ＝ｏ〜１５）は、ｉビットめが次
のｉ＋１ビットに送る信号線名である。ただしＯ３Ｒ１
４゜０３Ｒ１５は各々Ｏ及び１ビツトに送られる。また
信号線０３Ｒｉ　　（ｉ＝０〜１５）は各ビットの第１
７図に示すＹ３Ｙ４Ｙ５Ｙ６デコーダ１２０への出力信
号線である。例えばデータバスシフトレジスタ１０２の
０ビツトめは、データバスシフトレジスタ１０２の１４
ビツトめの出力する信号線０３ＲＰＩ４のデータを入力
とし、信号１ＩＩＡＯ３ＲＰＯでデータバスシフトレジ
スタ１０２の２ビツトめに出力し、信号線０３ＲＯでＹ
３Ｙ４　Ｙ５Ｙ６デコーダ１２０へ出力している。

ところでシフトレジスタは、２相クロンクで高速性を必
要とするデータシフト動作を行っている。

階層的には、最下位でシリアルアクセスのアクセスタイ
ムを決める。データバスシフトレジスタ１０２は高速な
シフトを必要とし、１相めがφ菅とφ７３．の論理積、
２相めがφ８′で、各々、外部Ｙ３が“Ｈ”→”　Ｌ　
”　、　　“Ｌ”→“Ｈ“になるときに発生する。この
ため、データバスシフトレジスタ１０２は、外部Ｙ３が
°“Ｈ”→“Ｌ″゛°Ｈ゛′と変化しないとシフト動作
が完了しない。

このため、外部Ｙ３が“Ｈ′”→“Ｌ”及び“Ｌ”→Ｉ
Ｉ　Ｈ１１の各々でシリアルデータを出すことはできな
い。しかし本実施例では以下のようにすることで、外部
Ｙ３が°′Ｈ°゛→“Ｌ”及び“°Ｌパ→Ｈ”の各々で
シリアルデータを出すことができる。

すなわち、通常シフトレジスタは上述したように、１ビ
ツトのみ”　Ｈ”で他は“Ｌ”である。しかし、これを
常に２ビツト分°“Ｈ”にしておき、この２ビツトに対
し、アドレスの低い方のビットと、第１２図のＹ３　、
アドレスの高い方のビットＹ３　との論理積をとり、こ
れをデータバスセレクタ１１６とつなぐ。これにより外
部Ｙ３が“。

Ｈ”→“Ｌ　”のとき低い方のビットに対応するデータ
バス９９が選択され、また外部Ｙ３が“Ｌ″゛→゛Ｈ０
のとき高い方のビットに対応するデータバス９９が選択
される。このように、データバスシフトレジスタ１０２
の２ビツト選択と外部Ｙ３の同相及び逆相の信号との論
理積の信号を用いることでシフトレジスタの動作の半分
のスピードで、データバスの選択を行うことができる。

以下、このデータバスシフトレジスタ１０２のより詳し
い説明を行なう。

第１４図は、データバスシフトレジスタ１０２の１ビツ
ト分の具体的な回路構成図を示し、図において、１１７
はマスタラッチ、１１Ｂはスレイブラッチである。ＮＡ
ＮＤ回路１１９には第１６図に示すＹ３．Ｙ４．Ｙ５．
Ｙ６列アドレスバッファ５の出力であるデコード信号線
Ｙ３ＤＯ〜Ｙ３Ｄ１５のうちの２本が入る。偶数のビッ
トには、Ｙ３ＤＩとＹ３ＤＩ＋１　（ｉ＝ｏ〜１４の偶
数）、奇数のデータバスシフトレジスタ１０２にはＹ３
ＤＩ−１とＹ３Ｄ工（ｉ＝１〜１５の奇数）が入る。つ
まり、レジスタ番号Ｏと１．２と３．・・・。

１４と１５には各々同じデコード信号が入る。通常のラ
ンダムアクセスではＹ３ＤＩ　　（ｉ＝ｏ〜１５）のう
ちの１つが°′Ｌ°゛になっており、他は“Ｈ”である
、このことから、１６個のデータバスシフトレジスタ１
０２のうち２個のみが１１９のＮＡＮＤ回路の出力が°
“Ｈ“°となっている。ここで、今、シリアルモードに
入ったとすると、第１１図に示したように信号線ＳＬは
、パルス信号を出す。これにより、トランスファゲート
１２０及び１２１が開く。そしてＮＡＮＤ回路１１９が
Ｈ゛を出力しているデータシフトレジスタ１０２中の２
ビツトのみが、ノードｆが”Ｈ”°になり、信号線０３
Ｒｉ、０３ＲＰｉも“Ｈｏ”となる。信号線ＳＬのパル
ス信号によってデータバスシフトレジスタ１０２に、デ
ータバス選択アドレスのシリアルモードのスタート値が
書き込まれたこととなる。

次にスタートアドレスが書き込まれた後、シリアルアク
セスが始まったとする。第１５図は第１４図の各信号線
の動きを示し、ここでは、スタートアドレスがデータバ
スシフトレジスタ１０２の１４．１５ビツトめに書き込
まれた場合について示しである。外部Ｙ３．　　φ石、
φＶ３゜、φ８′については、第１２図に示したもので
ある。φテとφＶ３Ｄが共に“Ｈ”になると、０３ＲＰ
Ｉ−２のデータがノードｆに伝わる。信号線ＳＬのパル
ス信号動作で、０３ＲＰ１４及び０３ＲＰ　１５は°°
Ｈ°。

となり、他は”Ｌ　１１となっている。第１３図に示し
たように、データバスシフトレジスタ１０２の０と１ビ
ツトめは、各々０３ＲＰ１４，０３ＲＰ１５を入力とし
ているので、第１５図に示すように、φ古とφ７．が共
に“Ｈ”になると０ビツトと１ビツトめのノードｆが“
°Ｈ゛となり、０３ＲＯ及びＯ３Ｒ１が“Ｈｏ”となる
。次にφ、がパルス動作すると、０３ＲＰＯ及び０３Ｒ
Ｐ　１が“Ｈ”となる。そして、次のφ貫、φＶ２Ｄが
同時に“Ｈ１１のときに、０３Ｒ２，０３Ｒ３が“’Ｈ
°°となり、他のＯ３Ｒｉは“Ｌパとなる。

第１６図は、データバスセレクタ１１６のブロック構成
図を示し、図に示されるように、Ｙ３Ｙ４Ｙ５Ｙ６デコ
ーダ１２０とセレクト部１２１からなる。

また第１７図はＹ３Ｙ４Ｙ５Ｙ６デコーダ１２０の回路
構成図を示し、この図ではｉは、デコーダ番号及びデー
タバスシフトレジスタ１０２のビット番号を示す。通常
のランダムアクセス及びシリアルモードのイニシアライ
ズ期間中は５Ｅ＝Ｌ”、ＳＥ＝”Ｈｏ”のためＮＡＮＤ
回路１２２の出力がトランスファゲート１２３を通り、
信号線Ｏ３ｉへ伝わる。一方、シリアルアクセス時はＳ
Ｅ＝“Ｈ“、ＳＥ−”Ｌ”のためＮＡＮＤ回路１２４の
出力がトランスファゲート１２５を通り信号線Ｏ３ｉへ
伝わる。

このように、ＳＥとＳＥでＮＡＮＤ回路１２２゜１２４
の出力を切り換えている。ＮＡＮＤ回路１２２は４人力
で第１６図の列アドレスバッファ５の出力、つまりｇに
はＹ３またはＹ３．ｈにはＹ４またはＹ４．ｉにはＹ５
またはＹ５、ｊにはＹ６またはＹ６が入る。このためす
べての組み合せは１６通りあり、Ｙ３Ｙ４Ｙ５Ｙ６デコ
ーダ１２０は１６個ある。ここでは４人力ＮＡＮＤの例
で示したが、はじめにＹ３Ｙ４Ｙ５Ｙ５でプリデコード
しておいて、次に２人力ＮＡＮＤとしてもよい、ＮＡＮ
Ｄ回路１２２の出力データＹ３Ｄｉは、データバスシス
トレジスタ１０２に送られ、シリアルアクセスのスター
トアドレスセット時に使われる。ＮＡＮＤ回路１２４に
は第９図で示したＹ３″′またはＹ３”’　とデータバ
スシフトレジスタ１０２の出力０３Ｒｉ　　（ｉ＝ｏ〜
１５）が入る。０ＳＲ３のｉが偶数となるところには、
Ｙ３”’が、奇数となるところにはＹ３　が入る。

第１５図の波形図をもとにシリアルモード時の第１７図
のＹ３Ｙ４Ｙ５Ｙ６デコーダ１２０の動作を説明する。

Ｙ３Ｙ４Ｙ５Ｙ６デコーダ１２０の０番めには、０３Ｒ
ＯとＹ　３″’が入力され、○ＳＯ力咄力となる。１番
めは、Ｏ３Ｒ１とＹ３″′が入力され、○Ｓ１が出力と
なる。今、第１５図のｋの期間では０３ＲＯ，０３ＲＩ
のどちらも′Ｈ”となっている。またＹ３″′は、外部
Ｙ３と逆相、Ｙ３″′は同相信号である。このため、外
部Ｙ３がＬ”のとき、ＯＳＯが“Ｈパ、外部Ｙ３が“Ｈ
１１のときＯ３Ｉが“Ｈ”″となる。同様に、Ｏ３２，
Ｏ３３・・・０３１５が順々に”Ｈ″′となっていく。

第１８図はセレクト部１２１及び、出力データバッファ
１０の回路図を示し、セレクト部１２１は１６個のトラ
ンスファゲートで構成され、ドレインは各々データバス
と結びつき、ゲートは各データバス番号に対応して、Ｙ
３Ｙ４Ｙ５Ｙ５デコーダ１２０の出力○Ｓｉが人力され
、リース側は、共通になって出力データバッファ１０へ
出力される。出力データバッファ１０はＯＢが“°Ｈ′
°のときは入力されたデータをデータ出力として出す。

ＯＥが“Ｌ”のときは、データ出力は、フローティング
となる。今、ＯＥが°“Ｈ”のときを考えると、Ｙ３Ｙ
４Ｙ５Ｙ６デコーダ１２０の動作のところで説明したよ
うに、ＯＳＯ，Ｏ３Ｉ、・・・、０３１５が順次１１　
Ｈ１１になるため、データ出力として、データバス９９
の０番−１５番のデータが順に出力される。

以上のようにして、データバスシフトレジスタ１０２の
動作によってシリアルにデータバスデータ１６個が読ま
れることとなる。

次に、第５図で示したデータバスシフトレジスタ１０２
及びトランスファゲートシフトレジスタ１０３の動作に
ついて、具体的な回路例をもとに説明する。

第１９図はトランスファゲートシフトジェネレータ１１
１の回路図を示し、第２０図にはトランスファゲートシ
フトレジスタ１０３の構成国を示ス、トランスファゲー
トシフトレジスタ１０３は１６ビツト横戒であり、各８
ビツトずつバンクＡおよびＢに属している。四角の中の
数字はトランスファゲートシフトレジスタ１０３のビッ
ト番号を示し、またその番号に対応するトランスファゲ
ート２７が信号線ＴＧＡｉまたはＴＧＢ　ｉによって選
択される。信号線ＴＧＡｉまたはＴＧＢ　ｉには第３図
に示したように、１ブロツクあたり８個のトランスファ
ゲート２７がつながっている。またトランスファゲート
シフトレジスタ１０３の各ビット間のデータのシフトは
各バンクで閉じており、例えばトランスファゲートシフ
トレジスタ１０３のバンクＡの０ビツトめはトランスフ
ァシフトレジスタ１０３の７ビツトめの出力ＴＧＲＡＰ
７を入力とし、ＴＧＲＡＰＯをトランスファシフトレジ
スタ１０３の１ピントめへ出力している。

第２１図は、トランスファシフトレジスタ１０３の１ビ
ツト分の具体的な回路図例を示し、図において、１２６
はマスタラッチ、１２７はスレイプラッチである。

第２２図はＹＯＹＩＹ２デコーダ回路を示した。

この図でｉはデコーダの番号及びトランスファゲートシ
フトレジスター０３の番号を示す。１３２のＮＡＮＤ回
路の人力、ｌ、ｍ、ｎには各々ＹＯまたはＹＯ，Ｙｌま
たはＹｌ、Ｙ２またはＹ２が入る。通常のランダムアク
セス及びシリアルモードのイニシアライズ期間中はＳＥ
＝“Ｌ”、ＳＥ−“°Ｈ′°のため、ＮＡＮＤ回路１３
２の出力がＴへＧＡｉ及びＴＧＢ　ｉに伝わる（このときｉ＝ｏ〜７の
うち１つのみが“Ｈ”で他は°“Ｌ“°である）。

ＴＧＡ　ｉはバンクＡ、ＴＧＢｉはバンクＢのトランス
ファゲート２７とつながっている。シリアルアクセスが
始まると、ＳＥ−“Ｈ”、ＳＥは“Ｌ”となるため、Ｎ
ＡＮＤ回路１３２の出力は、ＴＧＡｔ及びＴＧＢ　ｉに
は伝わらない。シリアルアクセス時は、トランスファゲ
ートシフトレジスター０３の出力によってＴＧＡｉ及び
ＴＧＢ　ｉは制御される。

次に、シリアルモードのイニシアライズ期間のトランス
ファゲートシフトレジスター０３の動作を示す。

第１１図に示したように、シリアルモードに入ると信号
線ＳＬはパルス信号を出す。すると、トランスファゲー
ト１２８及び１２９が開き、マスクラッチ１２６及びス
レイプラッチ１２７にＴＧＡｌ及びＴＧＢ　ｉのデータ
がトランスファゲートシフトレジスタ１０３の各ビット
に書き込まれる。

このときｉ−０〜７のうち１ビツトのみがノードｐが“
Ｈ”で他は°“Ｌ′″となる。この“Ｈ”のところがス
タートアドレスとなる。以上のようにしてトランスファ
ゲート２７のスタートアドレスが書き込まれる。

次にシリアルアクセス動作について説明する。

第２３図にはデータバスシフトレジスタ１０２トランス
フアゲートシフトジエネレータ１１１トランスフアゲー
トシフトレジスタ１０３のタイミング図を示し、この図
では、トランスファゲート２７の０ビツトめから１ビツ
トめへ選択が変わるときを示している。○５Ｒ１２，○
５Ｒ１４゜０３ＲＰ１４，０３ＲＯは、第１５図に示し
たのと同様な動きをする。第２３図のタイミングｔでの
バンクへのトランスファゲートシフトレジスタ１２の１
ビツトめのバンクＡのトランスファゲートシフトレジス
タ１２のｌビットめについて見てみると、入力ＴＧＲＡ
ＰＯ＝　’“Ｈ゛°、出力ＴＧＡ１＝”Ｌ”　　ＴＧＲ
ＡＰＩ＝”Ｌ”である。第１９図で０３ＲＰ　１２＝“
Ｈｏｏ、φ　＝　ｔｔ　Ｈ＋＋になると、φア。ＡＡ＝
“Ｉ　Ｈｌ”となる。これによって第２１図のトランス
ファゲート１３０が開き、ＴＧＡｌ−“Ｈ”’、ＴＧＡ
Ｏ＝“Ｌ　ＩＩとなり、バンクＡのトランスファゲート
２７がＯビットめから１ビツトめへ選択が移る。その後
、φＴＧＡＩＩにより、マスクラッチ１２６のデータス
レイブランチ１２７へ移され、ＴＧＲＡＰ　１のみが“
Ｈ”となる。

同様にして、バンクＢもφＴＧＩＡ＋　　φＴＧＩＩＢ
によって動作する。

第２３図の期間ａ、ｂは第５図で示した期間ａ。

ｂに対応し、動作をしていることがわかる。

ところでもし、第２３図で示すタイミングｑで、シリア
ルモードが始まる場合は、バンクＡは０３ＲＰにもφ、
も“ＨＩＩとなる状態がなく、トランスファゲートレジ
スタ１０３のシフト動作が行われない。このことをなく
すため、第１９図に示すように、１３３の回路が設けで
ある。第１１図に示したように信号線ＳＬがパルスを出
した後、φ１Ａ　　φ１８がパルスを出すことと、タイ
ミングｑにおいて０３Ｒ１４−’“Ｈ＋＋なので、第１
９図のトランスファゲートシフトジェネレータ１１１が
各々φＴＧＡＡ＋　　φア。ＡＩの各パルスを出し、バ
ンク、のトランスファゲートシフトレジスタ１０３のシ
フトを完了する。この後、シリアルアクセスが開始され
る。以上のように、１３３の回路を設けることで、シリ
アルアクセス時のデータバス選択アドレスＹ３．Ｙ４．
Ｙ５．Ｙ６のスタートアドレスを任意に設定できるよう
にしている。

次にブロック関係について述べる。第２４図は、シフト
ジェネレータを除いたブロック選択系の１ブロック分の
回路構成を示している。図の２はブロックアドレスＹ７
〜Ｙｌｌのデコード信号線である。通常のランダムアク
セス時及びシリアルモードのイニシアライズ期間では、
トランスファゲ−ト１３６を通り、インバータ１３７を
経て、行デコーダ３ヘブロツク選択信号が伝わり、行ア
ドレス信号との論理積でワード線２２が選択される。

シリアルアクセス時は、トランスファゲート１３６は閉
し、ブロック信号２は、伝わらない。代わりに、ブロッ
クワード線シフトレジスタ１０５から信号線ＷＢｉに信
号が伝えられ、ワード線２２の選択が行われる（ＷＤｉ
＝”Ｌｏ”のときワード線２２が選択される。各ブロッ
ク間のデータシフトはＷＢＲＰｉ−１とＷＢＲＰｉで行
われる）。

一方センスアンプ及び書き込みドライバ１３は、通常時
は２により５ＷＡｉ、ＳＷＢ　ｉが各々動作して、ブロ
ック中のバンクＡ及びＢのセンスアンプ９または書き込
みドライバ１３を活性化する。

シリアルアクセス時は、センスアンプ・書き込みドライ
バシフトレジスタ１０４により、５ＷＡｉ。

５ＷＢｉは制御される。各ブロック間のデータシｉで各
々のバンクのセンスアンプ・書き込みドライバシフトレ
ジスタ１０４で行われる。

次にセンスアンプ・書き込みドライバシフトレジスタ１
０４の動作について述べる。センスアンプ・書き込みド
ライバシフトレジスタ１０４は各バンク、ブロック分の
３２ビツトずつある。これらの回路は、入出力信号線名
は異なるが、第２１図に示したトランスファシフトレジ
スタ１０３と全く同じである。またセンスアンプ・書き
込みドライバシフトレジスタ１０４を制御するセンスア
ンプ・書き込みドライバシフトジェネレータは、回路が
トランスファゲートシフトジェネレータ１１１とは異な
るため第２５図を用いて説明する。

図において、ＮＡＮＤ回路１３４．１３５はシリアルモ
ードのイニシアライズ期間に動作する回路である。他は
、通常のシリアルモード時に動作する。φＳＡＡ　＊　
　φＳＡ！ｌ　ｌ　　φ、□、φ３！＋１１は各々ｌ・
ランスファゲートシフトジェネレータ１１１のφ１゜□
、φ７ＧＡＩ＋　　φＴＧＩＡ＋　　φ７６゜に対応し
、センスアンプ書き込みシフトレジスタ１０４の第２１
図の１３０及び１２７に対応するトランスファゲートを
制御して、第６図に示す動作を実現している。

次に行シフトレジスタ１０５の動作について述べる。

第６図に示したように行シフトレジスタ１０５はワード
線２２の二重選択期間Ｃを持っている。

これについて述べる。第２６図はブロックワードシフト
レジスタ１０５０１ビツト分（１ブロツク分）の具体的
な回路例を示し、尻あるモードのイニシアライズ期間に
おいて、信号線Ｓ　Ｌがパルス動作するため、トランス
ファゲート１３９，１４０が開き、マスクラッチ１３７
及びスレイブラッチ１３８にＷＢｉのデータが書き込ま
れる。ＷＢｉはこのときｉ＝０〜３１中、１つのみ“Ｌ
°″で他はＨｎである。このため“Ｌｏｏのところがシ
リアルアクセスのスタートブロックアドレスとなる。ま
たＷＢＲＰｉも１ブロツクのみ“Ｌ”となる。今、ＷＢ
ＲＰＯ＝’“Ｌ”、ＷＢＲＰＩ−“°Ｈ°′とする。第
２７図はこのときの略図を示し、四角の数字はブロック
番号を示している。第２６図のノードｙはブロック０で
°”Ｌ”、ブロック１でＨ″”であり、ＷＢＯ−“Ｌ”
、ＷＢｌ−’“Ｈ”である。このため、ブロックＯのワ
ード線２２が選択されている。今、ＷＬＡ、ＷＢφ、、
ＷＢφ。

の順に正のパルスが入るとする。ＷＢＲＰｉ−１−“Ｌ
ｏのときＷＬＡによってトランスファゲート１４１が開
き、ノードＸが°“Ｈ”となる。ＮＭＯＳトランジスタ
１４２がＯＮ状態となり、ノードｙが”’　Ｈ”のとき
のみＬ　Ｉ＋に変化する。ＷＢＲＰｉ−１＝”Ｈ”のと
きは、ノードＸが”　Ｌ　”のため、ＮＭＯＳトランジ
スタ１４２がＯｆｆ状態で、ノードｙは変化しない。

次にＷＢφえによってトランスファゲート１４３が開く
と、ＷＢＲＰｉ−１−“Ｌｏ“のときは、ＷＬＡパルス
でノードｙがすでに“Ｌｏとなっているため変化しない
。ＷＢＲＰ　１−１−”Ｈ”のときは、ノードｙが“Ｌ
”のときのみ、“”Ｈ”″へ変化する。次にＷＢφ８に
より、トランスファゲート１４１を介してマスターラッ
チ１３７のデータがスレイブラッチ１３８へ移され、Ｗ
ＢＲＰｉを変化させる。以上の動きを第２７図の場合で
まとめると、ブロックリード線シフトレジスタ１０５の
ブロック１のノードｙはＷＬＡパルスで“Ｌ”に変わり
、ＷＢ１＝’“Ｌ″゛になり、ブロックＯのブロックリ
ード線シフトレジスタ１０５のブロック０のノードｙは
ＷＢφヶパルスで“°Ｈパとなり、ＷＢＯ＝“ＨＩ＋と
変化する。つまり、ＷＬＡパルスとＷＢφ、パルスの間
がＷＢＯ，ＷＢＩ共に“Ｌ　１１となり、ワード線２２
の二重選択期間、第６図のＣがＷＬＡ、ＷＢφ、、ＷＢ
φ８の３相クロツクで実現したことになる。

第２８図は、パルスＷＬＡ、ＷＢφ、、ＷＢφ３を発生
するブロックワード線シフトジェネレータ１１３の回路
図を、また第２９図にはそのタイ旦ング図を示した。第
２９図のＣが二重選択期間である。また期間Ｒで、シリ
アルアクセスがスタートした場合は、第２８図のＮＡ、
ＮＤ回路１４５゜１４６によってシリアルモードイニシ
アライズ期間に、ワード線二重選択状態とする。

以上、各シフトレジスタ及びシフトジェネレータの回路
図及び動作について説明した。

次に行アドレスカウンタ１０７．　１０ＥＨごついて述
べる。

第３０図はノーマル行アドレスカウンタ１０７の１ビッ
ト分の具体的な回路図であり、図において、１４７がマ
スクラッチ、１４８がスレイブラッチである。信号線φ
ＮＡＣＡＩ　ＮＮＡＣＪＩは、各々トランスファゲート
１５１及び１５０を制御する。信号線Ｃ１−１及びＣｉ
はキャリ信号を伝搬する。

Ｘｉ、Ｘｉは行アドレス信号線で、行デコーダ３及びノ
ーマルオンリ行デコーダ１１０へつながっている。本実
施例では行アドレスは、Ｘｏ−Ｘ９の１０ビツトで、ノ
ーマル行アドレスカウンタ１０７は１０ビツトある（Ｘ
Ｏ＝Ｘ１−・・・・・・−Ｘ１１−“Ｈ１１が最下位行
アドレスでＸ０＝Ｘ１−・・・・・・＝Ｘ１１−’“Ｈ
ｌが最上位アドレスである）。

次に動作について説明する。

シリアルモードのイニシアライズ期間では、信号線ＳＬ
が正のパルスを出すため、トランスファゲート１４９．
１５４が開き、マスタラッチ１４７及びスレイブラッチ
１４８に行アドレス信号線Ｘｉのデータが書き込まれる
。

次にシリアルアクセスモードに入ったとする。

このときＳＥ＝”Ｈ”となる。ＮＯＲ回路１５５はＣ１
−１＝“Ｈｏ゛かつＸｉ＝’“Ｈ”のときのみＣｉ＝“
Ｈｏ゛となる。つまり、１つ前のカウンタから信号線Ｃ
１−１にケタ上げ信号ＩＩ　ＨＩ＋が来て、かつ自分自
身がＸｉ＝“Ｈｏ”、Ｘｉ−’“Ｌ　”のときケタ上げ
信号を信号線Ｃｉ＝“Ｈ”にすることで伝える。信号線
φＮＡＣＡ＋　　φＮＭＣＩＩの順に各々重ならない正
のパルスが伝わるとすると、スレイブランチ１４Ｂの値
がトランスファゲート１３１を通してそのままマスタラ
ッチ１４７へ伝わる。次にＣ１−１が”Ｌ”のときは、
マスタランチ１４７の値がトランスファゲート１５２，
１４９を通してそのままスレイブラッチ１４８へ伝わる
。つまり信号線Ｃｉ＝“Ｌ”のときは、信号線Ｘｉ、Ｘ
ｉの信号線は変化しない。次に信号線Ｃｉ＝　’“Ｈ”
のときは、スレイブラッチ１４８からマスクラッチ１４
７へは変化ないが、マスクラッチ１４７からスレイブラ
ッチ１４８へはマスクラッチ１４７の反転信号がトラン
スファゲート１５３．１４７を経てスレイブラッチ１４
８へ伝わる。このため次の信号線φＮＡＣＡへパルスが
来たときには、マスタラッチ１４７のデータが反転し、
信号線Ｘｉ。

Ｘｉのデータも反転する。以上のように、Ｃ１−１がＨ
“°になった後の信号線φＮＡＩ：Ａに正のパルスが来
ると信号線ＸｉとＸｉのデータがひつくり変える（第３
１図には、タイミング図を示した。

ｔｏを初期状態、１＋でＣ１−１が“Ｈ”となったとす
るとｔ２でＸｉが“°Ｌ°”→”Ｈ”′に変わる）。

以上のようにして、行アドレスのカウント動作を行う。

なお、ノーマル行アドレスカウンタ１０７の最下位行ア
ドレスｘｏ、ｘｏにデータを出力するビットでは、Ｃ１
−１は常に°“Ｈ”としている。先読み行アドレスカウ
ンタ１０８については、信号線φＮＡＣＡ＋　　φＮＡ
ｅｌｌに正のパルスを出すタイミングや信号線Ｘｉ、Ｘ
ｉが先読み行デコーダ１０９へつながっている点が異な
るのみでその他は全くノーマル行アドレスカウンタ１０
７と同しである。

なお、実際には先読み行アドレスカウンタ■０９では信
号線φＮＡＣＡがφＬＡＣＡ、信号線φＮＡＣ１１がφ
ｈａｃ＋＋と名を変えている。

第３１図に信号線φＮＡＣＡ＋　　φＨＡ（：１＋　　
φＬＡＣＡ＋　　φＬＡＣＩＩに正のパルス信号を発生
ずるカウントシフトジェネレータ１１４の回路図を示し
た。ＮＡＮＤ回路１５６，１５７はシリアルモードイニ
シアライズ期間において動作する回路である。このカウ
ントシフトジェネレータ１１４はキャリ信号Ｃｉが各カ
ウンタでＨ”のとき伝搬に時間がかかるため、信号線φ
ＮＡＣＡ＋　　φＮＡＣ３，φＬＡＣＡ＋　　φＬＡＣ
ＩＩの正パルスは信号線φ１．φ、に比べ長くとってい
る。第３３図には、カウントシフトジェネレータ１１４
のノーマル行アドレスカウンタ１０７に関する信号線の
動きを示した。ノーマル行アドレスカウンタ１０７は、
ブロック０のデータがアクセスされているうちに、先読
み行アドレスカウンタ１０Ｂは、ブロック１のデータが
アクセスされているうちに、信号線φＮＡＣＡ＋　　φ
ＮＡＣＩ！＋　　φＬＡＣＡＩ　　φＬＡＣ１１でカウ
ント動作している。

第３４図は行アドレスバッファ２の回路図であり、信号
線ＳＥ＝”Ｈ”のとき、外部Ｘｉの信号が信号線Ｘｉ、
Ｘｉに伝わらない。信号線Ｘｉ。

Ｘｉは行ノーマルアドレスカウンタ１０７によって制御
される。

次に第７図に示した先読み行デコーダ１０９及びノーマ
ルオンリ行デコーダ１１０の回路１ワ一ド線分を第３５
図に示す。

実際には、行アドレスはＸｏ−Ｘ９まであるため、１０
２４個ある。図のＸには先読み行アドレスカウンタ１０
Ｂのデコード信号と第２４図のＷＢＯの反転信号の論理
積が入る。ｙには７ノ一マル行アドレスカウンタ１０７
のデコード信号とＷＨＯの反転信号の論理積が入る。シ
リアルアクセス時はＳＥ−“Ｈ”、ＳＥ−’“Ｌ”のた
め右の回路でワード線２２が選択され、通常のランダム
アクセスの時は、左の回路でワード線２２が選択される
。なお、これまで読み出し動作を中心に述べてきたが、
書き込み動作では、センスアンプ９及び出力データバッ
ファ１０に変わり、書き込みドライバ１３ｂ及び出力デ
ータバッファ１０に変わり、書き込みドライバ１３ｂ及
び書き込みデータバッファ１３Ａが動作するのみで他は
同しである。また外部ＳＥが“Ｈｏ”のときには、従来
例で示したランダムアクセス動作が可能である。

〔発明の効果〕

以上のように、この発明に係る半導体記憶装置によれば
、シフトレジスタを階層化したので、また行アドレスの
選択にカウンタを、列アドレスの選択にシフトレジスタ
を用いるようにしたので、多くのシフトレジスタ面積を
必要とすることなく、高速なシリアルアクセスを行なう
ことができるという効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施における半導体記憶装置のブ
ロック構成図、第２図（ａ）はこの発明の一実施におけ
る半導体記憶装置によるシリアルアクセス時のアドレス
選択方を説明するための図、第２図（１））は従来の一
般的な半導体記憶装置におけるシフトレジスタの構成図
、第２図（Ｃ）はこの発明の一実施例による半導体記憶
装置における階層化されたシフトレジスタの構成図、第
２図（ｄ）はシフトレジスタの概略図、第２図（ｅ）は
カウンタの概略図、第３図は読み出し系の１ブロック分
の詳細な構成図、第４図はデータバスシフトレジスタの
概略図、第５図（ａ）はデータバスシフトレジスタ及び
トランスファゲートシフトレジスタの動作タイミング図
、第５図（ｂ）はトランスファゲートシフトレジスタの
動作５４５７７図、第６図はトランスファゲートセンス
アンプ・書き込みドライバ、ブロックワード線シフトレ
ジスタの動作タイミング図、第７図はブロック０．１の
ワード選択関係図、第８図第９図はシリアル・ノーマル
コントローラの回路図、第１Ｏ図は遅延回路の構成図、
第１１図はイニシアライズ期間のタイよング図、第１２
図はシリアル・ノーマルコントローラのタイミング図、
第１３図はデータバスシフトレジスタの構成図、第１４
図はデータバスシフトレジスタの１ピント分の回路構成
図、第１５図はデータバスシフトレジスタの動作タイミ
ング図、第１６図はデータバスセレクタのブロック構成
図、第１７図はＹ３Ｙ４Ｙ５Ｙ６デコーダの回路構成図
、第１８図はセレクトブロック及び出力バッファの回路
構成図、第１９図はトランスファゲートシフトジェネレ
ータの回路構成図、第２０図はトランスファゲートシフ
トレジスタの構成図７第２１図はトランスファゲートシ
フトレジスタの１ビット分の回路構成図、第２２図はＹ
ＯＹＩＹ２デコーダの回路構成図、第２３図はトランス
ファゲートシフトレジスタの動作タイξング図、第２４
図はブロック選択系の回路構成図、第２５図はトランス
ファゲートシフトジェネレータの回路構成図、第２６図
はブロックワード線シフトレジスタの１ビット分の回路
図、第２７図はブロック０．１のワード線シフトレジス
タ配線図、第２８図はブロックワード線シフトジェネレ
ータの回路構成図、第２９図はブロックワード線シフト
レジスタの動作タイミング図、第３０図はカウンタの１
ビット分の回路構成図、第３１図はカウンタの動作タイ
ミング図、第３２図はカウントジェネレータの回路構成
図、第３３図はカウントジェネレータの動作タイミング
図、第３４図は行アドレスバッファの回路構成図、第３
５図はブロック０．１のワード線選択回路の構成図、第
３６図は従来の半導体記憶装置のブロック構成図、第３
７図は従来の半導体記憶装置のメモリセル周辺部を詳細
に示したブロック構成図、第３８図は第３７図のメモリ
セルの回路構成図、第３９図は従来の半導体記憶装置の
動作タイミング図である。１・・・行アドレス入力、２・・・行アドレスバッファ
、３・・・行アドレスデコーダ、４・・・列アドレス人
力、５・・・列アドレスバッファ、６・・・列アドレス
デコーダ、７・・・メモリセルアレイ（ブロック）、８
・・・マルチプレクサ、９・・・センスアンプ、１０・
・・出力データバッファ、１１・・・読み出しデータ出
力、１２・・・書き込みデータ入力、１３ａ・・・入力
データバッファ、１３ｂ・・・書き込みドライバ、１４
・・・チップ選択入力、１５・・・読み出し／書き込み
制御入力、１６・・・読み出し／書き込み制御回路、１
８・・・電源、２０．２１・・・ビット線、２２．２３
・・・ワード線、２５．２６・・・ビット線負荷、２７
．２８・・・トランスファゲート、２９・・・Ｉ１０線
、４１・・・Ｎチャンネルのドライバートランジスタ、
４２・・・アクセストランジスタ、４３・・・負荷抵抗
、４４・・・Ｐチャンネルトランジスタ、９９・・・デ
ータバス、１０１・・・シリアル・ノーマルコントロー
ラ、１０２・・・データバスシフトレジスタ、１０３・
・・トランスファゲートシフトレジスタ、１０４・・・
センスアンプ・書き込みドライバシフトレジスタ、１０
５・・・フ゛口・ンクワード線シフトレジスタ、１０７
・・・ノーマル行アドレスカウンタ、１０８・・・先読
み行アドレスカウンタ、１０９・・・先読み行デコーダ
、１１０・・・ノーマルオンリ行デコーダ、１１１・・
・トランスファゲートシフトジェネレータ、１１２・・
・センスアンプ・書き込みドライバシフトジェネレータ
、１１３・・・ブロックリード線シフトジェネレータ、
１１４・・・行アドレスカウントジェネレータ、１１６
・・・データバスセレクタ、１１５・・・遅延回路、１
１７゜１２６．１３７，１４７・・・マスクラッチ、１
１８゜１２７．１３８，１４８・・・スレイプラッチ、
１２０・・・Ｙ３Ｙ４Ｙ５デコーダ、１２１・・・セレ
クト部、１２２．１２４・・・ＮＡＮＤ回路、１２３．
１２５・・・トランスファゲート、１２８〜１３１・・
・トランスファゲート、１３２，１３４，１３５・・・
ＮＡＮＤ回路、１３３・・・論理回路、１３６・・・ト
ランスファゲート、１３９〜１４４・・・トランスファ
ゲート、１４５．１４６・・・ＮＡＮＤ回路、１４９〜
１５４・・・トランスファゲート、１５５・・・ＮＯＲ
回路、１５６．１５７・・・ＮＡＮＤ回路。なお図中同一符号は同−又は相当部分を示す。

Claims

【特許請求の範囲】

（１）階層化されたシフトレジスタを有し、ある一定の
順番に記憶データを連続的に読み出し及び書き込み動作
を行うことを特徴とする半導体記憶装置。
（２）行アドレス選択にカウンタ、列アドレス選択にシ
フトレジスタを用いることを特徴とする特許請求の範囲
第１項記載の半導体記憶装置。
（３）ある一定の順番に記憶データを連続的に読み出し
及び書き込み動作を行う前に、初期期間を有することを
特徴とする特許請求の範囲第１項記載の半導体記憶装置
。