JPS63282995A - ブロツクアクセスメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野〕 この発明は、メモリセルアレイを複数のブロックに分割
してブロック単位でアクセスし、各ブロックに対応する
ひとかたまりの複数ビットをシリアルに読み書きするブ
ロックアクセスメモリに関し、特にそのシリアルに読み
書きされるひとかたまりの複数ビット数を変更可能にし
たブロックアクセスメモリに関する。

［従来の技術］ 第７図は従来のブロックアクセスメモリの構成を示す図
であり、メモリセルアレイが２５６行×２５６列からな
り、第１のブロックエと第２のブロック■とに分割され
ている場合が一例として示されている。第７図において
、従来のブロックアクセスメモリは、外部から与えられ
るアドレス信号Ａ。−Ａ７をデコードして２５６本のワ
ード線から対応する１本のワード線を選択するための行
デコーダ１がワード線選択手段として設けられる。

メモリブロック１．ＩＩは共に同一の構成を有し、２５
６行×１２８列で構成される。すなわちブロックＩは、
行デコーダ１出力により応答して活性化され、１行のメ
モリセルを選択するためのワード線２（図では２５６本
）と、行および列状に配列され各々が情報を記憶する複
数のメモリセル４ａと、行デコーダ１出力により選択さ
れたワード線につなかるメモリセルの有する情報が伝達
される複数のビット線３ａと、ビット線３ａの各々に対
応して設けられ、ビット線上の情報を検知、増幅するセ
ンスアンプ５ａとから構成される。ブロック■は、各々
が情報を記憶する、行および列状に配列されたメモリセ
ル４ｂと、行デコーダ出力１に応答して１行のメモリセ
ルを選択するためのワード線２と、行デコーダ１出力に
より選択されたワード線につながるメモリセルの有する
情報が伝達されるビット線３ｂと、ビット線の各々に対
応して設けられ、ビット線上の情報を検知、増幅するセ
ンスアンプ５ｂとから構成される。ワード線２はブロッ
クＩ、　　ＩＩにわたって延び、行デコーダ１出力に応
答して同一のワード線がブロックＩ。

■で選択される。データ続出系として、センスアンプ５
ａ出力をクロックΦ２ｏに応答して同時に受けてクロッ
ク信号Φ４．Φ２に応答して順次転送する、出力部と入
力部とが接続されてループをなす１２８ビットのシフト
レジスタ６ａと、ブロック■のセンスアンプ５ｂ出力を
クロックΦ２゜に応答して同時に受けてクロック信号Φ
４．Φ２に応答して順次転送する１２８ビットのシフト
レジスタ６ｂと、外部アドレスＡ８に応答して相補なブ
ロック選択信号Ａ８．τＩを発生するアドレスバッファ
８と、アドレスバッファ８からのブロック選択信号ＡＳ
、τ丁をそれぞれそのゲートに受けて１２８ビットシフ
トレジスタ６ａ、６ｂ出力をＩ１０バスに伝達するスイ
ッチトランジスタ７ａ、７ｂと、Ｉ１０バス上に伝達さ
れた情報を外部に出力するためのデータ出力バッファ９
が設けられる。なお第７図においては図面を簡略化する
ためにデータ書込回路等は省略している。　第８図は第
７図に示されるセンスアンプとシフトレジスタの構成を
より詳細に示した図である。以下、第８図を参照してセ
ンスアンプおよびシフトレジスタの構成について説明す
る。この構成は第７図のセンスアンプ５ａ、５ｂおよび
シフトレジスタ６ａ、６ｂに対して共通に用いられる。

センスアンプ５ａ　　（または５ｂ）は、センスアンプ
活性化信号ＳＥに応答して活性化され、ビット線対ＢＬ
。

ＢＬ上の電位差を差動増幅する単位センスアンプ５−１
〜５−１２８から構成される。各単位センスアンプ５−
１〜５−１２８の各々は、ゲートとドレインが交差接続
された２個のスイッチングトランジスタからなり、ビッ
ト線ＢＬ上の情報が読出される。各単位センスアンプ５
−１〜５−１２８からの情報はクロック信号Φ２０に応
答してオン状態となるスイッチングトランジスタ１０−
１〜１０−１２８を介して１２８段のシフトレジスタの
各段の入力部へ伝達される。１２８ステージのシフトレ
ジスタ６−１〜６−１２８は、最終段のシフトレジスタ
６−１２８出力が初段のシフトレジスタ６−１の入力部
へ接続されるとともにスイッチングトランジスタ７へ接
続される。各シフトレジスタ６−１〜６−１２８の各々
は２段のインバータＩＩ、１２とインバータＩＩ、１２
の間に設けられクロック信号Φ１に応答してオン状態と
なるスイッチングトランジスタＴ１とから構成される。

各シフトレジスタの出力はクロック信号Φ２に応答して
オン状態となるスイッチングトランシタＴ２を介して次
のステージのシフトレジスタへ伝達される。

第９図は第７図および第８図に示される従来のクロック
アクセスメモリのデータ読出動作を示す波形図である。

以下、第７図ないし第９図を参照して従来のクロックア
クセスメモリにおけるデータ読出動作について説明する
。まず外部アドレスＡＯ−Ａ７に応答して行デコーダ１
が対応する１本のワード線ＷＬを選択し、これによりワ
ード線ＷＬが活性化され、“Ｈ”状態となる。この選択
されたワード線ＷＬが活性状態となり、それに接続され
るメモリセルが有する情報がビット線ＢＬ（またはＢＬ
）に伝達されると、次にセンスアンプ活性化信号ＳＥが
活性状態となり、単位センスアンプ５−１〜５−１２８
が活性状態となり、各ビット線対ＢＬ、ＢＬの一方の選
択されないメモリセルが接続されるビット線上の電位を
基準電圧として差動増幅し、これによりビット線ＢＬ上
の電位が選択されたメモリセルの有する情報“１”。

“０”に応じて高レベルまたは低レベルに確定する。次
にクロック信号Φ２０が高レベルになり、スイッチトラ
ンジスタ１０−１〜１０−１２８がオン状態となり、各
単位センスアンプ５−１〜５−１２８が検知増幅したビ
ット線ＢＬ上の情報がシフトレジスタ６ａ、６ｂの各ス
テージ６−１〜６−１２８の入力部へ伝達される。この
クロック信号Φ２０の高レベルへの立ち上がりに応答し
て外部アドレスＡ８がアドレスバッファ８よりブロック
選択信号Ａ８．Ａ８としてスイッチトランジスタ７ａ、
７ｂのゲートへ与えられる。これによりブロック選択信
号Ａ８．Ａ８によりブロックＩ、Ｈのいずれかのシフト
レジスタにつながるスイッチングトランジスタ７がオン
状態となり、クロック信号Φ２０に応答して発生された
クロック信号Φ１．Φ２に応答して、選択されたブロッ
クにつながる１２８ビットのシフトレジスタの有する情
報が順次シリアルにＩ１０バス、出力バッファ９へ伝達
されて１２８ビットのシリアルデータが出力される。

［発明が解決しようとする問題点］ 上述のように従来のブロックアクセスメモリは構成され
ているので、ブロックサイズが上述の１２８ビットのよ
うに一旦決められると自由に変更することができず応用
上の自由度が低くなるという問題点があった。

それゆえこの発明の目的は上述の従来のようなブロック
アクセスメモリの有する問題点を除去し、１度にアクセ
スされるブロックサイズ（ビット数）の変更が可能なブ
ロックアクセスメモリを提供することである。

［問題点を解決するための手段］ この発明に係るブロックアクセスメモリは、メモリセル
アレイを所望の必要とする最小のビット長からなる複数
個の基本ブロックに分割し、各基本ブロックに対応して
各基本ブロックのビット長と同一の記憶容量を有する第
１の記憶手段を設け、ビット長指定信号とブロック指定
信号とに応答して第１の記憶手段の１つまたは複数個を
順次入力または出力回路に接続し、１ビットずつシリア
ルに入力または出力回路と授受するようにしたものであ
る。

［作用コ この発明に係るブロックアクセスメモリにおいては、ビ
ット長指定信号とブロック指定信号とに応答して第１の
記憶手段の１つまたは複数個を順次入力または出力回路
に接続し１ビットずつシリアルに入力または出力回路と
データ転送を行なうので、ビット長指定信号が有するビ
ット長からなるシリアルデータが続出または書込される
ことになり、ブロックサイズ（ビット数）を基本ブロッ
クサイズ（基本ビット数）の１倍、２倍、４倍等自由に
目的に応じて選択することが可能となる。

［発明の実施例］ 以下、この発明の一実施例について図面を参照して説明
する。第１図はこの発明の一実施例であるブロックアク
セスメモリの読出回路の構成を示す図であり、第７図と
対応する部分には同一の参照番号が付されている。第１
図の実施例においてはメモリセルアレイが２５６行×２
５６列の場合が示され、かつメモリセルアレイが各々が
６４ビットからなるブロックサイズを有する基本ブロッ
クＩ、ｎ、ｍおよび■に分割された場合が一例として示
される。ブロック１〜■の各々は、行および列状に配列
され各々が情報を記憶するメモリセル４と、行デコーダ
１出力に応答して活性化され、メモリセルの１行を選択
するワード線２と、選択されたワード線に接続されるメ
モリセルが有する情報が伝達される複数のビット線（第
１図では６４本）３と、ビット線３の各々の情報を検知
増幅するセンスアンプ５ａ〜５ｄが設けられる。また各
メモリブロックＩ〜■に対応してセンスアンプ５ａ〜５
ｄの各々の出力をクロック信号Φ２０に応答して同時に
受け、クロック信号Φ１．Φ２に応答して順次転送する
入力部と出力部とが接続されてループを構成するプリセ
ット可能な６４ビットのシフトレジスタ６ａ〜６ｄと、
制御信号０１〜Ｃ４の各々をそのゲートに受けてオン状
態となり、対応する６４ビットシフトレジスタ６ａ〜６
ｅの各々からの情報をＩ１０線上へ伝達するためのスイ
ッチングトランジスタ７ａ、７ｂ、７ｃ。

７ｄと、Ｉ１０線上の情報を順次出力するデータ出力バ
ッファ９とが設けられる。

所望のシリアルデータビット長を与えるための制御信号
Ｃ１〜Ｃ４を発生するための回路紅路は、外部アドレス
Ａ８．Ａ９をデコードしてブロック選択信号Ｓ１．Ｓ２
．Ｓ３およびｓ４を発生するブロックデコーダ１２と、
クロック信号Φ２０に応答してブロック選択信号８１〜
Ｓ４をそれぞれ伝達するスイッチトランジスタ２１−１
〜２１−４と、スイッチトランジスタ２１−１〜２１−
４からのブロック選択信号８１〜Ｓ４をそれぞれの入力
部に受け、互いに直列に接続される４段のシフトレジス
タ１１−１〜１１−４からなるループ長（ステージ数）
可変のシフトレジスタ１１とから構成される。シフトレ
ジスタ１１−１とシフトレジスタ１１−２との間にはク
ロック信号Φ１２に応答してオン状態となるスイッチン
グトランジスタ２０−１が設けられる。シフトレジスタ
１１−２とシフトレジスタ１１−３との間にはクロック
信号Φ１４に応答してオン状態となるスイッチングトラ
ンジスタ２０−２が設けられる。シフトレジスタ１１−
３とシフトレジスタ１１−４との間にはクロック信号Φ
１２に応答してオン状態となるスイッチングトランジス
タ２０−３が設けられる。シフトレジスタ１１−４の出
力部とシフトレジスタ１１−１の入力部との間にはクロ
ック信号Φ１４に応答してオン状態となるスイッチング
トランジスタ２０−４が設けられる。またシフトレジス
タ１１−１〜１１−４の各々にはその出力部と入力部と
をクロック信号Φ１１に応答して接続するスイッチング
トランジスタ２０−５．２０−６．２０−７および２０
−８がそれぞれ設けられる。シフトレジスタ１１−２の
出力部とシフトレジスタ１１−１との入力部との間には
クロック信号Φ１３に応答してオン状態となるスイッチ
ングトランジスタ２０−９が設けられる。シフトレジス
タ１１−４の出力部とシフトレジスタ１１−３の入力部
との間にはクロック信号Φ１３に応答してオン状態とな
るスイッチングトランジスタ２０−１０が設けられる。

上述の構成によりシフトレジスタ１１は、１つのブロッ
クのデータがＩ１０線上に伝達されている場合には少な
くとも活性状態となるクロック信号Φ１０と、ブロック
サイズ（ビット数）指定信号に応答して発生されるクロ
ック信号Φ１１〜Φ１４との組合わせでループ長が１．
２．４から選べる構成となっている。さらに各シフトレ
ジスタ１１−１〜１１−４は、外部アドレスＡ８．Ａ９
の組合わせで１つが高レベルとなるブロック選択信号８
１〜Ｓ４がプリセットされる構成となっている。

第２図はこの発明の一実施例におけるセンスアンプおよ
び第１のシフトレジスタの構成を示す図であり、第８図
に示される従来のセンスアンプおよび出力シフトレジス
タと同様の構成を有しているが、基本ブロックサイズが
６４ビットとなっているためそれに応じてセンスアンプ
５−１〜５−６４の６４個設けられ、かつそれに応じて
センスアンプ５−１〜５−６４出力をそれぞれその入力
部に受ける６４段のシフトレジスタ６−１〜６−６４か
ら構成され、かつさらにシフトレジスタ出力をＩ１０線
上に伝達するためのスイッチングトランジスタ７には制
御信号０１〜Ｃ４のいずれかが対応するブロックに従っ
て与えられる。

第３図はループ長可変のシフトレジスタ１１の構成を示
す図であり、１段のシフトレジスタ１１−１〜１１−４
の各々は２つのインバータと、そのインバータの間に接
続されクロック信号Φ１０に応答してオン状態となるス
イッチングトランジスタとから構成される。

第４図はブロックサイズ（ビット長）を６４ビットに選
んだ場合の情報の読出動作を示す波形図である。以下、
第１ないし第４図を参照して６４ビットのシリアル情報
読出動作について説明する。

まず従来と同様にして、外部アドレスＡＯ〜Ａ７に応答
して行デコーダ１により１本のワード線が選択され、選
択されたワード線ＷＬが活性状態となり高レベルとなる
。この選択されたワード線ＷＬはブロック１〜■に共有
されているため、各ブロック１〜■においてワード線Ｗ
Ｌにつながるメモリセルが有する情報がビット線３　（
ＢＬ　（ＢＬ））上に伝達される。次にセンスアンプ活
性化信号■が活性状態となり低レベルとなると各ブロッ
ク１〜■のセンスアンプ５ａ〜５ｄがすべて活性状態と
なり、選択されたメモリセルの有する情報が伝達された
ビット線−ＢＬ　（ＢＬ）上の電位が対をなすビット線
ＢＬ（またはＢＬ）と差動増幅され、選択されたメモリ
セルの有する情報に応じてビット線ＢＬの電位が高レベ
ルまたは低レベルに確定する。次にクロック信号Φ２０
が立ち上がりセンスアンプ５ａ〜５・ｄが有する情報が
それぞれ６４ビットのシフトレジスタ６ａ〜６ｄの各ス
テージの入力部へ伝達される。ここで、外部から与えら
れるブロックサイズ指定信号（この場合６４ビット指定
）に応答してクロック信号Φ１２．Φ１３およびΦ１４
が低レベルに固定されている。

一方、外部アドレスＡ８．Ａ９に基づいてブロックデコ
ーダ１２によりブロックされたブロック選択信号Ｓ１〜
Ｓ４がクロック信号Φ２０に応答して第２のシフトレジ
スタ１１の各ステージの入力部へ伝送され、各シフトレ
ジスタ１１−１〜１１−４がそれぞれプリセットされる
。次にクロック信号Φ１０が高レベルに立ち上がると、
各シフトレジスタ１１−１〜１１−４の各々は入力部に
与えられたブロック選択信号８１〜Ｓ４をそれぞれ制御
信号０１〜Ｃ４として出力する。このとき外部アドレス
Ａ８．Ａ９の組合わせによりブロック選択信号８１〜Ｓ
４のうちのいずれか１つのみが高レベルとなり他の３つ
は低レベルであるため、制御信号０１〜Ｃ４のうちの対
応する１つのみが高レベルとなり他の３つが低レベルと
なる。これによりスイッチングトランジスタ７ａ〜７ｄ
のいずれかがオン状態となり、選択されたブロックのシ
フトレジスタがＩ１０線に接続されると、クロック信号
Φ１０に応答して発生されるクロック信号Φ１．Φ２に
同期して順次１ビットずつ選択されたシフトレジスタか
ら１１０線へシリアルに転送され、データ出力バッファ
９を介して６４ビ・ソトのシリアルデータＤ。Ｕ工とし
て出力される。

次に１つのブロックの６４とットデータが順次転−送さ
れると、次にクロック信号Φ１０か低レベル、−クロツ
ク信号Φ１１か高レベルとなり、シフトレジスタ１１−
１〜１１−４の出力信号がそれぞれの入力部へ転送され
る。次にクロック信号Φ１０が高レベルクロック信号Φ
１１か低レベルとなると、再び同一のブロックの６４ビ
ットのシリアルデータが順次出力バッファ９を介して読
出されることになる。

ここで６４ビットのシリアルデータが読出されたときに
、クロック信号Φ１０．Φ１１の状態を変化させている
が、クロック信号Φ１０を高レベルに固定したまま、ま
たクロック信号Φ１１を低レベルに固定したままであっ
ても上述の実施例と同様の効果が得られる。以上のよう
にして、基本ブロックサイズである６４ビットのシリア
ルデー夕が得られることになる。

次に、データビット長を１２８ビットすなわちブロック
サイズを１２８ビットにした場合の動作について説明す
る。

第５図はブロックサイズを１２８ビットに選択したとき
の読出動作を示す波形図である。このとき、まず外部か
らブロックサイズ指定信号を与えブロックサイズを１２
８ビットに指定し、クロック信号Φ１１およびΦ１４を
低レベルに固定する。

外部アドレスＡＯ−Ａ７により１本のワード線が選択さ
れ、その後６４ビットのシフトレジスタ６ａ〜６ｄにそ
れぞれ情報が転送されるまでは上述のブロックサイズを
６４ビットとした場合と同様である。

次に、外部アドレスＡ８．Ａ９の組合わせによりブロッ
ク１〜■のいずれかが選択される。次にクロック信号Φ
１０が高レベルとなると、ブロック選択信号８１〜Ｓ４
のいずれかの高レベルに応答して制御信号０１〜Ｃ４の
いずれかが高レベルとなる（ここでは制御信号ＣＩ、Ｃ
３のいずれかが高レベルとなる状態が示される）。次に
これに応答して選択されたブロックの６４ビットシフト
レジスタの情報がオン状態となったスイッチングトラン
ジスタを介してクロック信号Φ１．Φ２により順次Ｉ１
０バス上へ伝送され、出力バッファ９を介して順次読出
される。次に１つのブロックの６４ビットシフトレジス
タからの６４ビットがＩ１０バス上へ転送されるとクロ
ック信号Φ１０が低レベル、クロック信号Φ１２．Φ１
３が高レベルとなり、シフトレジスタ１１−１出力がシ
フトレジスタ１１−２人力へ伝達されかつシフトレジス
タ１１−３出力がシフトレジスタ１１−４人力へ伝達さ
れる。また、同時にシフトレジスタ１１−２出力がシフ
トレジスタ１１−１人力へ転送され、かつシフトレジス
タ１１−４出力がシフトレジスタ１１−３人力へ転送さ
れる。次にクロック信号Φ１０が高レベルとなると、シ
フトレジスタ１１−１〜１１−４の各々は人力部に与え
られた信号を出力する。これにより隣接するブロック（
すなわちブロック■または■）のいずれかのブロックが
選択され、制御信号Ｃ２，Ｃ４のいずれかが高状態とな
ってスイッチングトランジスタ７ｂ、７ｄのいずれかが
オン状態となり、選択されたブロックの６４ビットの情
報が順次出力バッファ９を介してシリアルにクロック信
号Φ１．Φ２に同期して読出されることになる。したが
って出力バッファ９からは１２８ビットの連続したシリ
アルデータが得られることになる。

なお上記第５図の動作波形図においては、ブロックＩま
たは■が選択され、次に隣接するブロック■または■の
データが連続して読出される構成を示したが、これに代
えてブロック■または■のいずれかが選択され、次にブ
ロック■またはブロック１が選択されることも可能であ
る。この場合は、クロック信号Φ１４を、クロック信号
Φ１０の低レベルに同期して高レベルとし、クロック信
号Φ１１　、Φ１２．Φ１３を低レベルに固定し、かつ
シフトレジスタ１１−３出力をシフトレジスタ１１−２
人力部へ転送する経路とシフトレジスタ１出力シフトレ
ジスタ１１−４人力へ転送する経路を設ければ可能とな
る。

第６図はブロックサイズを２５６ビットとしたときの読
出動作を示す図である。以下、ブロックサイズを２５６
ビットとしたときの読出動作について説明する。まずブ
ロックサイズを２５６ビットに指定する信号を与え、こ
れによりまずクロック信号Φ１１．Φ１３を低レベルに
固定する。この場合においても６４ビットシフトレジス
タ６ａ〜６ｄの各々にデータが蓄積されるまでは上述の
実施例と同様である。次に外部アドレスＡ８．　Ａ９に
応答して高レベル（１つのみ）となった制御信号Ｓ１〜
Ｓ４が各シフトレジスタ１１−１〜１１−４の入力部に
プリセットされる。この状態でクロック信号Φ１０が高
レベルに立ち上がると、各シフトレジスタ１１−１〜１
１−４の入力部に与えられている制御信号Ｓ１〜Ｓ４か
各シフトレジスタ１１−１〜１１−４の出力部へ転送さ
れ、制御信号０１〜Ｃ４としてスイッチングトランジス
タ７ａ〜７ｄのゲートへ与えられる。これにより外部ア
ドレスＡ８．Ａ９が指定するブロックの６４ビットのデ
ータがＩ１０バス上にクロック信号Φ１．Φ２に応答し
て順次転送され、出力バッファ９よりシリアルデータＤ
。Ｕ□として読出される。次に６４サイクル（クロック
信号Φ１．Φ２のサイクルを単位として）終了後、クロ
ック信号Φ１０を低レベルとし、クロック信号Φ１２゜
Φ１４を高レベルにすると、各シフトレジスタ１１−１
〜１１−４の出力が次段のシフトレジスタへ転送され、
次にクロック信号Φ１０を高レベル、クロック信号Φ１
２．Φ１４を低レベルとすると、隣接するブロックのス
イッチングトランジスタがオン状態となり、隣接するブ
ロックの６４ビットのデータが順次Ｉ１０バス上へ転送
され、先に読出された６４ビットに連続して次の６４ビ
ットシリアルデータとして読出される。次に再び６４サ
イクルが終了するとクロック信号Φ１０を低レベル、ク
ロック信号Φ１２．Φ１４を高レベルにした後、再びク
ロック信号Φ１０を高レベル、クロック信号Φ１２．Φ
１４を低レベルにすると、さらに次のブロックか選択さ
れ、再び続いて６４ビットのシリアルデータが与えられ
る。次に、６４サイクル終了後、一定期間クロック信号
Φ１０を低レベル、クロック信号Φ１２．Φ１４を高レ
ベルにすると、さらに次のブロックが選択され、そのブ
ロックの６４ビットのデータがＩ１０バスへ転送され、
続いて出力バッファ９を介して連続してシリアルデータ
として与えられる。これにより全体として２５６ビット
の連続したシリアルデータが得られることになる。なお
上述の構成においてブロックサイズを２５６ビットにし
た場合には、まず、制御信号Ｓ１が高レベルとなる構成
としておけば外部アドレスＡ８．Ａ９は無意味となる。

以上のようにこの発明により基本単位ブロックサイズで
ある６４ビットの１倍、２倍、４倍のシリアルデータビ
ット長を得ることができ、目的。

用途に応じて任意にブロックサイズを選択することが可
能となる。

なお、上記実施例においては、メモリセルアレイが２５
６行×２５６列からなる構成について示し、またメモリ
セルアレイを４つのブロックに分割する場合について説
明したが、この発明はこの実施例に限定されず他の構成
のメモリセルアレイおよび他の個数の基本ブロックに分
割しても上記実施例と同様の効果を得ることができる。

なお上記実施例において、第２のループ長可変のジフト
レジスタの１ステージが入力信号を出力部へ転送するシ
フトサイクルはシリアルデータの１ビット転送サイクル
に対し基本ブロックに対して設けられたシフトレジスタ
のステージ数分の１、すなわち上記実施例においてはΦ
１０＝１／６４Φ１　（またはΦ２）であれば常に連続
したシリアルデータを得ることが可能となる。

また、上記実施例ではデータ読出動作について説明した
が、データ書込時においてもデータ出力バッファをデー
タ人力バッファに置換えればデータの流れが逆になるだ
けで同様のタイミングでシリアルデータ書込を行なうこ
とができ、この場合も上記実施例と同様にブロックサイ
ズを可変にすることができる。

［発明の効果］ 以上のようにこの発明によれば、メモリセルアレイを必
要とする最小のブロックサイズからなる基本ブロックの
複数個に分割し、各基本ブロックの各々に入力部と出力
部とが接続されてループをなすシフトレジスタを設け、
このシフトレジスタを、ブロック選択信号データとビッ
ト長指定信号とに応答して１個または複数個順次選択的
にデータ入力線に接続するように構成したので、ブロッ
クサイズを基本ブロックの１倍、２倍、４倍等自由に目
的に応じて選ぶことが可能となり、応用上の自由度が向
上する。

【図面の簡単な説明】

第１図はこの発明の一実施例であるブロックアクセスメ
モリの読出回路部の概略構成を示す図である。第２図は
この発明の一実施例における基本ブロックに設けられた
センスアンプおよびシフトレジスタおよびシフトレジス
タ出力をＩ１０線上へ伝達するためのスイッチングトラ
ンジスタの構成を示す図である。第３図はこの発明の一
実施例によるループ長可変のシフトレジスタの構成を示
す図である。第４図はこの発明の一実施例であるブロッ
クアクセスメモリにおいてブロックサイズを６４ビット
としたときの情報読出動作を示す波形図である。第５図
はこの発明の一実施例によるブロックアクセスメモリに
おいてブロックサイズを１２８ビットにした場合の情報
読出動作を示す波形図である。第６図はこの発明の一実
施例によるブロックアクセスメモリにおいてブロックサ
イズを２５６ビットにしたときの情報読出動作を示す波
形図である。第７図は従来のブロックアクセスメモリの
読出回路の構成を示す図である。第８図は従来のブロッ
クアクセスメモリにおける各ブロックのセンスアンプお
よびシフトレジスタの構成を示す図である。第９図は従
来のブロックアクセスメモリにおける情報読出動作を示
す図である。 図において、１は行デコーダ、２はワード線、３はビッ
ト線、４はメモリセル、５．５ａ〜５ｄはセンスアンプ
、５−１〜５−６４は各ビット線対に設けられた基本セ
ンスアンプ、６ａ〜６ｄはシフトレジスタ、６−１〜６
−６４は第１のシフトレジスタを構成する単位シフトレ
ジスタ、７゜７ａ〜７ｄは第１のシフトレジスタ出力を
Ｉ１０線上へ接続するスイッチングトランジスタ、９は
データ出力バッファ、１１はループ長可変がっプリセッ
ト可能な第２のシフトレジスタ、１１−１〜１１−４は
第２のシフトレジスタ１１を構成する単位シフトレジス
タ、１２はブロックデコーダである。 なお、図中、同一符号は同一または相当部分を示す。

Claims (3)

【特許請求の範囲】
1. （１）複数個の基本ブロックに分割されたメモリセルア
   レイを有し、前記基本ブロックの各々が、行および列状
   に配列されて各々が情報を記憶する複数個のメモリセル
   と、前記メモリセルの１行を選択する複数のワード線と
   、前記メモリセルの１列が接続される複数のビット線と
   、前記複数のビット線の各々の上の情報を検知、増幅す
   る複数のセンスアンプとを備え、前記基本ブロック単位
   でアクセスされるブッロックアクセスメモリであって、 前記基本ブロックの各々に対応して設けられ、対応する
   基本ブロックのセンスアンプと情報の授受を行なう複数
   個の第１の記憶手段と、 基本ブロック指定信号とデータビット長指定信号とに応
   答して、前記複数の第１の記憶手段の１個または複数個
   を順次選択的にデータ入出力線へ接続し、前記選択され
   た第１の記憶手段と前記データ入出力線との間で１ビッ
   トずつシリアルに転送する選択手段とを備え、それによ
   りデータビット長を変更可能にしたブロックアクセスメ
   モリ。
2. （２）前記第１の記憶手段は前記基本ブロックに含まれ
   る列の数と同一のステージ数を有し、入力部と出力部と
   が接続されてループをなす第１のシフトレジスタからな
   り、 前記選択手段は、前記ブロック指定信号と前記データビ
   ット長指定信号とに応答して、前記第１のシフトレジス
   タを前記データ入出力線へ選択的に接続する信号を発生
   するステージ数可変の第２のシフトレジスタを含む、特
   許請求の範囲第１項記載のブロックアクセスメモリ。
3. （３）前記第２のシフトレジスタの１ステージのシフト
   サイクルは、前記第１のシフトレジスタの１ステージの
   シフトサイクルの前記第１のシフトレジスタのステージ
   数分の１である、特許請求の範囲第２項記載のブロック
   アクセスメモリ。