JP2509306B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、ダイナミックRAM（Random Access Memor
y）等で構成されたシリアルアクセスメモリ等の半導体
記憶装置、特にパラレル／シリアル変換機能を有するシ
リアルレジスタからのデータを高速に読出すアクセス方
式に関するものである。
y）等で構成されたシリアルアクセスメモリ等の半導体
記憶装置、特にパラレル／シリアル変換機能を有するシ
リアルレジスタからのデータを高速に読出すアクセス方
式に関するものである。
（従来の技術） 従来、このような分野の技術としては、 日経エレ
クトロニクス、［362］（1985−２−11）日経マグロウ
ヒル社、長見・原著「テレビやVTRのフィールド・メモ
リ用320行×700列構成の画像専用直列入出力型ダイナミ
ック・メモリ」P.219−239、 特開昭62−99973号公
報等に記憶されるものがあった。以下、その構成を図を
用いて説明する。
クトロニクス、［362］（1985−２−11）日経マグロウ
ヒル社、長見・原著「テレビやVTRのフィールド・メモ
リ用320行×700列構成の画像専用直列入出力型ダイナミ
ック・メモリ」P.219−239、 特開昭62−99973号公
報等に記憶されるものがあった。以下、その構成を図を
用いて説明する。
第２図は従来のシリアルアクセス型半導体記憶装置の
一構成例を示す要部構成図である。
一構成例を示す要部構成図である。
このシリアルアクセス型の半導体記憶装置は、ダイナ
ミックRAMで構成されたもので、多数のメモリセル及び
差動増幅型のセンスアンプを有するメモリセルアレイ１
を備え、そのメモリセルアレイ１にはワード線２を介し
てアドレスA0〜AN解読用の行アドレスデコーダが接続さ
れている。メモリセルアレイ１の列方向には、ビット線
４、及びイネーブル信号で動作するトランスファゲート
５を介してインバータからなるデータレジスタ６−０〜
６−Ｎが接続されている。さらに、そのデータレジスタ
６−０〜６−Ｎには、データ転送用のＮチャネルMOSト
ランジスタ（以下、NMOSという）７−0a,7−0b〜７−N
a,7−Nbを介して相補的な第1,第２のデータバス8a,8bが
接続されている。各NMOS7−0a,7−0b〜７−Na,7−Nbの
ゲートには、シリアルコントロール用クロック信号φに
よりシフト動作するデータレジスタ選択用のアドレスポ
インタ９−０〜９−Ｎが接続されている。これらのデー
タレジスタ６−０〜６−Ｎ、NMOS7−0a,7−0b〜７−Na,
7−Nb、及びアドレスポインタ９−０〜９−Ｎにより、
パラレル／シリアル変換用のシリアルレジスタが構成さ
れている。
ミックRAMで構成されたもので、多数のメモリセル及び
差動増幅型のセンスアンプを有するメモリセルアレイ１
を備え、そのメモリセルアレイ１にはワード線２を介し
てアドレスA0〜AN解読用の行アドレスデコーダが接続さ
れている。メモリセルアレイ１の列方向には、ビット線
４、及びイネーブル信号で動作するトランスファゲート
５を介してインバータからなるデータレジスタ６−０〜
６−Ｎが接続されている。さらに、そのデータレジスタ
６−０〜６−Ｎには、データ転送用のＮチャネルMOSト
ランジスタ（以下、NMOSという）７−0a,7−0b〜７−N
a,7−Nbを介して相補的な第1,第２のデータバス8a,8bが
接続されている。各NMOS7−0a,7−0b〜７−Na,7−Nbの
ゲートには、シリアルコントロール用クロック信号φに
よりシフト動作するデータレジスタ選択用のアドレスポ
インタ９−０〜９−Ｎが接続されている。これらのデー
タレジスタ６−０〜６−Ｎ、NMOS7−0a,7−0b〜７−Na,
7−Nb、及びアドレスポインタ９−０〜９−Ｎにより、
パラレル／シリアル変換用のシリアルレジスタが構成さ
れている。
第1,第２のデータバス8a,8bには、駆動信号S1により
動作するメインアンプ補助用の差動増幅型プリアンプ1
0、駆動信号S2により動作する差動増幅型メインアンプ1
1、及びシリアルな出力データDo送出用の出力バッファ1
2が接続されている。
動作するメインアンプ補助用の差動増幅型プリアンプ1
0、駆動信号S2により動作する差動増幅型メインアンプ1
1、及びシリアルな出力データDo送出用の出力バッファ1
2が接続されている。
なお、第２図には図示されていないが、第1,第２のデ
ータバス8a,8bには、シリアルな入力データDiを入力す
るための入力バッファ等も接続されている。
ータバス8a,8bには、シリアルな入力データDiを入力す
るための入力バッファ等も接続されている。
第３図は第２図のデータ読出しタイミングチャートで
あり、この図を参照しつつ第２図の読出し動作を説明す
る。
あり、この図を参照しつつ第２図の読出し動作を説明す
る。
行アドレスデコーダ３により、メモリセルアレイ１の
行方向のメモリセルが選択され、その行方向のメモリセ
ルのデータがトランスファゲート５を介してパラレルに
データレジスタ６−０〜６−Ｎに格納される。アドレス
ポインタ９−０〜９−Ｎはクロック信号φにより制御さ
れ、クロック信号φが“H"になった時に、例えばアドレ
スポインタ９−（Ｎ−１）が選択され、データレジスタ
６−（Ｎ−１）の内容がNMOS7−（Ｎ−１）a,7−（Ｎ−
１）ｂを介して第1,第２のデータバス8a,8bへ転送され
る。第1,第２のデータバス8a,8b上のデータは、プリア
ンプ10で差動増幅され、さらにメインアンプ11で差動増
幅された後、出力バッファ12でシリアルな出力データDo
に変換されて出力される。
行方向のメモリセルが選択され、その行方向のメモリセ
ルのデータがトランスファゲート５を介してパラレルに
データレジスタ６−０〜６−Ｎに格納される。アドレス
ポインタ９−０〜９−Ｎはクロック信号φにより制御さ
れ、クロック信号φが“H"になった時に、例えばアドレ
スポインタ９−（Ｎ−１）が選択され、データレジスタ
６−（Ｎ−１）の内容がNMOS7−（Ｎ−１）a,7−（Ｎ−
１）ｂを介して第1,第２のデータバス8a,8bへ転送され
る。第1,第２のデータバス8a,8b上のデータは、プリア
ンプ10で差動増幅され、さらにメインアンプ11で差動増
幅された後、出力バッファ12でシリアルな出力データDo
に変換されて出力される。
なお、書込み動作は、行アドレスデコーダ３でメモリ
セルアレイ１の行方向を選択した後、シリアルな入力デ
ータDiを入力バッファ等を介してデータバス8a,8bに入
力する。すると、このデータバス8a,8b上のデータは、N
MOS7−0a,7−0b〜７−Na,7−Nbを介してデータレジスタ
５に順次格納され、そのデータレジスタ５内のデータが
トランスファゲート５及びビット線４を介してパラレル
に行方向メモリセルに書込まれる。
セルアレイ１の行方向を選択した後、シリアルな入力デ
ータDiを入力バッファ等を介してデータバス8a,8bに入
力する。すると、このデータバス8a,8b上のデータは、N
MOS7−0a,7−0b〜７−Na,7−Nbを介してデータレジスタ
５に順次格納され、そのデータレジスタ５内のデータが
トランスファゲート５及びビット線４を介してパラレル
に行方向メモリセルに書込まれる。
（発明が解決しようとする課題） しかしながら、上記構成の装置では、次のような課題
があった。
があった。
一般に、RAMでは書込み（ライト）動作よりも、読出
し（リード）動作においてより高速のアクセスタイムが
要求される。ところが、第２図の装置では、例えばクロ
ック信号φによる（Ｎ−１）番地の読出しを行う場合、
その同一サイクル中でアドレスポインタ９−（Ｎ−１）
の選択、プリアンプ10による増幅動作、及びメインアン
プ11による増幅動作が行われるが、クロック信号φの立
上りから見た（Ｎ−１）番地目のリードアクセスタイム
が遅くなる。
し（リード）動作においてより高速のアクセスタイムが
要求される。ところが、第２図の装置では、例えばクロ
ック信号φによる（Ｎ−１）番地の読出しを行う場合、
その同一サイクル中でアドレスポインタ９−（Ｎ−１）
の選択、プリアンプ10による増幅動作、及びメインアン
プ11による増幅動作が行われるが、クロック信号φの立
上りから見た（Ｎ−１）番地目のリードアクセスタイム
が遅くなる。
即ち、データバス8a,8bは長大な線となっているため
に負荷が重い、つまり容量成分が大きい。そのため、ア
ドレスポインタ９−（Ｎ−１）がNMOS7−（Ｎ−１）a,7
−（Ｎ−１）ｂをオン状態にしてから、データレジスタ
６−（Ｎ−１）の内容がプリアンプ10へ伝送されるまで
の時間が長くなる。この時間の間はプリアンプ10を動作
させることなく、待っていなければならないため、リー
ドアクセスタイムが遅くなる。
に負荷が重い、つまり容量成分が大きい。そのため、ア
ドレスポインタ９−（Ｎ−１）がNMOS7−（Ｎ−１）a,7
−（Ｎ−１）ｂをオン状態にしてから、データレジスタ
６−（Ｎ−１）の内容がプリアンプ10へ伝送されるまで
の時間が長くなる。この時間の間はプリアンプ10を動作
させることなく、待っていなければならないため、リー
ドアクセスタイムが遅くなる。
本発明は、前記従来技術が持っていた課題として、リ
ードアクセスタイムが遅くなるという点について解決し
た半導体記憶装置を提供するものである。
ードアクセスタイムが遅くなるという点について解決し
た半導体記憶装置を提供するものである。
（課題を解決するための手段） 本発明は前記課題を解決するために、メモリセルアレ
イからの読出しデータがパラレルに入力され、これをシ
リアルデータの形で相補的な第1,第２のデータバスに出
力するシリアルレジスタと、前記第1,第２のデータバス
上のデータを増幅するプリアンプと、このプリアンプの
出力信号を増幅するメインアンプとを備えた半導体記憶
装置において、前記プリアンプを、前記第1,第２のデー
タバス上のデータをそれぞれ増幅する第1,第２のプリア
ンプで構成する。そして、前記第1,第２のデータバスと
前記第1,第２のプリアンプの入力とを第１の選択信号で
切換え接続する第１の選択手段と、前記第1,第２のプリ
アンプの出力と前記メインアンプの入力とを第２の選択
信号で切換え接続する第２の選択手段とを、設けてい
る。
イからの読出しデータがパラレルに入力され、これをシ
リアルデータの形で相補的な第1,第２のデータバスに出
力するシリアルレジスタと、前記第1,第２のデータバス
上のデータを増幅するプリアンプと、このプリアンプの
出力信号を増幅するメインアンプとを備えた半導体記憶
装置において、前記プリアンプを、前記第1,第２のデー
タバス上のデータをそれぞれ増幅する第1,第２のプリア
ンプで構成する。そして、前記第1,第２のデータバスと
前記第1,第２のプリアンプの入力とを第１の選択信号で
切換え接続する第１の選択手段と、前記第1,第２のプリ
アンプの出力と前記メインアンプの入力とを第２の選択
信号で切換え接続する第２の選択手段とを、設けてい
る。
（作 用） 本発明によれば、以上のように半導体記憶装置を構成
したので、第１の選択手段は、第１の選択信号に基づ
き、第１と第２のプリアンプのうち、一方のプリアンプ
が動作している間に、他方のプリアンプへデータバス上
のデータを伝達するように働く。さらに、第２の選択手
段は、第２の選択信号に基づき、データが保持された方
のプリアンプの内容をメインアンプへ伝達するように働
く。これにより、パイプライン動作が可能となり、デー
タ伝送経路の遅延によるプリアンプの動作開始の待ち時
間の短縮化が図れる。従って前記課題を解決できるので
ある。
したので、第１の選択手段は、第１の選択信号に基づ
き、第１と第２のプリアンプのうち、一方のプリアンプ
が動作している間に、他方のプリアンプへデータバス上
のデータを伝達するように働く。さらに、第２の選択手
段は、第２の選択信号に基づき、データが保持された方
のプリアンプの内容をメインアンプへ伝達するように働
く。これにより、パイプライン動作が可能となり、デー
タ伝送経路の遅延によるプリアンプの動作開始の待ち時
間の短縮化が図れる。従って前記課題を解決できるので
ある。
（実施例） 第１図は本発明の一実施例を示すシリアルアクセス型
半導体記憶装置の要部構成図である。
半導体記憶装置の要部構成図である。
このシリアルアクセス型の半導体記憶装置は、ダイナ
ミックRAMで構成されたもので、多数のメモリセル及び
差動増幅型のセンスアンプを有するメモリセルアレイ21
を備え、そのメモリセルアレイ21にはワード線22を介し
て行アドレス選択用の行アドレスデコーダ23が接続され
ている。この行アドレスデコーダ23は、図示しないアド
レス発生回路から出力された行アドレスまたはリフレッ
シュアドレスA0〜ANを解読し、ワード線22を通して行方
向のメモリセルを選択する回路である。また、メモリセ
ルアレイ21の列方向には、ビット線24及びトランスファ
ゲート25を介してデータレジスタ26−０〜26−Ｎが接続
されている。データレジスタ26−０〜26−Ｎは、NMOS27
−0a,27−0b〜27−Na,27−Nbからなる転送回路を介し
て、相補的な第1,第２のデータバス28a,28bに接続され
ている。トランスファゲート25は、イネーブル信号ENに
よりオン，オフ動作してビット線24とテータレジスタ26
−０〜26−Ｎとの間でデータの受け渡しを行う回路であ
る。
ミックRAMで構成されたもので、多数のメモリセル及び
差動増幅型のセンスアンプを有するメモリセルアレイ21
を備え、そのメモリセルアレイ21にはワード線22を介し
て行アドレス選択用の行アドレスデコーダ23が接続され
ている。この行アドレスデコーダ23は、図示しないアド
レス発生回路から出力された行アドレスまたはリフレッ
シュアドレスA0〜ANを解読し、ワード線22を通して行方
向のメモリセルを選択する回路である。また、メモリセ
ルアレイ21の列方向には、ビット線24及びトランスファ
ゲート25を介してデータレジスタ26−０〜26−Ｎが接続
されている。データレジスタ26−０〜26−Ｎは、NMOS27
−0a,27−0b〜27−Na,27−Nbからなる転送回路を介し
て、相補的な第1,第２のデータバス28a,28bに接続され
ている。トランスファゲート25は、イネーブル信号ENに
よりオン，オフ動作してビット線24とテータレジスタ26
−０〜26−Ｎとの間でデータの受け渡しを行う回路であ
る。
データレジスタ26−０〜26−Ｎはインバータで構成さ
れたデータ一時保持用のレジスタである。さらにNMOS27
−0a,27−0b〜27−Na,27−Nbは、データレジスタ26−０
〜26−Ｎと第1,第２のデータバス28a,28bとの間でデー
タの受け渡しを行うスイッチであり、その各NMOS27−0
a,27−0b〜27−Na,27−Nbのゲートには、アドレスポイ
ンタ29−０〜29−Ｎから出力される第３の選択信号が与
えられる。アドレスポインタ29−０〜29−Ｎは、シリア
ルコントロール用のクロック信号φによりシフト動作
し、データレジスタ26−０〜26−Ｎのうちのどのレジス
タを選択するかを決める回路である。これらのデータレ
ジスタ26−０〜26−Ｎ、NMOS27−0a,27−0b〜27−Na,27
−Nb、及びアドレスポインタ29−０〜29−Ｎにより、パ
ラレル／シリアル変換用のシリアルレジスタが構成され
ている。
れたデータ一時保持用のレジスタである。さらにNMOS27
−0a,27−0b〜27−Na,27−Nbは、データレジスタ26−０
〜26−Ｎと第1,第２のデータバス28a,28bとの間でデー
タの受け渡しを行うスイッチであり、その各NMOS27−0
a,27−0b〜27−Na,27−Nbのゲートには、アドレスポイ
ンタ29−０〜29−Ｎから出力される第３の選択信号が与
えられる。アドレスポインタ29−０〜29−Ｎは、シリア
ルコントロール用のクロック信号φによりシフト動作
し、データレジスタ26−０〜26−Ｎのうちのどのレジス
タを選択するかを決める回路である。これらのデータレ
ジスタ26−０〜26−Ｎ、NMOS27−0a,27−0b〜27−Na,27
−Nb、及びアドレスポインタ29−０〜29−Ｎにより、パ
ラレル／シリアル変換用のシリアルレジスタが構成され
ている。
相補的な第1,第２のデータバス28a,28bを使用するの
は、センスアンプとして差動増幅型のものを用いるから
であるが、この第１のデータバス28aにはNMOS30−1,30
−３を介してそれぞれ第1,第２のプリアンプ31a,31bの
入力側が接続されると共に、第２のデータバス28bにはN
MOS30−2,30−４を介してそれぞれ第1,第２のプリアン
プ31a,31bの入力側が接続されている。第１のプリアン
プ31aの出力側がNMOS32−1,32−２を介してメインアン
プ33の入力側に接続されると共に、第２のプリアンプ31
bの出力側がNMOS32−3,32−４を介してメインアンプ33
の入力側に接続され、そのメインアンプ33の出力側が出
力バッファ34に接続されている。
は、センスアンプとして差動増幅型のものを用いるから
であるが、この第１のデータバス28aにはNMOS30−1,30
−３を介してそれぞれ第1,第２のプリアンプ31a,31bの
入力側が接続されると共に、第２のデータバス28bにはN
MOS30−2,30−４を介してそれぞれ第1,第２のプリアン
プ31a,31bの入力側が接続されている。第１のプリアン
プ31aの出力側がNMOS32−1,32−２を介してメインアン
プ33の入力側に接続されると共に、第２のプリアンプ31
bの出力側がNMOS32−3,32−４を介してメインアンプ33
の入力側に接続され、そのメインアンプ33の出力側が出
力バッファ34に接続されている。
第１のトランスファゲートであるNMOS30−1,30−２
と、第２のトランスファゲートであるNMOS30−3,30−４
とは、第1,第２のデータバス28a,28bと第1,第２のプリ
アンプ31a,31bの入力側とを、第１の選択信号A1,B1（即
ち、A1は第１のトランスファ信号、B1は第２のトランス
ファ信号）で切換え接続する第１の選択手段としての機
能を有している。第３のトランスファゲートであるNMOS
32−1,32−２と、第４のトランスファゲートであるNMOS
32−3,32−４とは、第1,第２のプリアンプ31a,31bの出
力側とメインアンプ33の入力側とを、第２の選択信号A
2,B2（即ち、A2は第３のトランスファ信号、B2は第４の
トランスファ信号）で切換え接続する第２の選択手段と
しての機能を有している。第２の選択信号A2,B2は、第
１の選択信号A1,A2より所定の時間だけ遅延して活性化
される。第1,第２のプリアンプ31a,31bは、駆動信号SA,
SBにより、第1,第２のデータバス28a,28b上の相補的な
信号を差動増幅する増幅器であり、容量成分の大きなデ
ータバス28a,28b上の信号を予め増幅しておいてそれを
メインアンプ33へ供給する機能を有している。メインア
ンプ33は駆動信号S2によりプリアンプ31a,31bの出力を
差動増幅する増幅器、また出力バッファ34はメインアン
プ33の相補的出力をシリアルな出力データDoとして送出
する回路である。
と、第２のトランスファゲートであるNMOS30−3,30−４
とは、第1,第２のデータバス28a,28bと第1,第２のプリ
アンプ31a,31bの入力側とを、第１の選択信号A1,B1（即
ち、A1は第１のトランスファ信号、B1は第２のトランス
ファ信号）で切換え接続する第１の選択手段としての機
能を有している。第３のトランスファゲートであるNMOS
32−1,32−２と、第４のトランスファゲートであるNMOS
32−3,32−４とは、第1,第２のプリアンプ31a,31bの出
力側とメインアンプ33の入力側とを、第２の選択信号A
2,B2（即ち、A2は第３のトランスファ信号、B2は第４の
トランスファ信号）で切換え接続する第２の選択手段と
しての機能を有している。第２の選択信号A2,B2は、第
１の選択信号A1,A2より所定の時間だけ遅延して活性化
される。第1,第２のプリアンプ31a,31bは、駆動信号SA,
SBにより、第1,第２のデータバス28a,28b上の相補的な
信号を差動増幅する増幅器であり、容量成分の大きなデ
ータバス28a,28b上の信号を予め増幅しておいてそれを
メインアンプ33へ供給する機能を有している。メインア
ンプ33は駆動信号S2によりプリアンプ31a,31bの出力を
差動増幅する増幅器、また出力バッファ34はメインアン
プ33の相補的出力をシリアルな出力データDoとして送出
する回路である。
なお、第１図には図示されていないが、例えば第1,第
２のデータバス28a,28bには、シリアルな入力データDi
を入力するための入力バッファ等も接続されている。
２のデータバス28a,28bには、シリアルな入力データDi
を入力するための入力バッファ等も接続されている。
第４図は第１図のデータを読出しタイミングチャート
であり、この図を参照しつつ第１図の読出し動作を説明
する。
であり、この図を参照しつつ第１図の読出し動作を説明
する。
アドレスA0〜ANが行アドレスデコーダ23に供給される
と、行アドレスデコーダ23はアドレスA0〜ANを解読し、
ワード線22を通してメモリセルアレイ21の行方向のメモ
リセルを選択する。選択された行方向のメモリセルデー
タは、ビット線24、及びイネーブル信号ENによりオン状
態となったトランスファゲート25を介してパラレルにデ
ータレジスタ26−０〜26−Ｎに格納される。アドレスポ
インタ29−０〜29−Ｎはクロック信号φにより制御さ
れ、クロック信号φが“H"になって例えば（Ｎ−１）番
地目のリードアクセスが実行された場合、アドレスポイ
ンタは１つ先のＮ番目29−Ｎが選択される。アドレスポ
インタ29−Ｎが選択されると、データレジスタ26−Ｎの
内容を第1,第２のデータバス28a,28bに転送するためのN
MOS27−Na,27−Nbがオンし、そのデータレジスタ26−Ｎ
の内容がNMOS27−Na,27−Nbを通して第1,第２のデータ
バス28a,28bに転送される。その後、第２のプリアンプ3
1bに転送させるため、選択信号B1が立上り、NMOS30−3,
30−４がオンし、第1,第２のデータバス28a,28b上のデ
ータが駆動信号SBによりプリアンプ31bで増幅される。
増幅されたデータは、そのプリアンプ31bで保持され
る。
と、行アドレスデコーダ23はアドレスA0〜ANを解読し、
ワード線22を通してメモリセルアレイ21の行方向のメモ
リセルを選択する。選択された行方向のメモリセルデー
タは、ビット線24、及びイネーブル信号ENによりオン状
態となったトランスファゲート25を介してパラレルにデ
ータレジスタ26−０〜26−Ｎに格納される。アドレスポ
インタ29−０〜29−Ｎはクロック信号φにより制御さ
れ、クロック信号φが“H"になって例えば（Ｎ−１）番
地目のリードアクセスが実行された場合、アドレスポイ
ンタは１つ先のＮ番目29−Ｎが選択される。アドレスポ
インタ29−Ｎが選択されると、データレジスタ26−Ｎの
内容を第1,第２のデータバス28a,28bに転送するためのN
MOS27−Na,27−Nbがオンし、そのデータレジスタ26−Ｎ
の内容がNMOS27−Na,27−Nbを通して第1,第２のデータ
バス28a,28bに転送される。その後、第２のプリアンプ3
1bに転送させるため、選択信号B1が立上り、NMOS30−3,
30−４がオンし、第1,第２のデータバス28a,28b上のデ
ータが駆動信号SBによりプリアンプ31bで増幅される。
増幅されたデータは、そのプリアンプ31bで保持され
る。
（Ｎ−１）番地のリードアクセスを行うと、当然出力
データDoは（Ｎ−１）番地の内容を出力しなければなら
ないが、この番地（Ｎ−１）の内容はクロック信号φに
よる（Ｎ−２）番地のリードアクセス時に、第１のプリ
アンプ31aに格納されている。つまり、クロック信号φ
の“H"によりアドレスポイタ29−（Ｎ−２）が選択され
ると、NMOS27−（Ｎ−１）a,27−（Ｎ−１）ｂがオン
し、データレジスタ26−（Ｎ−２）の内容が第1,第２の
データバス28a,28bに転送される。このデータバス28a,2
8b上のデータは、選択信号A1によりオンするNMOS30−1,
30−２を介して第１のプリアンプ31aに入り、そこで駆
動信号SAにより増幅された後に保持される。この第１の
プリアンプ31aに格納されたデータは、クロックφによ
る（Ｎ−１）番地のアクセスの際、選択信号A2によりオ
ンするNMOS32−1,32−２を通してメインアンプ33へ送ら
れる。このメインアンプ33は、駆動信号S2により動作し
て第２のプリアンプ31aの出力を増幅し、出力バッファ3
4へ送る。出力バッファ34は、メインアンプ33の出力を
出力データDoの形で出力する。
データDoは（Ｎ−１）番地の内容を出力しなければなら
ないが、この番地（Ｎ−１）の内容はクロック信号φに
よる（Ｎ−２）番地のリードアクセス時に、第１のプリ
アンプ31aに格納されている。つまり、クロック信号φ
の“H"によりアドレスポイタ29−（Ｎ−２）が選択され
ると、NMOS27−（Ｎ−１）a,27−（Ｎ−１）ｂがオン
し、データレジスタ26−（Ｎ−２）の内容が第1,第２の
データバス28a,28bに転送される。このデータバス28a,2
8b上のデータは、選択信号A1によりオンするNMOS30−1,
30−２を介して第１のプリアンプ31aに入り、そこで駆
動信号SAにより増幅された後に保持される。この第１の
プリアンプ31aに格納されたデータは、クロックφによ
る（Ｎ−１）番地のアクセスの際、選択信号A2によりオ
ンするNMOS32−1,32−２を通してメインアンプ33へ送ら
れる。このメインアンプ33は、駆動信号S2により動作し
て第２のプリアンプ31aの出力を増幅し、出力バッファ3
4へ送る。出力バッファ34は、メインアンプ33の出力を
出力データDoの形で出力する。
以上と同様の動作で、Ｎ番地目等のリードアクセスが
実行される。
実行される。
なお、書込み動作あるいはリフレッシュ動作は、行ア
ドレスデコーダ23でメモリセルアレイ21の行方向を選択
した後、シリアルな入力データDiを入力バッファ等を介
してデータバス28a,28bに入力する。すると、このデー
タバス28a,28b上のデータは、NMOS27−0a,27−0b〜27−
Na,27−Nbを介してデータレジスタ26−０〜26−Ｎに順
次格納され、そのデータレジスタ26−０〜26−Ｎ内のデ
ータがトランスファゲート25及びビット線24を介してパ
ラレルに行方向メモリセルに書込まれる。
ドレスデコーダ23でメモリセルアレイ21の行方向を選択
した後、シリアルな入力データDiを入力バッファ等を介
してデータバス28a,28bに入力する。すると、このデー
タバス28a,28b上のデータは、NMOS27−0a,27−0b〜27−
Na,27−Nbを介してデータレジスタ26−０〜26−Ｎに順
次格納され、そのデータレジスタ26−０〜26−Ｎ内のデ
ータがトランスファゲート25及びビット線24を介してパ
ラレルに行方向メモリセルに書込まれる。
本実施例では、次のような利点を有している。
２個の第1,第２のプリアンプ31a,31bを設けたので、
あるアドレスのリードを行う場合、１つ前のリードサイ
クルで、データレジスタ26−０〜26−Ｎの内容を一方の
プリアンプ31aまたは31bに格納することにより、実質的
にリード動作はメインアンプ33による増幅から行えるた
め、つまりパイプライン動作が行えるため、リードアク
セスタイムの高速化が可能となる。即ち、例えば第１の
プリアンプ31aが動作している間に、第２のプリアンプ3
1bにデータを伝達するための待ち時間として使用できる
ため、リードアクセスタイムの時間短縮が可能となる。
あるアドレスのリードを行う場合、１つ前のリードサイ
クルで、データレジスタ26−０〜26−Ｎの内容を一方の
プリアンプ31aまたは31bに格納することにより、実質的
にリード動作はメインアンプ33による増幅から行えるた
め、つまりパイプライン動作が行えるため、リードアク
セスタイムの高速化が可能となる。即ち、例えば第１の
プリアンプ31aが動作している間に、第２のプリアンプ3
1bにデータを伝達するための待ち時間として使用できる
ため、リードアクセスタイムの時間短縮が可能となる。
メインアンプ33については、プリアンプ31a,31bとの
配線長が短いので、待ち時間はあまりない。そのため、
１つで十分である。
配線長が短いので、待ち時間はあまりない。そのため、
１つで十分である。
なお、本発明は図示の実施例に限定されず、種々の変
形が可能である。その変形例としては、例えば次のよう
なものがある。
形が可能である。その変形例としては、例えば次のよう
なものがある。
（ａ） プリアンプ31a,31bは２個以上ならば、いくつ
でもよい。但し、あまり多くすると、電流消費量が増加
するだけであり、その上、待ち時間は３個以上であって
も短縮効果が向上しないので、２個が望ましい。
でもよい。但し、あまり多くすると、電流消費量が増加
するだけであり、その上、待ち時間は３個以上であって
も短縮効果が向上しないので、２個が望ましい。
（ｂ） データレジスタ26−０〜26−Ｎをインバータ以
外の回路で構成したり、NMOS27−0a,27−0b〜27−Na,27
−NbをＰチャネルMOSトランジタやそれ以外のスイッチ
素子で構成したり、あるいはアドレスポインタ29−０〜
29−Ｎをシフトレジスタ等で構成してもよい。
外の回路で構成したり、NMOS27−0a,27−0b〜27−Na,27
−NbをＰチャネルMOSトランジタやそれ以外のスイッチ
素子で構成したり、あるいはアドレスポインタ29−０〜
29−Ｎをシフトレジスタ等で構成してもよい。
（ｃ） 選択手段であるNMOS30−１〜30−4,32−１〜32
−４は、ＰチャネルMOSトランジスタやそれ以外のスイ
ッチ素子で構成してもよい。
−４は、ＰチャネルMOSトランジスタやそれ以外のスイ
ッチ素子で構成してもよい。
（ｄ） メモリセルアレイ21を複数のブロックに分割
し、それに対応してトランスファゲート25、シリアルレ
ジスタ、及びデータバス28a,28b等を複数設け、各ブロ
ックのメモリセルアレイからのデータを各トランスファ
ゲート側へ伝達するような構成にしてもよい。これによ
り、リードアクセスタイムをより高速化できる。
し、それに対応してトランスファゲート25、シリアルレ
ジスタ、及びデータバス28a,28b等を複数設け、各ブロ
ックのメモリセルアレイからのデータを各トランスファ
ゲート側へ伝達するような構成にしてもよい。これによ
り、リードアクセスタイムをより高速化できる。
（ｅ） データ書込み構成は、上記実施例以外の構成で
も可能である。
も可能である。
（ｆ） 第１図は、ダイナミックRAM以外に、スタティ
ックRAM等の他のメモリにも適用できる。
ックRAM等の他のメモリにも適用できる。
（発明の効果） 以上詳細に説明したように、本発明によれば、第１と
第２のプリアンプを設けてそれらをパイプライン動作可
能な構成にしたので、一方のプリアンプが動作している
間に、他方のプリアンプにデータを伝達するための待ち
時間として使用できるため、リードアクセスタイムの時
間短縮が可能となり、アクセスタイムの高速化が期待で
きる。
第２のプリアンプを設けてそれらをパイプライン動作可
能な構成にしたので、一方のプリアンプが動作している
間に、他方のプリアンプにデータを伝達するための待ち
時間として使用できるため、リードアクセスタイムの時
間短縮が可能となり、アクセスタイムの高速化が期待で
きる。
第１図は本発明の実施例を示す半導体記憶装置の要部構
成図、第２図は従来の半導体記憶装置の要部構成図、第
３図は第２図のデータ読出しタイミングチャート、第４
図は第１図のデータ読出しタイミングチャートである。 20……メモリセルアレイ、23……行アドレスデコーダ、
25……トランスファゲート、26−０〜26−Ｎ……データ
レジスタ、27−0a,27−0b〜27−Na,27−Nb……NMOS、28
a,28b……第1,第２のデータバス、29−０〜29−Ｎ……
アドレスポインタ、30−１〜30−4,32−１〜32−Ｎ……
NMOS、31a,31b……第1,第２のプリアンプ、33……メイ
ンアンプ、34……出力バッファ。
成図、第２図は従来の半導体記憶装置の要部構成図、第
３図は第２図のデータ読出しタイミングチャート、第４
図は第１図のデータ読出しタイミングチャートである。 20……メモリセルアレイ、23……行アドレスデコーダ、
25……トランスファゲート、26−０〜26−Ｎ……データ
レジスタ、27−0a,27−0b〜27−Na,27−Nb……NMOS、28
a,28b……第1,第２のデータバス、29−０〜29−Ｎ……
アドレスポインタ、30−１〜30−4,32−１〜32−Ｎ……
NMOS、31a,31b……第1,第２のプリアンプ、33……メイ
ンアンプ、34……出力バッファ。
Claims (7)
- 【請求項１】メモリセルアレイからの読出しデータがパ
ラレルに入力され、これをシリアルデータの形で相補的
な第1,第２のデータバスに出力するシリアルレジスタ
と、前記第1,第２のデータバス上のデータを増幅するプ
リアンプと、このプリアンプの出力信号を増幅するメイ
ンアンプとを備えた半導体記憶装置において、 前記プリアンプを、前記第1,第２のデータバス上のデー
タをそれぞれ増幅する第1,第２のプリアンプで構成し、 前記第1,第２のデータバスと前記第1,第２のプリアンプ
の入力とを第１の選択信号で切換え接続する第１の選択
手段と、 前記第1,第２のプリアンプの出力と前記メインアンプの
入力とを第２の選択信号で切換え接続する第２の選択手
段とを、設けたことを特徴とする半導体記憶装置。 - 【請求項２】前記シリアルレジスタを、前記メモリセル
アレイからパラレルに入力された読出しデータを格納す
るデータレジスタと、このデータレジスタと前記第1,第
２のデータバスとを第３の選択信号で選択的に接続する
転送回路と、この転送回路に接続され、クロックの信号
に応答して前記第３の選択信号を出力するアドレスポイ
ンタとから構成したことを特徴とする請求項１記載の半
導体記憶装置。 - 【請求項３】前記第２の選択信号は、前記第１の選択信
号より所定の時間だけ遅延して活性化されることを特徴
とする請求項１記載の半導体記憶装置。 - 【請求項４】前記第１の選択手段を、前記第1,第２のデ
ータバスと前記第１のプリアンプの入力との間に接続さ
れる第１のトランスファゲートと、前記第1,第２のデー
タバスと前記第２のプリアンプの入力との間に接続され
る第２のトランスファゲートとから構成したことを特徴
とする請求項１記載の半導体記憶装置。 - 【請求項５】前記第１の選択信号を、前記第１のトラン
スファゲートを接続状態にさせるため、所定の期間活性
化状態になる第１のトランスファ信号と、前記第２のト
ランスファゲートを接続状態にさせるため、前記第１の
トランスファ信号とは異なる期間に活性化状態になる第
２のトランスファ信号とから構成したことを特徴とする
請求項４記載の半導体記憶装置。 - 【請求項６】前記第２の選択手段を、前記第１のプリア
ンプの出力と前記メインアンプの入力との間に接続され
る第３のトランスファゲートと、前記第２のプリアンプ
の出力と前記メインアンプの入力との間に接続される第
４のトランスファゲートとから構成したことを特徴とす
る請求項１記載の半導体記憶装置。 - 【請求項７】前記第２の選択信号を、前記第３のトラン
スファゲートを接続状態にさせるため、所定の期間活性
化状態になる第３のトランスファ信号と、前記第４のト
ランスファゲートを接続状態にさせるため、前記第３の
トランスファ信号とは異なる期間に活性化状態になる第
４のトランスファ信号とから構成したことを特徴とする
請求項６記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20442988A JP2509306B2 (ja) | 1988-08-16 | 1988-08-16 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20442988A JP2509306B2 (ja) | 1988-08-16 | 1988-08-16 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0253288A JPH0253288A (ja) | 1990-02-22 |
| JP2509306B2 true JP2509306B2 (ja) | 1996-06-19 |
Family
ID=16490392
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20442988A Expired - Fee Related JP2509306B2 (ja) | 1988-08-16 | 1988-08-16 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2509306B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR940007639B1 (ko) * | 1991-07-23 | 1994-08-22 | 삼성전자 주식회사 | 분할된 입출력 라인을 갖는 데이타 전송회로 |
-
1988
- 1988-08-16 JP JP20442988A patent/JP2509306B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0253288A (ja) | 1990-02-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |