KR100316057B1 - 반도체 메모리 회로 - Google Patents

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Abstract

본 발명은 다수개의 비트라인쌍들을 복수개 이상의 로컬 데이터버스 라인에 나누어 각각 연결시켜 로컬 데이터버스 라인과 글로벌 데이터버스 라인상의 커패시턴스를 줄임으로서 데이터의 전송시간을 줄일 수 있도록 한 반도체 메모리 회로에 관한 것으로, 다수개의 비트라인쌍(bit0/bit0b∼bit7/bit7b)에 각각 연결되어 신호의 전송을 단속하는 다수개의 전송 트랜지스터쌍(402∼409, 412∼419)을 적어도 두쌍 이상으로 묶어 칼럼 어드레스 디코더의 출력신호(Yd0, Yd1)에 의해 동일하게 작동되도록 한 다수개의 전송선택부(401, 411)와, 다수개의 전송선택부(401, 411)간의 전송 트랜지스터쌍(402∼409, 412∼419)에 각각 연결된 적어도 두쌍 이상의 로컬 데이터버스 라인쌍(ldb0/ldb0b∼ldb3/ldb3b)과 적어도 두쌍 이상의 글로벌 데이터버스 라인쌍(gdb0/gdb0b∼gdb3/gdb3b)에 각각 연결된 적어도 두쌍 이상의 게이트 트랜지스터쌍(422∼429)과, 적어도 두쌍 이상의 게이트 트랜지스터쌍(422∼429)에 각각 연결된 글로벌 데이터버스 라인 센스앰프로 이루어져 데이터버스 라인에 걸리는 커패시턴스를 줄여 데이터의 전송지연을 줄일 수 있다는 이점이 있다.

Description

반도체 메모리 회로
본 발명은 반도체 메모리 회로에 관한 것으로, 보다 상세하게는 다수개의 비트라인쌍들을 복수개 이상의 로컬 데이터버스 라인에 나누어 각각 연결시켜 로컬 데이터버스 라인과 글로벌 데이터버스 라인상의 커패시턴스를 줄임으로서 데이터의 전송시간을 줄일 수 있도록 한 반도체 메모리 회로에 관한 것이다.
반도체 메모리 장치에 있어서 메모리 셀로부터 독출된 데이터는 한 쌍의 비트라인 상에 나타나고 이는 비트라인 센스앰프(sense amplifier)에 의해 증폭된 다음 로컬 데이터버스 라인을 경우해서 글로벌 데이터버스 라인을 통해 외부로 출력된다.
도1은 일반적인 반도체 메모리 회로의 서브어레이를 나타낸 블록도이고, 도2는 디램의 서브어레이와 연결되는 데이터버스 라인 구조를 나타낸 회로도이다.
종래기술에서는 도2에 도시된 바와 같이 메모리 서브어레이의 다수개의 비트라인쌍(bit0/bit0b∼bit7/bit7b)들은 칼럼 어드레스 디코더의 출력신호(Y_dec0∼Y_dec7)에 의해 작동되는 다수개의 전송트랜지스터들(202∼209, 212∼219)를 경유해서 하나의 로컬 데이터 라인쌍(ldb0/ldb0b)에 각각 연결된다. 그리고 이 로컬 데이터 라인쌍(ldb0/ldb0b)은 게이트 트랜지스터쌍(222, 223)을 경유해서 글로벌 데이터 라인쌍(gdb0/gdb0b)에 연결된다.
이와 같이 하나의 로컬 데이터 라인쌍(ldb0/ldb0b)에 공통으로 다수개의 비트라인쌍(bit0/bit0b∼bit7/bit7b)들이 연결되어 있기 때문에 커패시턴스 값이 증대되어 서브어레이에서 증폭된 신호가 게이트 트랜지스터쌍(222, 223)을 통해 글로벌 데이터 라인 센스앰프까지 전달되는데 걸리는 시간이 오래 걸리게 된다.
도3은 종래의 메모리 회로의 글로벌 데이터 라인 센스앰프를 나타낸 회로도이다. 여기에 도시된 바와 같이 글로벌 데이터 라인 센스앰프(30)는 입력으로 하나의 글로벌 데이터 라인쌍(gdb0/gdb0b)의 출력신호를 입력받아 센스앰프 인에이블(DBSAE) 신호로 구동되어 데이터(DBOUT)를 출력하게 된다.
위에서 보는 바와 같이 다수개의 비트라인쌍(bit0/bit0b∼bit7/bit7b)들의 출력값이 하나의 로컬 데이터라인쌍(ldb0/ldb0b)에 모두 연결되기 때문에 커패시턴스가 증가된다. 그러면 서브어레이의 비트라인 센스앰프(미도시)에서 로컬 데이터 라인쌍(ldb0/ldb0b)과 글로벌 데이터 라인쌍(gdb0/gdb0b)의 커패시턴스를 모두 구동해야 하기 때문에 글로벌 데이터버스 라인 센스앰프(30)까지 비트라인 센스앰프에서 증폭된 신호가 전달되는데는 많은 시간이 걸린다는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은 적어도 두쌍 이상의 전송 트랜지스터쌍으로 구성되어 칼럼 어드레스 디코더의 출력신호에 의해 동일하게 작동되며 적어도 두쌍 이상의 전송 트랜지스터쌍이 다수개의 비트라인쌍과 적어도 두쌍 이상의 로컬 데이터버스 라인쌍에 나누어 각각 연결함으로서 비트라인 센스앰프의 구동 커패시턴스를 줄여 고속동작이 가능하도록 한 반도체 메모리 회로를 제공함에 있다.
도1은 일반적인 메모리의 서브어레이를 나타낸 블록도이다.
도2는 디램의 서브어레이와 연결되는 데이터버스 라인 구조를 나타낸 회로도이다.
도3은 일반적인 메모리의 글로벌 데이터버스 라인 센스앰프를 나타낸 회로도이다.
도4 는 본 발명에 의한 디램의 서브어레이와 연결되는 데이터버스 라인 구조를 나타낸 회로도이다.
도5는 본 발명에 의한 메모리의 글로벌 데이터버스 라인 센스앰프를 나타낸 회로도이다.
- 도면의 주요부분에 대한 부호의 설명 -
30 : 글로벌 데이터버스 라인 센스앰프
202∼209, 212∼219, 402∼409, 412∼419 : 전송 트랜지스터
222,223,422∼429 : 게이트 트랜지스터
501 : 등화부 503 : 차동증폭부
505 : 데이터 제어부 511 : 전송부
상기와 같은 목적을 실현하기 위한 본 발명은 다수개의 비트라인쌍에 각각 연결되어 신호의 전송을 단속하는 다수개의 전송 트랜지스터쌍을 적어도 두쌍 이상으로 묶어 칼럼 어드레스 디코더의 출력신호에 의해 동일하게 작동되도록 한 다수개의 전송선택부와, 다수개의 전송선택부간의 전송 트랜지스터쌍에 각각 연결된 적어도 두쌍 이상의 로컬 데이터버스 라인쌍과 적어도 두쌍 이상의 글로벌 데이터버스 라인쌍에 각각 연결된 적어도 두쌍 이상의 게이트 트랜지스터쌍과, 적어도 두쌍 이상의 게이트 트랜지스터쌍에 각각 연결된 글로벌 데이터버스 라인 센스앰프로 이루어진 것을 특징으로 한다.
또한, 위의 글로벌 데이터버스 라인 센스앰프는 프리차지 신호에 응답하여 상기 글로벌 데이터버스 라인쌍을 동일전압으로 등화시키는 등화부와, 등화부를 매개한 신호를 글로벌 데이터버스 라인 센스앰프의 인에이블신호에 응답하여 증폭하는 차동증폭부와, 글로벌 데이터버스 라인 센스앰프의 인에이블 신호에 응답하여 차동증폭부에서 증폭된 신호를 출력하는 데이터 출력부로 이루어진다.
위와 같이 이루어진 본 발명은 다수개의 비트라인쌍에 각각 연결되어 있는 다수개의 전송 트랜지스터쌍을 칼럼어드레스에 의해 동일하게 작동되도록 적어도 두쌍 이상으로 묶어 그룹을 형성하고 적어도 두쌍 이상의 로컬 데이터버스 라인과 글로벌 데이터버스 라인을 두어 각 로컬 데이터버스 라인쌍과 글로벌 데이터버스 라인쌍에 연결되는 전송 트랜지스터쌍의 개수를 그룹의 개수로 줄임으로서 전송 트랜지스터쌍에서부터 로컬 데이터버스 라인쌍과 글로벌 데이터버스 라인쌍까지 걸리는 커패시턴스가 줄어들게 된다. 따라서, 비트라인 센스앰프에서 증폭된 신호가 글로벌 데이터버스 라인 센스앰프까지 도달하는 시간이 줄어들어 데이터 독출 속도가 향상된다.
특히, 디램의 로우어드레스(row address)를 인에이블시킨 상태에서 칼럼어드레스만 변화시켜 데이터의 전송지연을 측정하는 파라미터인 tcaa(column address access time)를 짧다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.
도4는 본 발명의 실시예에 의한 디램의 서브어레이와 연결되는 데이터버스 라인 구조를 나타낸 회로도이다.
여기에 도시된 바와같이 비트라인쌍(bit0/bit0b∼bit7/bit7b)에 신호의 전송을 단속하는 전송 트랜지스터(402∼409, 412∼419)가 각각 연결된다.
이 전송 트랜지스터(402∼409, 412∼419)는 4쌍씩 나뉘어 제1전송선택부(401)와 제2전송선택부(411)를 이루고 칼럼 어드레스 디코더의 출력신호(Yd0, Yd1)에 의해 작동된다. 제1전송선택부(401)에 해당하는 전송 트랜지스터(402∼409)는 일측의 칼럼 어드레스 디코더 출력신호(Yd0)에 의해 동일하게 작동되며 제2전송선택부(411)에 해당하는 전송 트랜지스터(412∼419)는 타측의 칼럼 어드레스 디코더 출력신호(Yd1)에 의해 동일하게 작동된다.
그리고, 제1전송선택부(401)와 제2전송선택부(411)는 로컬 데이터버스 라인쌍(ldb0/ldb0b∼ldb3/ldb3b)과 연결되는데 이때 로컬 데이터버스 라인쌍(ldb0/ldb0b ∼ ldb3/ldb3b)에 연결되는 전송 트랜지스터(402∼409, 412∼419)는 전송선택부(401, 411)의 개수만큼만 연결된다.
즉, 전송선택부(401, 411)를 구성하는 전송 트랜지스터쌍(402∼409, 412∼419)의 개수만큼 로컬 데이터버스 라인쌍(ldb0/ldb0b∼ldb3/ldb3b)을 두어 제1전송선택부(401)의 제1전송 트랜지스터쌍(402, 403)과 제2전송선택부(411)의 제5전송 트랜지스터쌍(412, 413)은 제1로컬 데이터버스 라인쌍(ldb0/ldb0b)에 연결되고, 제1전송선택부(401)의 제2전송 트랜지스터쌍(404, 405)과 제2전송선택부(411)의 제6전송트랜지스터쌍(414, 415)은 제2로컬 데이터버스 라인쌍(ldb1/ldb1b)에 연결된다. 이와 같이 모든 전송트랜지스터쌍은 로컬 데이터버스 라인쌍에 각각 연결된다.
따라서 로컬 데이터버스 라인쌍(ldb0/ldb0b∼ldb3/ldb3b)에 연결되는 전송 트랜지스터쌍(402∼409, 412∼419)의 개수는 전송선택부(401, 411)의 개수로 줄어들게 되어 로컬 데이터버스 라인쌍(ldb0/ldb0b∼ldb3/ldb3b)에 걸리는 커패시턴스가 감소된다.
또한, 각각의 로컬 데이터버스 라인쌍(ldb0/ldb0b∼ldb3/ldb3b)은 게이트 트랜지스터쌍(422∼429)을 매개하여 글로벌 데이터버스 라인쌍(gdb0/gdb0b∼gdb3/gdb3b)에 각각 연결된다.
즉, 제1로컬 데이터버스 라인쌍(ldb0/ldb0b)은 제1게이트 트랜지스터쌍(422, 423)을 매개하여 제1글로벌 데이터버스 라인쌍(gdb0/gdb0b)에 연결되고, 제2로컬 데이터버스 라인쌍(ldb1/ldb1b)은 제2게이트 트랜지스터쌍(424, 425)을 매개하여 제2글로벌 데이터버스 라인쌍(gdb1/gdb1b)에 연결된다.
한편, 글로벌 데이터버스 라인 센스앰프는 각각의 글로벌 데이터버스 라인쌍에 연결되어 전송된 신호를 감지 증폭하여 출력하게 된다.
위와 같이 로컬 데이터버스 라인쌍들에 각각 2개의 전송 트랜지스터쌍이 공통으로 연결됨으로써 하나의 로컬 데이터버스 라인쌍의 커패시턴스는 종래의 로컬 데이터버스 라인쌍에 걸리는 커패시턴스의 1/4이 된다.
즉, 로컬 데이터버스 라인쌍의 커패시턴스가 감소되면, 비트라인 센스앰프에 의해 증폭된 신호가 글로벌 데이터버스 라인쌍(gdb0/gdb0b, gdb1/gdb1b)에 연결되는 글로벌 데이터버스 라인 센스앰프까지 전달되는 시간이 줄어들게 되어 고속동작이 가능하게 된다.
본 실시예에서는 메모리 셀 어레이의 비트라인 쌍이 8개인 경우를 예로 들어 전송선택부를 구성하는 전송 트랜지스터쌍을 4쌍으로 구성하였으나 임의의 수로 묶을 수 있다. 즉, 메모리 셀 어레이에서 출력되는 비트라인쌍이 128개라고 할 경우 에는 전송 트랜지스터쌍을 4쌍씩 묶을 경우 전송선택부는 32개가 되어 로컬 데이터버스 라인쌍과 글로벌 데이터버스 라인쌍과 게이트 트랜지스터쌍과 글로벌 데이터버스 라인 센스앰프의 수는 32개가 된다. 그러나 전송 트랜지스터쌍을 8쌍씩 묶을 경우에는 전송선택부는 16가 되어 로컬 데이터버스 라인쌍과 글로벌 데이터버스 라인쌍과 게이트 트랜지스터쌍과 글로벌 데이터버스 라인 센스앰프의 수는 16개가 된다.
따라서, 로컬 데이터버스 라인쌍을 한 개 둘경우에 비해 로컬 데이터버스 라인쌍을 16개 둘 경우 하나의 로컬 데이터버스 라인쌍에 걸리는 거패시턴스는 1/16배가 되어 전송 속도가 향상된다.
도5는 본 발명에 의한 메모리의 글로벌 데이터버스 라인 센스앰프를 나타낸 회로도이다.
여기에 도시된 바와 같이 글로벌 데이터버스 라인 센스앰프는 글로벌 데이터버스 라인쌍(gdb0/gdb0b)에 각각 연결되는 것으로서 등화부(501), 차동증폭부(503) 및 데이터 제어부(505)로 이루어진다.
등화부(501)는 프리차지 신호(pre1)에 응답하여 글로벌 데이터버스 라인쌍(gdb0/gdb0b)을 0.5Vcc의 전압으로 등화시킨다. 즉, 차동증폭부(503)에서 글로벌 데이터버스 라인쌍(gdb0/gdb0b)의 데이터를 감지하지않을 때 프리차지 신호(pre1)는 액티브되고 그로 인하여 등화부(501)는 글로벌 데이터버스 라인쌍(gdb0/gdb0b)을 0.5Vcc의 전압으로 등화시킨다.
차동증폭부(503)에서 글로벌 데이터버스 라인쌍(gdb0/gdb0b)의 데이터를 감지하고자할 경우에는 프리차지 신호(pre1)는 인액티브(inactive)되어서 등화부(501)는 비활성화되므로 글로벌 데이터버스 라인쌍(gdb0/gdb0b)의 데이터는 차동 증폭부(503)로 전달될 수 있다.
차동증폭부(503)는 글로벌 데이터버스 라인 센스앰프 인에이블 신호(DBSAE)에 응답하여 글로벌 데이터버스 라인쌍(gdb0/gdb0b)의 데이터를 감지 및 증폭하여 출력한다. 차동증폭부(503)는 로컬 데이터버스 라인쌍들(ldb0/ldb0B∼ldb3/ldb3b)의 캐패시턴스가 작기 때문에 1단의 차동 증폭기로도 글로벌 데이터버스 라인쌍(gdb0/gdb0b)의 데이터를 충분히 감지할 수 있어 1단의 차동증폭기로 구성된다.
데이터 제어부(505)는 글로벌 데이터버스 라인 센스앰프 인에이블 신호(DBSAE)에 응답하여 글로벌 데이터버스 라인(gdb0)의 데이터를 신속하게 글로벌 데이터버스 라인 센스앰프의 출력단으로 전달한다.
데이터 제어부(505)는 글로벌 데이터버스 라인 센스앰프 인에이블 신호(DBSAE)가 액티브될 때 글로벌 데이터버스 라인(gdb0)의 데이터를 신속하게 전송하는 전송부(511)와, 전송부(511)의 출력을 반전시키는 인버터(513)와, 인버터(513)의 출력을 반전시키는 다른 인버터(517) 및 글로벌 데이터버스 라인 센스앰프 인에이블 신호(DBSAE)가 인액티브될 경우 다른 인버터(517)의 입력단의 전압 레벨을 하이 레벨로 만드는 전원부(515)로 이루어진다.
전송부(511)는 게이트와 드레인이 서로 연결된 NMOS 트랜지스터(531) 및 글로벌 데이터버스 라인 센스앰프 인에이블 신호(DBSAE)에 의해 게이팅되어 NMOS 트랜지스터(531)의 출력을 전송하는 다른 NMOS 트랜지스터(532)로 이루어진다.
이 NMOS 트랜지스터(531)는 용도에 따라 다수개로 구성할 수도 있다.
위에서 언급된 인버터(513)는 전송부(511)의 출력에 의해 게이팅되는 NMOS 트랜지스터로 구성되고, 전원부(515)는 글로벌 데이터버스 라인 센스앰프 인에이블 신호(DBSAE)에 의해 게이팅되는 PMOS 트랜지스터로 구성된다.
위와 같이 이루어진 글로벌 데이터버스 라인 센스앰프의 작동을 설명하면 다음과 같다.
글로벌 데이터버스 라인 센스앰프 인에이블 신호(DBSAE)가 하이 레벨로 들어오기 전에는 인버터(517)의 입력 노드(N1)는 하이 레벨상태이다. 이 때 글로벌 데이터버스 라인쌍(gdb0/gdb0b)은 모두 0.5Vcc의 전압으로 프리차지되어 있다. 프리차지 신호(pre1)가 인액티브된 후 즉, 로우 레벨로 낮아진 후 글로벌 데이터버스 라인 센스앰프 인에이블 신호(DBSAE)는 하이 레벨로 액티브된다. 이 때 도4에 도시된 로컬 데이터버스 라인쌍들(ldb0/ldb0b∼ldb3/ldb3b)의 캐패시턴스는 매우 적으므로 글로벌 데이터버스 라인쌍(gdb0/gdb0b)에는 전압차가 빠르게 형성된다. 따라서 1단의 차동 증폭기(503)로도 글로벌 데이터버스 라인쌍(gdb0/gdb0b)의 전압을 충분히 감지할 수가 있게 된다. 글로벌 데이터버스 라인(gdb0)이 로우(low) 레벨로 되는 경우 이미 전원부(515)에 의해 인버터(517)의 입력 노드(N1)가 하이 레벨로 되어 글로벌 데이터버스 라인 센스앰프의 출력은 거의 지연되지 않고 신호를 전송하게 된다.
이와 같이 1단의 차동 증폭기(503)를 사용하여 글로벌 데이터버스 라인 센스앰프를 구성함으로써 셈스앰프가 차지하는 면적이 감소된다.
상기한 바와 같이 본 발명은 로컬 데이터버스 라인과 글로벌 데이터버스 라인을 다수개 두어 메모리 서브어레이의 비트라인을 분할하여 접속함으로서 데이터버스 라인상에 걸리는 커패시턴스를 줄임으로서 데이터 전송의 지연을 줄일 수 있다는 이점이 있다.
특히, 디램의 로우어드레스를 인에이블시킨 상태에서 칼럼어드레스만 변화하여 지연을 측정하는 파라미터인 tcaa를 짧게 할 수 있어 디램을 캐쉬로 사용할 수도 있다는 이점이 있다.

Claims (7)

  1. 다수개의 비트라인쌍에 각각 연결되어 신호의 전송을 단속하는 다수개의 전송 트랜지스터쌍을 적어도 두쌍 이상으로 묶어 칼럼 어드레스 디코더의 출력신호에 의해 동일하게 작동되도록 한 다수개의 전송선택부와,
    상기 다수개의 전송선택부간의 전송 트랜지스터쌍에 각각 연결된 적어도 두쌍 이상의 로컬 데이터버스 라인쌍과 적어도 두쌍 이상의 글로벌 데이터버스 라인쌍에 각각 연결된 적어도 두쌍 이상의 게이트 트랜지스터쌍과,
    적어도 두쌍 이상의 게이트 트랜지스터쌍에 각각 연결된 글로벌 데이터버스 라인 센스앰프
    를 구비한 것을 특징으로 하는 반도체 메모리 회로.
  2. 제1항에 있어서, 상기 글로벌 데이터버스 라인 센스앰프는
    프리차지 신호에 응답하여 상기 글로벌 데이터버스 라인쌍을 동일전압으로 등화시키는 등화부와,
    상기 등화부를 매개한 신호를 상기 글로벌 데이터버스 라인 센스앰프의 인에이블신호에 응답하여 증폭하는 차동증폭부와,
    상기 글로벌 데이터버스 라인 센스앰프의 인에이블 신호에 응답하여 상기 차동증폭부에서 증폭된 신호를 출력하는 데이터 제어부
    를 구비한 것을 특징으로 하는 반도체 메모리 회로.
  3. 제2항에 있어서, 상기 차동증폭부는
    1단의 차동 증폭기인 것
    을 특징으로 하는 반도체 메모리 회로.
  4. 제2항에 있어서, 상기 데이터 제어부는
    상기 글로벌 데이터버스 라인 센스앰프의 인에이블 신호가 액티브될 때 상기 글로벌 데이터버스 라인쌍의 데이터를 신속하게 전송하는 전송부와,
    상기 전송부의 출력을 반전시키는 인버터와,
    상기 인버터의 출력을 반전시키는 다른 인버터와,
    상기 글로벌 데이터버스 라인 센스앰프의 인에이블 신호가 인액티브될 경우 상기 다른 인버터의 입력단의 전압 레벨을 하이 레벨로 만드는 전원부
    를 구비한 것을 특징으로 하는 반도체 메모리 회로.
  5. 제4항에 있어서, 상기 전송부는
    게이트와 드레인이 서로 연결된 적어도 하나의 NMOS 트랜지스터와,
    상기 글로벌 데이터버스 라인 센스앰프의 인에이블 신호에 의해 게이팅되어 상기 NMOS 트랜지스터의 출력을 전송하는 다른 NMOS 트랜지스터
    를 구비한 것을 특징으로 하는 반도체 메모리 회로.
  6. 제4항에 있어서, 상기 인버터는
    상기 전송부의 출력에 의해 게이팅되는 NMOS 트랜지스터
    를 구비한 것을 특징으로 하는 반도체 메모리 회로.
  7. 제4항에 있어서, 상기 전원부는
    상기 글로벌 데이터버스 라인의 인에이블 신호에 의해 게이팅되는 PMOS 트랜지스터
    를 구비한 것을 특징으로 하는 반도체 메모리 회로.
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