JPH0528767A - 副入出力線を有するデータ伝送回路 - Google Patents
副入出力線を有するデータ伝送回路Info
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- JPH0528767A JPH0528767A JP3339469A JP33946991A JPH0528767A JP H0528767 A JPH0528767 A JP H0528767A JP 3339469 A JP3339469 A JP 3339469A JP 33946991 A JP33946991 A JP 33946991A JP H0528767 A JPH0528767 A JP H0528767A
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- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
Abstract
(57)【要約】
【目的】 半導体集積回路において、高集積化と高速動
作の両立を実現できるデータ伝送回路を提供する。 【構成】 一つ以上のビット線対に接続された副入出力
線対と、副入出力線と入出力線との間にＭＯＳトランジ
スタからなるプリアンプを具備して、これをチップのス
トラッピングエリアに設置するようにして、微弱なビッ
ト線の電位を副入出力線からプリアンプを介して増幅し
てから入出力線で出力するようにする。
作の両立を実現できるデータ伝送回路を提供する。 【構成】 一つ以上のビット線対に接続された副入出力
線対と、副入出力線と入出力線との間にＭＯＳトランジ
スタからなるプリアンプを具備して、これをチップのス
トラッピングエリアに設置するようにして、微弱なビッ
ト線の電位を副入出力線からプリアンプを介して増幅し
てから入出力線で出力するようにする。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路の中でも
ＤＲＡＭに関するもので、特に高速動作が行なわれるデ
ータ伝送回路に関するものである。
ＤＲＡＭに関するもので、特に高速動作が行なわれるデ
ータ伝送回路に関するものである。
【０００２】
【従来の技術】近年、半導体集積回路には、高集積化の
みならずチップの高速動作が要求されている。しかし、
高集積化の要求を満足させると高速動作が低下し、高速
動作を実現しようとすると高集積化が困難となり、これ
は今後の半導体集積回路が解決しなければならない課題
となっている。特に、高集積化及び高速動作に大きく影
響するデータ伝送回路の構成方法及びその構成素子をど
の様にするかが、半導体集積回路の当面課題であること
はこの分野でよく知られている事実である。
みならずチップの高速動作が要求されている。しかし、
高集積化の要求を満足させると高速動作が低下し、高速
動作を実現しようとすると高集積化が困難となり、これ
は今後の半導体集積回路が解決しなければならない課題
となっている。特に、高集積化及び高速動作に大きく影
響するデータ伝送回路の構成方法及びその構成素子をど
の様にするかが、半導体集積回路の当面課題であること
はこの分野でよく知られている事実である。
【０００３】従来用いられているデータ伝送回路を図６
及び図７に示した。図６はメモリーセルアレイの一部分
１０を図示したもので、データ伝送回路の詳細を示す。
メモリーセル（図示しない）の（又はメモリーセルへ
の）データを伝送する入出力線（ＩＯ）５、６を共通に
構成して、全体的な構成をコンパクトに設計しているの
が特徴である。その詳細な構成は、メモリーセルに接続
されたビット線（ＢＬ）１、２と、一対の入出力線５、
６と、このビット線１、２及び入出力線５、６を各々接
続する入出力トランジスタ３、４と、所定の制御信号φ
Ｓ、φＳＤによって動作するセンスアンプ７と、からな
っている。入出力トランジスタ３、４はカラム選択線Ｃ
ＳＬ（column selection line）の信号によって制御さ
れる。尚、図中のセンスアンプ７の構成要素は公知の事
項であるので省略している。
及び図７に示した。図６はメモリーセルアレイの一部分
１０を図示したもので、データ伝送回路の詳細を示す。
メモリーセル（図示しない）の（又はメモリーセルへ
の）データを伝送する入出力線（ＩＯ）５、６を共通に
構成して、全体的な構成をコンパクトに設計しているの
が特徴である。その詳細な構成は、メモリーセルに接続
されたビット線（ＢＬ）１、２と、一対の入出力線５、
６と、このビット線１、２及び入出力線５、６を各々接
続する入出力トランジスタ３、４と、所定の制御信号φ
Ｓ、φＳＤによって動作するセンスアンプ７と、からな
っている。入出力トランジスタ３、４はカラム選択線Ｃ
ＳＬ（column selection line）の信号によって制御さ
れる。尚、図中のセンスアンプ７の構成要素は公知の事
項であるので省略している。
【０００４】図６より、コンパクト設計が高集積化に有
利であることを容易に理解することができる。しかし、
前記の方式においては、ビット線１、２の負荷に比べて
入出力線５、６の負荷が大変大きいので、ビット線１、
２の微小な信号をそのまま入出力線５、６に伝達するの
は困難である。そこで、センスアンプ７を利用してビッ
ト線１、２の信号を大幅に増幅する必要があった。この
増幅に必要な時間をセンシングタイム（sensing time）
という。センシングタイムは実際に５〜１０ｎｓ程度か
かり、これはデータアクセスタイム（data access tim
e）にそのまま反映されるので、センシングタイムが長
いものは、即ちアクセスタイムが遅いということを意味
する。したがって、図６の回路は高集積化には有利であ
るが、高速動作には向いていないということができる。
利であることを容易に理解することができる。しかし、
前記の方式においては、ビット線１、２の負荷に比べて
入出力線５、６の負荷が大変大きいので、ビット線１、
２の微小な信号をそのまま入出力線５、６に伝達するの
は困難である。そこで、センスアンプ７を利用してビッ
ト線１、２の信号を大幅に増幅する必要があった。この
増幅に必要な時間をセンシングタイム（sensing time）
という。センシングタイムは実際に５〜１０ｎｓ程度か
かり、これはデータアクセスタイム（data access tim
e）にそのまま反映されるので、センシングタイムが長
いものは、即ちアクセスタイムが遅いということを意味
する。したがって、図６の回路は高集積化には有利であ
るが、高速動作には向いていないということができる。
【０００５】このような問題点を解決するために図７の
ようなデータ伝送回路が提案された。図７に示す回路
は、ダイレクトセンシング（direct sensing) 法として
知られているもので、これは“IEEE JOURNAL OF SOLID-
STATE CIRCUITS、VOL.２５、No. ５、OCTOBER １９９
０”のＰ１１０２〜１１０９に開示されている。この回
路の特徴は、図６における入出力トランジスタ３、４と
入出力線５、６を各々書込み用トランジスタ１３、１４
と書込み専用データ線（ＷＩ）１５、１６として使用
し、書込み用トランジスタ１３、１４には制御信号とし
て書込み用カラム選択線ＷＣＳＬ（write column selec
tion line ）の信号を印加した。そして新たに一対の読
出し専用データ線（ＲＯ）１７、１８を設置し、読出し
専用データ線１７、１８とビット線１、２を、一対の感
知用トランジスタ１９、２０と一対の伝送用トランジス
タ２１、２２とを介して接続して、ビット線１、２の電
位が読出し専用データ線１７、１８に直接伝送されない
ようにした。ここで、感知用トランジスタ１９、２０と
伝送用トランジスタ２１、２２はプリアンプ（即ち予備
増幅器）として動作する。その外の構成上の仔細な説明
は前記論文に記載してあるのでここでは省略する。
ようなデータ伝送回路が提案された。図７に示す回路
は、ダイレクトセンシング（direct sensing) 法として
知られているもので、これは“IEEE JOURNAL OF SOLID-
STATE CIRCUITS、VOL.２５、No. ５、OCTOBER １９９
０”のＰ１１０２〜１１０９に開示されている。この回
路の特徴は、図６における入出力トランジスタ３、４と
入出力線５、６を各々書込み用トランジスタ１３、１４
と書込み専用データ線（ＷＩ）１５、１６として使用
し、書込み用トランジスタ１３、１４には制御信号とし
て書込み用カラム選択線ＷＣＳＬ（write column selec
tion line ）の信号を印加した。そして新たに一対の読
出し専用データ線（ＲＯ）１７、１８を設置し、読出し
専用データ線１７、１８とビット線１、２を、一対の感
知用トランジスタ１９、２０と一対の伝送用トランジス
タ２１、２２とを介して接続して、ビット線１、２の電
位が読出し専用データ線１７、１８に直接伝送されない
ようにした。ここで、感知用トランジスタ１９、２０と
伝送用トランジスタ２１、２２はプリアンプ（即ち予備
増幅器）として動作する。その外の構成上の仔細な説明
は前記論文に記載してあるのでここでは省略する。
【０００６】図７に示す回路は、図６の回路の問題点で
ある高速動作の低下を改善するために提示されたもの
で、ビット線の信号が微弱であっても、これが感知用ト
ランジスタ１９、２０と伝送用トランジスタ２１、２２
によって予備増幅されて読出し専用データ線１７、１８
に伝送されるので、ビット線の信号をセンスアンプで増
幅する必要がない。したがって、これに費やされる時間
が不必要となり、その分データアクセスタイムを短くす
ることができた。しかし、このような回路は高速動作を
有するデータ伝送回路は実現したが、図示のように、図
６の回路に比べて高速動作に必要なトランジスタの数が
相当に増加してしまい、面積の増加を招来し、このため
高集積化に対応するのが難しいという問題点があった。
ある高速動作の低下を改善するために提示されたもの
で、ビット線の信号が微弱であっても、これが感知用ト
ランジスタ１９、２０と伝送用トランジスタ２１、２２
によって予備増幅されて読出し専用データ線１７、１８
に伝送されるので、ビット線の信号をセンスアンプで増
幅する必要がない。したがって、これに費やされる時間
が不必要となり、その分データアクセスタイムを短くす
ることができた。しかし、このような回路は高速動作を
有するデータ伝送回路は実現したが、図示のように、図
６の回路に比べて高速動作に必要なトランジスタの数が
相当に増加してしまい、面積の増加を招来し、このため
高集積化に対応するのが難しいという問題点があった。
【０００７】
【発明が解決しようとする課題】したがって本発明の目
的は、半導体集積回路において、高速動作と高集積化を
両立させたデータ伝送回路を提供することにある。
的は、半導体集積回路において、高速動作と高集積化を
両立させたデータ伝送回路を提供することにある。
【０００８】
【課題を解決するための手段】このような目的を達成す
るために本発明は、メモリーセルと、メモリーセルのデ
ータを伝送するビット線対と、ビット線対の電位を増幅
するセンスアンプと、一対の入出力線と、をもってお
り、所定の制御信号によってメモリーセルのデータの入
出力が制御される半導体集積回路におけるデータ伝送回
路において、ビット線対に接続された副入出力線対と、
この副入出力線と入出力線との間に接続されて、副入出
力線の電位を入出力線に又は入出力線の電位を副入出力
線に、増幅して伝送するプリアンプを具備したことを特
徴とする。
るために本発明は、メモリーセルと、メモリーセルのデ
ータを伝送するビット線対と、ビット線対の電位を増幅
するセンスアンプと、一対の入出力線と、をもってお
り、所定の制御信号によってメモリーセルのデータの入
出力が制御される半導体集積回路におけるデータ伝送回
路において、ビット線対に接続された副入出力線対と、
この副入出力線と入出力線との間に接続されて、副入出
力線の電位を入出力線に又は入出力線の電位を副入出力
線に、増幅して伝送するプリアンプを具備したことを特
徴とする。
【０００９】
【作用】上述のような構成とすることで、迅速なアクセ
スタイムを得るために、メモリーセルのデータを副入出
力線〔Sub Input ／Output Line ：本明細書上において
は副入出力線としたが、部分入出力線（segment input
／output line ）又は分割入出力線（divided input ／
output line ）と呼ぶこともできる〕まで直接電荷分配
（charge sharing）し、プリアンプを通じて直ちに入出
力を実行することによって、上述のような増幅動作を図
７に示した回路と同様に不必要にできた。また、本発明
においては、ビット線に直接接続した副入出力線を設
け、この副入出力線と入出力線との間にプリアンプを設
置したことでプリアンプをチップのストラッピングエリ
アに設置可能となり、さらに、複数のビット線を副入出
力線に共通して並列に接続できるようになった。その結
果、図７の回路のようにビット線、プリアンプ、入出力
線を直列に接続し、各々のビット線にプリアンプを設置
しなければならない場合に比べ、レイウト面責を大幅に
縮小できる。
スタイムを得るために、メモリーセルのデータを副入出
力線〔Sub Input ／Output Line ：本明細書上において
は副入出力線としたが、部分入出力線（segment input
／output line ）又は分割入出力線（divided input ／
output line ）と呼ぶこともできる〕まで直接電荷分配
（charge sharing）し、プリアンプを通じて直ちに入出
力を実行することによって、上述のような増幅動作を図
７に示した回路と同様に不必要にできた。また、本発明
においては、ビット線に直接接続した副入出力線を設
け、この副入出力線と入出力線との間にプリアンプを設
置したことでプリアンプをチップのストラッピングエリ
アに設置可能となり、さらに、複数のビット線を副入出
力線に共通して並列に接続できるようになった。その結
果、図７の回路のようにビット線、プリアンプ、入出力
線を直列に接続し、各々のビット線にプリアンプを設置
しなければならない場合に比べ、レイウト面責を大幅に
縮小できる。
【００１０】
【実施例】以下、添付の図面を参照して本発明を詳細に
説明する。図１は本発明によるデータ伝送回路図であ
る。図２は図１の回路をより詳細に図示したもので、こ
れによる動作タイミングを図３に示しており、図２の各
制御信号の発生論理を図４に論理図で示した。そして本
発明によるデータ伝送回路を、メモリーセルアレイがロ
ウ（row ）方向とカラム方向で所定の個数にブロック化
されている半導体集積回路に適用した時の実施例を図５
に示した。
説明する。図１は本発明によるデータ伝送回路図であ
る。図２は図１の回路をより詳細に図示したもので、こ
れによる動作タイミングを図３に示しており、図２の各
制御信号の発生論理を図４に論理図で示した。そして本
発明によるデータ伝送回路を、メモリーセルアレイがロ
ウ（row ）方向とカラム方向で所定の個数にブロック化
されている半導体集積回路に適用した時の実施例を図５
に示した。
【００１１】図１に示すように、ビット線（ＢＬ）３
１、３２の電位が各々副入出力線（ＳＩＯ）３５、３６
に接続され、これがプリアンプ１０１をへて入出力線
（ＩＯ）３７、３８に伝送される。
１、３２の電位が各々副入出力線（ＳＩＯ）３５、３６
に接続され、これがプリアンプ１０１をへて入出力線
（ＩＯ）３７、３８に伝送される。
【００１２】図２を用いて本発明を詳細に説明する。図
２で、メモリーセル及びセンスアンプは公知の事項であ
るので説明は省略する。入出力線３７（第１入出力線）
と副入出力線３５（第１副入出力線）との間にチャネル
が接続され、書込み用カラム選択線ＷＣＳＬにゲートが
接続された書込み用第１トランジスタ３９、及び、入出
力線３８（第２入出力線）と副入出力線３６（第２副入
出力線）との間にチャネルが接続され、書込み用カラム
選択線ＷＣＳＬにゲートが接続された書込み用第２トラ
ンジスタ４０から構成された書込み用プリアンプと、読
出し用カラム選択線ＲＣＳＬ（Read Colum Select Lin
e)にゲートが接続され、チャネルの一端が接地電圧端に
接続された放電用トランジスタ４３、及び、副入出力線
３５にゲートが接続され、放電用トランジスタ４３のチ
ャネルの他端と入出力線３８との間にチャネルが接続さ
れた読出し用第１トランジスタ４１、及び、副入出力線
３６にゲートが接続され、放電用トランジスタ４３のチ
ャネルの他端と入出力線３７との間にチャネルが接続さ
れた読出し用第２トランジスタ４２から構成された読出
し用プリアンプと、からプリアンプ１０１が構成され
る。
２で、メモリーセル及びセンスアンプは公知の事項であ
るので説明は省略する。入出力線３７（第１入出力線）
と副入出力線３５（第１副入出力線）との間にチャネル
が接続され、書込み用カラム選択線ＷＣＳＬにゲートが
接続された書込み用第１トランジスタ３９、及び、入出
力線３８（第２入出力線）と副入出力線３６（第２副入
出力線）との間にチャネルが接続され、書込み用カラム
選択線ＷＣＳＬにゲートが接続された書込み用第２トラ
ンジスタ４０から構成された書込み用プリアンプと、読
出し用カラム選択線ＲＣＳＬ（Read Colum Select Lin
e)にゲートが接続され、チャネルの一端が接地電圧端に
接続された放電用トランジスタ４３、及び、副入出力線
３５にゲートが接続され、放電用トランジスタ４３のチ
ャネルの他端と入出力線３８との間にチャネルが接続さ
れた読出し用第１トランジスタ４１、及び、副入出力線
３６にゲートが接続され、放電用トランジスタ４３のチ
ャネルの他端と入出力線３７との間にチャネルが接続さ
れた読出し用第２トランジスタ４２から構成された読出
し用プリアンプと、からプリアンプ１０１が構成され
る。
【００１３】図２で、副入出力線３５、３６の間には、
読出し用カラム選択線ＲＣＳＬの反転信号によって制御
される２個のＭＯＳトランジスタ４４、４５が具備され
ている。これは、図１に示す選択されなかった副入出力
線３５′、３６′のフローティング（floating）状態を
防止するためであり、この２個のＭＯＳトランジスタ４
４、４５の共通端子には１／２Ｖｃｃの電圧Ｖｐが印加
されるようにした。ただし、この電圧Ｖｐはメモリー素
子の特性により変更可能である。
読出し用カラム選択線ＲＣＳＬの反転信号によって制御
される２個のＭＯＳトランジスタ４４、４５が具備され
ている。これは、図１に示す選択されなかった副入出力
線３５′、３６′のフローティング（floating）状態を
防止するためであり、この２個のＭＯＳトランジスタ４
４、４５の共通端子には１／２Ｖｃｃの電圧Ｖｐが印加
されるようにした。ただし、この電圧Ｖｐはメモリー素
子の特性により変更可能である。
【００１４】それでは、図２の回路の読出し動作を図３
及び図４を参照して説明する。尚、ワード線（ＷＬ）５
５が選択され、メモリーセルのデータが副入出力線３
５、３６まで到達する過程は公知の事項であるので説明
は省略する。図３、図４でカラム選択線ＣＳＬが選択さ
れ、同時に読出し用カラム選択線ＲＣＳＬの信号が“ハ
イ”に上昇する。すると、放電用トランジスタ４３がタ
ーンオンすると同時に副入出力線３５の“ハイ”状態の
電位が読出し用第１トランジスタ４１をターンオンして
入出力線３８の電位を接地電圧端に放電するので、図３
に示すように、読出し用第１トランジスタ４１のチャネ
ルを流れる電流ｉ４１（点線で示す）は上昇する。一
方、副入出力線３６の“ロウ”状態の電位が読出し用第
２トランジスタ４２をターンオフして入出力線３７の電
位が接地電圧端へ放電されるのを遮断するように動作す
るため、図３に示すように、読出し用第２トランジスタ
４２のチャネルを流れる電流ｉ４２（実線で示す）が初
期の所定時間のみ流れ、それ以後は流れないようにな
る。したがって、入出力線３７と３８の電位差は、図３
の電流ｉ４１とｉ４２に応じて徐々に大きくなり、これ
がセンスアンプ４６をへて増幅されてチップ外部に出力
される。
及び図４を参照して説明する。尚、ワード線（ＷＬ）５
５が選択され、メモリーセルのデータが副入出力線３
５、３６まで到達する過程は公知の事項であるので説明
は省略する。図３、図４でカラム選択線ＣＳＬが選択さ
れ、同時に読出し用カラム選択線ＲＣＳＬの信号が“ハ
イ”に上昇する。すると、放電用トランジスタ４３がタ
ーンオンすると同時に副入出力線３５の“ハイ”状態の
電位が読出し用第１トランジスタ４１をターンオンして
入出力線３８の電位を接地電圧端に放電するので、図３
に示すように、読出し用第１トランジスタ４１のチャネ
ルを流れる電流ｉ４１（点線で示す）は上昇する。一
方、副入出力線３６の“ロウ”状態の電位が読出し用第
２トランジスタ４２をターンオフして入出力線３７の電
位が接地電圧端へ放電されるのを遮断するように動作す
るため、図３に示すように、読出し用第２トランジスタ
４２のチャネルを流れる電流ｉ４２（実線で示す）が初
期の所定時間のみ流れ、それ以後は流れないようにな
る。したがって、入出力線３７と３８の電位差は、図３
の電流ｉ４１とｉ４２に応じて徐々に大きくなり、これ
がセンスアンプ４６をへて増幅されてチップ外部に出力
される。
【００１５】以上の動作によるデータアクセスタイムは
従来より５〜１０ｎｓ程度迅速であり、これは高速動作
を要求する現趨勢に十分対応できる。
従来より５〜１０ｎｓ程度迅速であり、これは高速動作
を要求する現趨勢に十分対応できる。
【００１６】一方、データの書込み動作は、書込み用ト
ランジスタ３９、４０を通じて行なわれる点で異なるだ
けであり、それ以外の動作は上述の読出し動作の逆の手
順であるので、その説明は省略する。
ランジスタ３９、４０を通じて行なわれる点で異なるだ
けであり、それ以外の動作は上述の読出し動作の逆の手
順であるので、その説明は省略する。
【００１７】本発明によるデータ伝送回路を、メモリー
セルアレイがロウ（row ）方向とカラム方向で所定の個
数にブロック化された半導体集積回路に適用する時に
は、図２に示した回路に加えて、選択されるブロックが
エネイブルされるように所定の手段を設ける必要があ
る。これを図５に示した。その理由は、メモリーセルア
レイのカラム方向に多数のブロックが存在する場合、図
４に示したように、カラム選択線ＣＳＬの信号と読出し
用カラム選択線ＲＣＳＬの信号が同じ種類のアドレスか
ら発生するので、同じカラム内に存在する多数のブロッ
クのデータ入出力線が同時に接地電圧端に放電する現象
を招来するためである。したがって、図５のように所定
ブロックを選択する信号φＢＬＳｉが印加されるエネイ
ブリング（enabling）手段９０を設ける必要がある。本
発明においては、このようなエネイブリング手段９０と
して、所定のブロック選択信号φＢＬＳｉによって制御
され、チャネルが接地電圧端と放電用トランジスタ４３
のチャネルとの間に接続されたＭＯＳトランジスタ９１
を設けた。ただし、これに限らず、選択されたブロック
のみがエネイブルされるような手段であれば他の手段で
も良いことは、この分野で通常の知識をもつ者なら容易
に理解することができるであろう。
セルアレイがロウ（row ）方向とカラム方向で所定の個
数にブロック化された半導体集積回路に適用する時に
は、図２に示した回路に加えて、選択されるブロックが
エネイブルされるように所定の手段を設ける必要があ
る。これを図５に示した。その理由は、メモリーセルア
レイのカラム方向に多数のブロックが存在する場合、図
４に示したように、カラム選択線ＣＳＬの信号と読出し
用カラム選択線ＲＣＳＬの信号が同じ種類のアドレスか
ら発生するので、同じカラム内に存在する多数のブロッ
クのデータ入出力線が同時に接地電圧端に放電する現象
を招来するためである。したがって、図５のように所定
ブロックを選択する信号φＢＬＳｉが印加されるエネイ
ブリング（enabling）手段９０を設ける必要がある。本
発明においては、このようなエネイブリング手段９０と
して、所定のブロック選択信号φＢＬＳｉによって制御
され、チャネルが接地電圧端と放電用トランジスタ４３
のチャネルとの間に接続されたＭＯＳトランジスタ９１
を設けた。ただし、これに限らず、選択されたブロック
のみがエネイブルされるような手段であれば他の手段で
も良いことは、この分野で通常の知識をもつ者なら容易
に理解することができるであろう。
【００１８】図１、図２、図５に示した回路は、本発明
の思想に立脚して実現した実施例であって、その構成素
子の種類や各制御信号は本発明の技術的範疇を逸脱しな
い限り、適切に変更することもできるであろう。また、
例えばＰＳＲＡＭ（擬似ＳＲＡＭ）のようにアドレスを
マルチプレクシング（multiplexing）しないメモリー素
子に用いれば、本発明の効果がより大きくなることをこ
の分野で通常の知識をもつものなら容易に理解すること
ができるであろう。
の思想に立脚して実現した実施例であって、その構成素
子の種類や各制御信号は本発明の技術的範疇を逸脱しな
い限り、適切に変更することもできるであろう。また、
例えばＰＳＲＡＭ（擬似ＳＲＡＭ）のようにアドレスを
マルチプレクシング（multiplexing）しないメモリー素
子に用いれば、本発明の効果がより大きくなることをこ
の分野で通常の知識をもつものなら容易に理解すること
ができるであろう。
【００１９】
【発明の効果】以上説明してきたように本発明によるデ
ータ伝送回路によれば、ビット線の増幅動作を必要とし
ないので高速動作を実現することができ、また、副入出
力線と入出力線との間を接続するプリアンプをチップの
ストラッピングエリアに設けることが可能であるので、
高集積化された半導体集積回路の高速動作の実現に大き
く寄与できる。
ータ伝送回路によれば、ビット線の増幅動作を必要とし
ないので高速動作を実現することができ、また、副入出
力線と入出力線との間を接続するプリアンプをチップの
ストラッピングエリアに設けることが可能であるので、
高集積化された半導体集積回路の高速動作の実現に大き
く寄与できる。
【図１】本発明によるデータ伝送回路の実施例を示す回
路図。
路図。
【図２】図１の回路をより詳細に示した回路図。
【図３】本発明によるデータ伝送回路の動作タイミング
図。
図。
【図４】本発明によるデータ伝送回路における各制御信
号の論理図。
号の論理図。
【図５】本発明によるデータ伝送回路にエネイブリング
手段を設けた場合の実施例を示す回路図。
手段を設けた場合の実施例を示す回路図。
【図６】従来のデータ伝送回路の一例を示す回路図。
【図７】従来のデータ伝送回路の他の例を示す回路図。
３３ 入出力トランジスタ
３４ 入出力トランジスタ
３５ 副入出力線
３６ 副入出力線
３７ 入出力線
３８ 入出力線
３９ 書込み用第１トランジスタ
４０ 書込み用第２トランジスタ
４１ 読出し用第１トランジスタ
４２ 読出し用第２トランジスタ
４３ 放電用トランジスタ
４４ ＭＯＳトランジスタ
４５ ＭＯＳトランジスタ
９０ エネイブリング手段
９１ ＭＯＳトランジスタ
１０１ プリアンプ
ＣＳＬ カラム選択線
ＲＣＳＬ 読出し用カラム選択線
ＷＣＳＬ 書込み用カラム選択線
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 ドン−スー ジエオン
大韓民国 ソウル セオチヨ−グ セオチ
ヨ−２−ドン （番地なし） シンドンガ
アパート ３−1011
Claims (12)
- 【請求項１】 メモリーセルと、メモリーセルにデータ
を伝送するビット線対と、ビット線対の電位差を増幅す
るセンスアンプと、データ入出力のための一対の入出力
線とをもっており、所定の制御信号によってメモリーセ
ルのデータの入出力が制御される半導体集積回路におけ
るデータ伝送回路において、 一つ以上のビット線対に接続された副入出力線対と、 副入出力線対と入出力線対との間に接続されて、副入出
力線の電位を入出力線に又は入出力線の電位を副入出力
線に、増幅して伝送するプリアンプと、 を具備したことを特徴とするデータ伝送回路。 - 【請求項２】 プリアンプをチップのストラッピングエ
リアに設置して、一つのプリアンプが所定個数のメモリ
ーセルアレイブロックを担当するようにした請求項１記
載のデータ伝送回路。 - 【請求項３】 カラム選択線に接続されて制御される入
出力トランジスタによって、副入出力線がビット線と接
続される請求項１記載のデータ伝送回路。 - 【請求項４】 プリアンプが、 第１入出力線と第１副入出力線との間にチャネルが接続
され、書込み用カラム選択線にゲートが接続された書込
み用第１トランジスタ、及び、第２入出力線と第２副入
出力線との間にチャネルが接続され、書込み用カラム選
択線にゲートが接続された書込み用第２トランジスタか
ら構成された書込み用プリアンプと、 読出し用カラム選択線にゲートが接続され、チャネルの
一端が接地電圧端に接続された放電用トランジスタ、及
び、第１副入出力線にゲートが接続され、放電用トラン
ジスタのチャネルの他端と第２入出力線との間にチャネ
ルが接続された読出し用第１トランジスタ、及び、第２
副入出力線にゲートが接続され、放電用トランジスタの
チャネルの他端と第１入出力線との間にチャネルが接続
された読出し用第２トランジスタから構成された読出し
用プリアンプと、から構成される請求項１記載のデータ
伝送回路。 - 【請求項５】 書込み用第１、第２トランジスタ、放電
用トランジスタ、読出し用第１、第２トランジスタが、
ＮＭＯＳトランジスタである請求項４記載のデータ伝送
回路。 - 【請求項６】 メモリーセルと、メモリーセルのデータ
を伝送するビット線対と、ビット線対の電位を増幅する
センスアンプと、データをチップ外部に（又は外部か
ら）伝送する一対の入出力線とをもっており、所定の制
御信号によってメモリーセルのデータの入出力が制御さ
れ、そしてメモリーセルアレイがロウとカラム方向で所
定の個数にブロック化されて配列されている半導体集積
回路におけるデータ伝送回路において、 一つ以上のビット線対に接続された副入出力線対と、 副入出力線の電位を入出力線に又は入出力線の電位を副
入出力線に、増幅して伝送するプリアンプと、 選択されたメモリーセルの属するブロックのみを動作さ
せるための手段と、 を具備したことを特徴とするデータ伝送回路。 - 【請求項７】 副入出力線対の間に接続され、且つ所定
のバイアス電圧が印加され、所定の制御信号によって動
作するフローティング状態防止手段が具備された請求項
６記載のデータ伝送回路。 - 【請求項８】 フローティング状態防止手段が、副入出
力線対の間にチャネルが直列に接続され、且つチャネル
の一端に１／２Ｖｃｃの電位が印加され、読出し用カラ
ム選択線の反転信号によって制御される２個のＭＯＳト
ランジスタで構成される請求項７記載のデータ伝送回
路。 - 【請求項９】 プリアンプが、第１入出力線と第１副入
出力線との間にチャネルが接続された書込み用第１トラ
ンジスタ、及び、第２入出力線と第２副入出力線との間
にチャネルが接続された書込み用第２トランジスタから
成され、この各トランジスタが所定の第１制御信号によ
って制御される書込み用プリアンプと、 所定の第２制御信号にゲートが接続され、チャネルの一
端が接地電圧端に接続された放電用トランジスタ、及
び、第１副入出力線にゲートが接続され、放電用トラン
ジスタのチャネルの他端と第２入出力線との間にチャネ
ルが接続された読出し用第１トランジスタ、及び、第２
副入出力線にゲートが接続され、放電用トランジスタの
チャネルの他端と第１入出力線との間にチャネルが接続
された読出し用第２トランジスタから構成された読出し
用プリアンプと、から構成される請求項６記載のデータ
伝送回路。 - 【請求項１０】 第１制御信号が書込み用カラム選択線
の信号で、第２制御信号が読出し用カラム選択線の信号
である請求項９記載のデータ伝送回路。 - 【請求項１１】 選択されたメモリーセルの属するブロ
ックのみを動作させるための手段が、接地電圧端と放電
用トランジスタとの間にチャネルが接続され、所定の制
御信号によって制御されるＭＯＳトランジスタで構成さ
れる請求項６記載のデータ伝送回路。 - 【請求項１２】 所定の制御信号がメモリーセルブロッ
ク選択信号である請求項１１記載のデータ伝送回路。
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|---|---|---|---|
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| KR12632/1991 | 1991-07-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0528767A true JPH0528767A (ja) | 1993-02-05 |
| JP2562856B2 JP2562856B2 (ja) | 1996-12-11 |
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| FR (1) | FR2679672B1 (ja) |
| GB (1) | GB2258071B (ja) |
| IT (1) | IT1252336B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05234362A (ja) * | 1991-12-26 | 1993-09-10 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2006048917A (ja) * | 2004-08-03 | 2006-02-16 | Samsung Electronics Co Ltd | 半導体メモリ装置 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR940007640B1 (ko) * | 1991-07-31 | 1994-08-22 | 삼성전자 주식회사 | 공통 입출력선을 가지는 데이타 전송회로 |
| EP0579862A1 (de) * | 1992-07-24 | 1994-01-26 | Siemens Aktiengesellschaft | Integrierte Halbleiterspeicheranordnung |
| JP2663838B2 (ja) * | 1993-07-27 | 1997-10-15 | 日本電気株式会社 | 半導体集積回路装置 |
| JP3305449B2 (ja) * | 1993-09-17 | 2002-07-22 | 富士通株式会社 | 半導体記憶装置 |
| JP3048498B2 (ja) * | 1994-04-13 | 2000-06-05 | 株式会社東芝 | 半導体記憶装置 |
| JP3666671B2 (ja) * | 1994-12-20 | 2005-06-29 | 株式会社日立製作所 | 半導体装置 |
| KR100370952B1 (ko) * | 1995-12-31 | 2003-03-28 | 주식회사 하이닉스반도체 | 메모리 셀의 센스앰프 회로 |
| JP2000100172A (ja) * | 1998-07-22 | 2000-04-07 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2000243086A (ja) * | 1998-12-24 | 2000-09-08 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US6137746A (en) * | 1999-07-28 | 2000-10-24 | Alliance Semiconductor Corporation | High performance random access memory with multiple local I/O lines |
| JP4667594B2 (ja) * | 2000-12-25 | 2011-04-13 | ルネサスエレクトロニクス株式会社 | 薄膜磁性体記憶装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58125291A (ja) * | 1982-01-20 | 1983-07-26 | Hitachi Ltd | Ｍｏｓスタテイツク型ｒａｍ |
| JPS6074197A (ja) * | 1984-04-27 | 1985-04-26 | Nec Corp | メモリ回路 |
| JPS63200391A (ja) * | 1987-02-16 | 1988-08-18 | Toshiba Corp | スタテイツク型半導体メモリ |
| JPH03283184A (ja) * | 1990-03-30 | 1991-12-13 | Toshiba Corp | 半導体メモリ装置 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5683891A (en) * | 1979-12-13 | 1981-07-08 | Fujitsu Ltd | Semiconductor storage device |
| JPS5948889A (ja) * | 1982-09-10 | 1984-03-21 | Hitachi Ltd | Ｍｏｓ記憶装置 |
| JPS60119698A (ja) * | 1983-12-01 | 1985-06-27 | Fujitsu Ltd | 半導体メモリ |
| JPS62167698A (ja) * | 1986-01-20 | 1987-07-24 | Fujitsu Ltd | 半導体記億装置 |
| JPH07111823B2 (ja) * | 1986-03-18 | 1995-11-29 | 三菱電機株式会社 | 半導体記憶装置 |
| JPS62231495A (ja) * | 1986-03-31 | 1987-10-12 | Toshiba Corp | 半導体記憶装置 |
| US4807194A (en) * | 1986-04-24 | 1989-02-21 | Matsushita Electric Industrial Co., Ltd. | Seimiconductor memory device having sub bit lines |
| JPS63161596A (ja) * | 1986-12-25 | 1988-07-05 | Nec Corp | 半導体記憶装置 |
| JPH01171195A (ja) * | 1987-12-25 | 1989-07-06 | Sony Corp | メモリ装置 |
| US4947059A (en) * | 1988-05-19 | 1990-08-07 | Samsung Electronics Co. Ltd. | Method of dividing an input-output line by decoding |
| JP2509306B2 (ja) * | 1988-08-16 | 1996-06-19 | 沖電気工業株式会社 | 半導体記憶装置 |
| KR910009444B1 (ko) * | 1988-12-20 | 1991-11-16 | 삼성전자 주식회사 | 반도체 메모리 장치 |
| JP2809676B2 (ja) * | 1989-03-23 | 1998-10-15 | 株式会社東芝 | ダイナミック型半導体メモリ装置 |
| US5023837A (en) * | 1989-09-05 | 1991-06-11 | Texas Instruments Incorporated | Bitline segmentation in logic arrays |
| JP3101297B2 (ja) * | 1990-03-30 | 2000-10-23 | 株式会社東芝 | 半導体メモリ装置 |
| DE69127918T2 (de) * | 1990-03-30 | 1998-04-02 | Fujitsu Ltd | Signalverstärkerschaltung und Halbleiterspeicher diese verwendend |
-
1991
- 1991-07-23 KR KR1019910012632A patent/KR940007639B1/ko not_active IP Right Cessation
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- 1991-11-21 DE DE4138312A patent/DE4138312C2/de not_active Expired - Fee Related
- 1991-11-25 GB GB9124992A patent/GB2258071B/en not_active Expired - Fee Related
- 1991-11-28 IT ITMI913179A patent/IT1252336B/it active IP Right Grant
- 1991-11-29 JP JP3339469A patent/JP2562856B2/ja not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58125291A (ja) * | 1982-01-20 | 1983-07-26 | Hitachi Ltd | Ｍｏｓスタテイツク型ｒａｍ |
| JPS6074197A (ja) * | 1984-04-27 | 1985-04-26 | Nec Corp | メモリ回路 |
| JPS63200391A (ja) * | 1987-02-16 | 1988-08-18 | Toshiba Corp | スタテイツク型半導体メモリ |
| JPH03283184A (ja) * | 1990-03-30 | 1991-12-13 | Toshiba Corp | 半導体メモリ装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05234362A (ja) * | 1991-12-26 | 1993-09-10 | Mitsubishi Electric Corp | 半導体記憶装置 |
| USRE36169E (en) * | 1991-12-26 | 1999-03-30 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
| JP2006048917A (ja) * | 2004-08-03 | 2006-02-16 | Samsung Electronics Co Ltd | 半導体メモリ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5274595A (en) | 1993-12-28 |
| FR2679672B1 (fr) | 1994-04-15 |
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| DE4138312C2 (de) | 1995-10-26 |
| DE4138312A1 (de) | 1993-01-28 |
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