JP3535766B2 - 半導体記憶装置 - Google Patents
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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-
- G—PHYSICS
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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- Dram (AREA)
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Description
【０００１】
【発明の属する技術分野】本発明はランダムアクセスメ
モリ等の半導体記憶装置に関し、特に、データ読み出し
速度の向上を図った半導体記憶装置に関する。
モリ等の半導体記憶装置に関し、特に、データ読み出し
速度の向上を図った半導体記憶装置に関する。
【０００２】
【従来の技術】従来、半導体記憶装置には、複数個のメ
モリセルが格子状に配列して設けられている。図６は従
来の半導体記憶装置の構成を示す回路配置図、図７は図
６中の領域Ｂの構成を示す回路図、図８は従来のセンス
アンプを示す回路図である。
モリセルが格子状に配列して設けられている。図６は従
来の半導体記憶装置の構成を示す回路配置図、図７は図
６中の領域Ｂの構成を示す回路図、図８は従来のセンス
アンプを示す回路図である。
【０００３】従来の半導体記憶装置には、センスアンプ
領域ＳＡ及び駆動回路領域ＳＷＤが格子状に配列して設
けられている。また、センスアンプ領域ＳＡの１列毎に
列選択回路ＹＤＥＣ、プルアップトランジスタ領域ＰＩ
Ｏ及び差動増幅回路ＤＡが設けられている。更に、駆動
回路領域ＳＷＤの１行毎に行選択回路ＸＤＥＣが設けら
れている。
領域ＳＡ及び駆動回路領域ＳＷＤが格子状に配列して設
けられている。また、センスアンプ領域ＳＡの１列毎に
列選択回路ＹＤＥＣ、プルアップトランジスタ領域ＰＩ
Ｏ及び差動増幅回路ＤＡが設けられている。更に、駆動
回路領域ＳＷＤの１行毎に行選択回路ＸＤＥＣが設けら
れている。
【０００４】図７に示すように、第（ｎ＋１）行目のセ
ンスアンプ領域ＳＡには、（ｍ＋１）個のセンスアンプ
ＳＡ０ｎ乃至ＳＡｍｎが設けられている。なお、図７で
は、サブワード駆動回路ＳＷＤは一部の領域のみを図示
してある。各センスアンプには、相補ビット線対が接続
されている。例えばセンスアンプＳＡｍｎには、相補ビ
ット線対ＢＬＴｍｎ及びＢＬＮｍｎが接続されている。
また、各駆動回路領域ＳＷＤには、（ｉ＋１）個のサブ
ワード駆動回路ＳＷＤ０乃至ＳＷＤｉが設けられてい
る。サブワード駆動回路ＳＷＤ０乃至ＳＷＤｉには、夫
々サブワード線ＳＷＬ０乃至ＳＷＬｉが接続されてい
る。そして、１組のセンスアンプ領域ＳＡ及び駆動回路
領域ＳＷＤにおいて、各相補ビット線対と各サブワード
線との交点にメモリセルが配置されている。例えば、サ
ブワード線ＳＷＤｉとビット線ＢＬＴｍｎとの交点に
は、メモリセルＭｍｉが配置されている。
ンスアンプ領域ＳＡには、（ｍ＋１）個のセンスアンプ
ＳＡ０ｎ乃至ＳＡｍｎが設けられている。なお、図７で
は、サブワード駆動回路ＳＷＤは一部の領域のみを図示
してある。各センスアンプには、相補ビット線対が接続
されている。例えばセンスアンプＳＡｍｎには、相補ビ
ット線対ＢＬＴｍｎ及びＢＬＮｍｎが接続されている。
また、各駆動回路領域ＳＷＤには、（ｉ＋１）個のサブ
ワード駆動回路ＳＷＤ０乃至ＳＷＤｉが設けられてい
る。サブワード駆動回路ＳＷＤ０乃至ＳＷＤｉには、夫
々サブワード線ＳＷＬ０乃至ＳＷＬｉが接続されてい
る。そして、１組のセンスアンプ領域ＳＡ及び駆動回路
領域ＳＷＤにおいて、各相補ビット線対と各サブワード
線との交点にメモリセルが配置されている。例えば、サ
ブワード線ＳＷＤｉとビット線ＢＬＴｍｎとの交点に
は、メモリセルＭｍｉが配置されている。
【０００５】センスアンプは、図８に示すように、４個
のＭＯＳトランジスタＦＦＰＴ、ＦＦＰＮ、ＦＦＮＴ及
びＦＦＮＮを有するＣＭＯＳのフリップフロップ回路に
よって構成されている。非活性状態においては、相補ビ
ット線対ＢＬＮ及びＢＬＴ並びに信号線ＳＡＰ及びＳＡ
Ｎは、全て電源電位と接地電位との中間の同一電位に保
持される。
のＭＯＳトランジスタＦＦＰＴ、ＦＦＰＮ、ＦＦＮＴ及
びＦＦＮＮを有するＣＭＯＳのフリップフロップ回路に
よって構成されている。非活性状態においては、相補ビ
ット線対ＢＬＮ及びＢＬＴ並びに信号線ＳＡＰ及びＳＡ
Ｎは、全て電源電位と接地電位との中間の同一電位に保
持される。
【０００６】また、第（ｎ＋１）行目のセンスアンプＳ
Ａ０ｎ乃至ＳＡｍｎに接続されたビット線ＢＬＴ０ｎ乃
至ＢＬＴｍｎには、電界効果トランジスタからなるスイ
ッチを介して局所データ入出力線ＬＩＯＴｎが接続さ
れ、ビット線ＢＬＮ０ｎ乃至ＢＬＮｍｎには、電界効果
トランジスタからなるスイッチを介して局所データ入出
力線ＬＩＯＮｎが接続されている。列選択回路ＹＤＥＣ
には、（ｍ＋１）個のＹデコーダＹＤＥＣ０乃至ＹＤＥ
Ｃｍが設けられており、各Ｙデコーダに夫々列選択線Ｙ
ＳＷ０乃至ＹＳＷｍが接続されている。各列選択線ＹＳ
Ｗ０乃至ＹＳＷｍは各列を構成する（ｎ＋１）個のセン
スアンプにおける前記電界効果トランジスタのゲートに
接続されており、ＹデコーダＹＤＥＣ０乃至ＹＤＥＣｍ
により、スイッチのオン／オフが切替えられる。
Ａ０ｎ乃至ＳＡｍｎに接続されたビット線ＢＬＴ０ｎ乃
至ＢＬＴｍｎには、電界効果トランジスタからなるスイ
ッチを介して局所データ入出力線ＬＩＯＴｎが接続さ
れ、ビット線ＢＬＮ０ｎ乃至ＢＬＮｍｎには、電界効果
トランジスタからなるスイッチを介して局所データ入出
力線ＬＩＯＮｎが接続されている。列選択回路ＹＤＥＣ
には、（ｍ＋１）個のＹデコーダＹＤＥＣ０乃至ＹＤＥ
Ｃｍが設けられており、各Ｙデコーダに夫々列選択線Ｙ
ＳＷ０乃至ＹＳＷｍが接続されている。各列選択線ＹＳ
Ｗ０乃至ＹＳＷｍは各列を構成する（ｎ＋１）個のセン
スアンプにおける前記電界効果トランジスタのゲートに
接続されており、ＹデコーダＹＤＥＣ０乃至ＹＤＥＣｍ
により、スイッチのオン／オフが切替えられる。
【０００７】第（ｎ＋１）行目の局所データ入出力線Ｌ
ＩＯＴｎ及びＬＩＯＮｎには、ＩＯ接続信号ＳＷＩＯｎ
によりオン／オフが切替えられる電界効果トランジスタ
からなるスイッチが接続されている。そして、このスイ
ッチを介して各局所データ入出力線ＬＩＯＴ０乃至ＬＩ
ＯＴｎ及びＬＩＯＮ０乃至ＬＩＯＮｎに夫々広域データ
入出力線ＧＩＯＴ及びＧＩＯＮが接続されている。広域
データ入出力線ＧＩＯＴ及びＧＩＯＮは、プルアップト
ランジスタ領域ＰＩＯを介して差動増幅回路ＤＡに接続
されている。プルアップトランジスタ領域ＰＩＯには、
プルアップ信号ＳＷＰＩＯによりオン／オフが切替えら
れるプルアップトランジスタＰＵＴ及びＰＵＮが設けら
れている。
ＩＯＴｎ及びＬＩＯＮｎには、ＩＯ接続信号ＳＷＩＯｎ
によりオン／オフが切替えられる電界効果トランジスタ
からなるスイッチが接続されている。そして、このスイ
ッチを介して各局所データ入出力線ＬＩＯＴ０乃至ＬＩ
ＯＴｎ及びＬＩＯＮ０乃至ＬＩＯＮｎに夫々広域データ
入出力線ＧＩＯＴ及びＧＩＯＮが接続されている。広域
データ入出力線ＧＩＯＴ及びＧＩＯＮは、プルアップト
ランジスタ領域ＰＩＯを介して差動増幅回路ＤＡに接続
されている。プルアップトランジスタ領域ＰＩＯには、
プルアップ信号ＳＷＰＩＯによりオン／オフが切替えら
れるプルアップトランジスタＰＵＴ及びＰＵＮが設けら
れている。
【０００８】このように、センスアンプ領域ＳＡと駆動
回路領域ＳＷＤとを格子状に配置しているのは、各セン
スアンプ及びサブワード駆動回路の駆動能力に制限があ
り、これらの１個に接続されるメモリセルの個数に限界
があるからである。従って、大容量のメモリセルアレイ
を実現するためには、図６のように格子状の配置とする
ことが必須とされている。
回路領域ＳＷＤとを格子状に配置しているのは、各セン
スアンプ及びサブワード駆動回路の駆動能力に制限があ
り、これらの１個に接続されるメモリセルの個数に限界
があるからである。従って、大容量のメモリセルアレイ
を実現するためには、図６のように格子状の配置とする
ことが必須とされている。
【０００９】次に、このように構成された従来の半導体
記憶装置における動作について説明する。ここでは、便
宜上、初期状態でビット線ＢＬＴｍｎに接続されたメモ
リセルにハイ電位が蓄積されており、このデータを読み
出す工程を説明するが、他のビット線に接続されている
メモリセルにハイ又はロウ電位が蓄積され、これを読み
出す場合でも、動作に本質的な相違はない。図９（ａ）
乃至（ｃ）は従来の半導体記憶装置の動作を示す動作波
形図である。
記憶装置における動作について説明する。ここでは、便
宜上、初期状態でビット線ＢＬＴｍｎに接続されたメモ
リセルにハイ電位が蓄積されており、このデータを読み
出す工程を説明するが、他のビット線に接続されている
メモリセルにハイ又はロウ電位が蓄積され、これを読み
出す場合でも、動作に本質的な相違はない。図９（ａ）
乃至（ｃ）は従来の半導体記憶装置の動作を示す動作波
形図である。
【００１０】非活性状態においては、前述のように、相
補ビット線対並びにセンスアンプの信号線ＳＡＰ及びＳ
ＡＮは、全て電源電位と接地電位との中間の同一電位に
保持されている。
補ビット線対並びにセンスアンプの信号線ＳＡＰ及びＳ
ＡＮは、全て電源電位と接地電位との中間の同一電位に
保持されている。
【００１１】メモリセルＭｍ０に蓄積されたデータを読
み出す際には、行選択回路ＸＤＥＣに外部から入力され
た行アドレス信号によって選択されたサブワード駆動回
路ＳＷＤ０に接続されたサブワード線ＳＷＬ０が活性化
され、メモリセルＭｍ０がビット線ＢＬＴｍｎに接続さ
れる。この結果、メモリセルＭｍ０に蓄えられていたハ
イ電荷がビット線ＢＬＴｍｎに分配され、ビット線ＢＬ
Ｔｍｎの電位がビット線ＢＬＮｍｎの電位よりわずかに
高くなる。
み出す際には、行選択回路ＸＤＥＣに外部から入力され
た行アドレス信号によって選択されたサブワード駆動回
路ＳＷＤ０に接続されたサブワード線ＳＷＬ０が活性化
され、メモリセルＭｍ０がビット線ＢＬＴｍｎに接続さ
れる。この結果、メモリセルＭｍ０に蓄えられていたハ
イ電荷がビット線ＢＬＴｍｎに分配され、ビット線ＢＬ
Ｔｍｎの電位がビット線ＢＬＮｍｎの電位よりわずかに
高くなる。
【００１２】その後、センスアンプＳＡｍｎの信号線Ｓ
ＡＰ及びＳＡＮは夫々電源電位、接地電位に駆動され
る。この結果、ビット線ＢＬＮｍｎは接地電位に、ビッ
ト線ＢＬＴｍｎは電源電位に駆動される。
ＡＰ及びＳＡＮは夫々電源電位、接地電位に駆動され
る。この結果、ビット線ＢＬＮｍｎは接地電位に、ビッ
ト線ＢＬＴｍｎは電源電位に駆動される。
【００１３】次いで、列選択回路ＹＤＥＣに外部から入
力された列アドレス信号によって選択された列選択線Ｙ
ＳＷｍがハイレベルとなる。この結果、ビット線ＢＬＮ
ｍｎ及びＢＬＴｍｎは夫々局所データ入出力線ＬＩＯＮ
ｎ、ＬＩＯＴｎに接続される。これにより、局所データ
入出力線ＬＩＯＮｎは接地電位に、局所データ入出力線
ＬＩＯＴｎは電源電位に駆動される。列選択線ＹＳＷｍ
がハイレベルとなることにより、列選択線ＹＳＷｍに接
続されている他のセンスアンプＳＡｍ０乃至ＳＡｍ（ｎ
−１）も、夫々局所データ入出力線ＬＩＯＮ０乃至ＬＩ
ＯＮ（ｎ−１）及びＬＩＯＴ０乃至ＬＩＯＮ（ｎ−１）
に接続されるが、これらの局所データ入出力線は、全て
電源電位と接地電位との中間の同一電位に保持されたま
まなので、動作には影響を与えない。
力された列アドレス信号によって選択された列選択線Ｙ
ＳＷｍがハイレベルとなる。この結果、ビット線ＢＬＮ
ｍｎ及びＢＬＴｍｎは夫々局所データ入出力線ＬＩＯＮ
ｎ、ＬＩＯＴｎに接続される。これにより、局所データ
入出力線ＬＩＯＮｎは接地電位に、局所データ入出力線
ＬＩＯＴｎは電源電位に駆動される。列選択線ＹＳＷｍ
がハイレベルとなることにより、列選択線ＹＳＷｍに接
続されている他のセンスアンプＳＡｍ０乃至ＳＡｍ（ｎ
−１）も、夫々局所データ入出力線ＬＩＯＮ０乃至ＬＩ
ＯＮ（ｎ−１）及びＬＩＯＴ０乃至ＬＩＯＮ（ｎ−１）
に接続されるが、これらの局所データ入出力線は、全て
電源電位と接地電位との中間の同一電位に保持されたま
まなので、動作には影響を与えない。
【００１４】また、列選択線ＹＳＷｍがハイレベルとな
るのと実質的に同時に、ＩＯ線接続信号ＳＷＩＯｎがハ
イになり、局所データ入出力線ＬＩＯＮｎ及びＬＩＯＴ
ｎが夫々広域データ入出力線ＧＩＯＮ、ＧＩＯＴに接続
される。この時、ＩＯ線接続信号ＳＷＩＯ０乃至ＳＷＩ
Ｏ（ｎ−１）はロウ電位のままであり、他の局所データ
入出力線ＬＩＯＮ０乃至ＬＩＯＮ（ｎ−１）及びＬＩＯ
Ｔ０乃至ＬＩＯＮ（ｎ−１）は広域データ入出力線ＧＩ
ＯＮ及びＧＩＯＴに接続されていない状態のままであ
る。更に、プルアップ信号ＳＷＰＩＯがオンし、広域デ
ータ入出力線ＧＩＯＮ及びＧＩＯＴの双方の電位が夫々
プルアップトランジスタＰＵＮ及びＰＵＴによってプル
アップされる。
るのと実質的に同時に、ＩＯ線接続信号ＳＷＩＯｎがハ
イになり、局所データ入出力線ＬＩＯＮｎ及びＬＩＯＴ
ｎが夫々広域データ入出力線ＧＩＯＮ、ＧＩＯＴに接続
される。この時、ＩＯ線接続信号ＳＷＩＯ０乃至ＳＷＩ
Ｏ（ｎ−１）はロウ電位のままであり、他の局所データ
入出力線ＬＩＯＮ０乃至ＬＩＯＮ（ｎ−１）及びＬＩＯ
Ｔ０乃至ＬＩＯＮ（ｎ−１）は広域データ入出力線ＧＩ
ＯＮ及びＧＩＯＴに接続されていない状態のままであ
る。更に、プルアップ信号ＳＷＰＩＯがオンし、広域デ
ータ入出力線ＧＩＯＮ及びＧＩＯＴの双方の電位が夫々
プルアップトランジスタＰＵＮ及びＰＵＴによってプル
アップされる。
【００１５】この結果、局所データ入出力線ＬＩＯＴｎ
及び広域データ入出力線ＧＩＯＴは、センスアンプＳＡ
ｍｎ及びプルアップトランジスタＰＵＴによってプルア
ップされ、プルダウンする経路が存在しないことから、
これらの信号線には電源電位が保持される。一方、局所
データ入出力線ＬＩＯＮｎ及び広域データ入出力線ＧＩ
ＯＮは、センスアンプＳＡｍｎによってプルダウンされ
ながら、プルアップトランジスタＰＵＮによってプルア
ップされる。このため、局所データ入出力線ＬＩＯＮ及
び広域データ入出力線ＧＩＯＮは、電源電位と接地電位
との中間の電位を示す。
及び広域データ入出力線ＧＩＯＴは、センスアンプＳＡ
ｍｎ及びプルアップトランジスタＰＵＴによってプルア
ップされ、プルダウンする経路が存在しないことから、
これらの信号線には電源電位が保持される。一方、局所
データ入出力線ＬＩＯＮｎ及び広域データ入出力線ＧＩ
ＯＮは、センスアンプＳＡｍｎによってプルダウンされ
ながら、プルアップトランジスタＰＵＮによってプルア
ップされる。このため、局所データ入出力線ＬＩＯＮ及
び広域データ入出力線ＧＩＯＮは、電源電位と接地電位
との中間の電位を示す。
【００１６】
【発明が解決しようとする課題】しかしながら、差動増
幅回路ＤＡに入力される信号量は、差動増幅回路ＤＡが
プルアップトランジスタ領域ＰＩＯの近傍に配置されて
いることから、センスアンプＳＡｍｎのＮチャネルトラ
ンジスタから差動増幅回路ＤＡまでの信号経路の抵抗と
プルアップトランジスタＰＵＴ又はＰＵＮのオン抵抗と
の比によって定まる。前者は、センスアンプＳＡｍｎの
Ｎチャネルトランジスタのオン抵抗、列選択線ＹＳＷｍ
を伝達する信号がゲートに入力されるトランジスタのオ
ン抵抗、局所データ入出力線ＬＩＯＮ又はＬＩＯＴの配
線抵抗、各局所データ入出力線ＬＩＯＮ及びＬＩＯＴと
各広域データ入出力線ＧＩＯＮ及びＧＩＯＴ間のトラン
ジスタのオン抵抗及び各広域データ入出力線ＧＩＯＮ及
びＧＩＯＴの配線抵抗を足し合わせたものである。従っ
て、センスアンプＳＡから差動増幅回路ＤＡまでの電流
経路を構成する要素のうち、いずれかが大きな抵抗を有
していれば、他の要素の抵抗をいくら下げても電流経路
全体の抵抗値はほとんど変化しないことになる。
幅回路ＤＡに入力される信号量は、差動増幅回路ＤＡが
プルアップトランジスタ領域ＰＩＯの近傍に配置されて
いることから、センスアンプＳＡｍｎのＮチャネルトラ
ンジスタから差動増幅回路ＤＡまでの信号経路の抵抗と
プルアップトランジスタＰＵＴ又はＰＵＮのオン抵抗と
の比によって定まる。前者は、センスアンプＳＡｍｎの
Ｎチャネルトランジスタのオン抵抗、列選択線ＹＳＷｍ
を伝達する信号がゲートに入力されるトランジスタのオ
ン抵抗、局所データ入出力線ＬＩＯＮ又はＬＩＯＴの配
線抵抗、各局所データ入出力線ＬＩＯＮ及びＬＩＯＴと
各広域データ入出力線ＧＩＯＮ及びＧＩＯＴ間のトラン
ジスタのオン抵抗及び各広域データ入出力線ＧＩＯＮ及
びＧＩＯＴの配線抵抗を足し合わせたものである。従っ
て、センスアンプＳＡから差動増幅回路ＤＡまでの電流
経路を構成する要素のうち、いずれかが大きな抵抗を有
していれば、他の要素の抵抗をいくら下げても電流経路
全体の抵抗値はほとんど変化しないことになる。
【００１７】チップに搭載するメモリセルを増やしなが
ら、チップ面積削減等のためにメモリセルアレイの規模
を大きくする場合、局所データ入出力信号線及び広域デ
ータ入出力線の配線長を伸ばす必要があるが、この結
果、電流経路の抵抗値が増大する。
ら、チップ面積削減等のためにメモリセルアレイの規模
を大きくする場合、局所データ入出力信号線及び広域デ
ータ入出力線の配線長を伸ばす必要があるが、この結
果、電流経路の抵抗値が増大する。
【００１８】局所データ入出力線に接続されるセンスア
ンプの数を削減すれば、必要とされる広域データ入出力
線の本数は増えることになるが、局所データ入出力線の
長さを短くすることは可能である。しかしながら、メモ
リセルアレイの大きさと差動増幅回路を配置できる場所
が決まっている場合には、広域データ入出力線を短くす
ることはできない。
ンプの数を削減すれば、必要とされる広域データ入出力
線の本数は増えることになるが、局所データ入出力線の
長さを短くすることは可能である。しかしながら、メモ
リセルアレイの大きさと差動増幅回路を配置できる場所
が決まっている場合には、広域データ入出力線を短くす
ることはできない。
【００１９】また、センスアンプから差動増幅回路まで
の総抵抗値を一定とし、プルアップトランジスタの能力
を低下させることによっても差動増幅回路に入力される
信号量を増すことができるが、この場合には、差動増幅
回路近傍での電位変化が遅くなり、この結果、読み出し
動作全体の速度が低下してしまう。
の総抵抗値を一定とし、プルアップトランジスタの能力
を低下させることによっても差動増幅回路に入力される
信号量を増すことができるが、この場合には、差動増幅
回路近傍での電位変化が遅くなり、この結果、読み出し
動作全体の速度が低下してしまう。
【００２０】前述のような構成の場合、ビット線ＢＬＴ
ｍｎに接続されるメモリセルのデータを読み出すとき
が、最もセンスアンプから差動増幅回路までの経路が長
く、アレイ規模増大による差動増幅回路の入力信号への
影響が大きい。しかし、他のセンスアンプのデータを読
み出す場合にも、同様の信号量の低下が生じる。
ｍｎに接続されるメモリセルのデータを読み出すとき
が、最もセンスアンプから差動増幅回路までの経路が長
く、アレイ規模増大による差動増幅回路の入力信号への
影響が大きい。しかし、他のセンスアンプのデータを読
み出す場合にも、同様の信号量の低下が生じる。
【００２１】このように、従来の半導体記憶装置におい
ては、差動増幅回路に与えられる信号量は、プルアップ
トランジスタのソース電位とセンスアンプのプルダウン
トランジスタのソース電源間の抵抗との抵抗分割によっ
て定まる。即ち、センスアンプのプルダウントランジス
タの能力、プルアップトランジスタの能力及び両トラン
ジスタ間の配線抵抗により信号量が決定される。
ては、差動増幅回路に与えられる信号量は、プルアップ
トランジスタのソース電位とセンスアンプのプルダウン
トランジスタのソース電源間の抵抗との抵抗分割によっ
て定まる。即ち、センスアンプのプルダウントランジス
タの能力、プルアップトランジスタの能力及び両トラン
ジスタ間の配線抵抗により信号量が決定される。
【００２２】メモリセルアレイが大規模化すると、必然
的にデータ入出力線の長さが伸びるが、この結果、デー
タ入出力線の総抵抗値が上昇してしまう。また、装置全
体の微細化のため、データ入出力線の幅を縮小する必要
性がある。これもデータ入出力線の抵抗値を上昇させる
原因となっている。これに対して、単位当たりのトラン
ジスタ能力は微細化によって増加するため、差動増幅回
路に与えられる信号量は、相対的にデータ入出力線の抵
抗値に依存する割合が大きくなる。この結果、各トラン
ジスタサイズを調整しても、十分な信号量が得られない
可能性がある。
的にデータ入出力線の長さが伸びるが、この結果、デー
タ入出力線の総抵抗値が上昇してしまう。また、装置全
体の微細化のため、データ入出力線の幅を縮小する必要
性がある。これもデータ入出力線の抵抗値を上昇させる
原因となっている。これに対して、単位当たりのトラン
ジスタ能力は微細化によって増加するため、差動増幅回
路に与えられる信号量は、相対的にデータ入出力線の抵
抗値に依存する割合が大きくなる。この結果、各トラン
ジスタサイズを調整しても、十分な信号量が得られない
可能性がある。
【００２３】前述のように、局所データ入出力線の分割
数を増やし、各局所データ入出力線の長さを短縮すれ
ば、広域入出力データ線の本数は増加するが、局所デー
タ入出力線の配線抵抗を低下させることは可能である。
しかしながら、差動増幅回路をメモリセルアレイの端部
に配置する限り、広域データ入出力線を短縮することは
できない。また、出力パッドがメモリセルアレイの外側
に配置されるため、差動増幅回路をメモリセルアレイの
端部に配置することは必須である。
数を増やし、各局所データ入出力線の長さを短縮すれ
ば、広域入出力データ線の本数は増加するが、局所デー
タ入出力線の配線抵抗を低下させることは可能である。
しかしながら、差動増幅回路をメモリセルアレイの端部
に配置する限り、広域データ入出力線を短縮することは
できない。また、出力パッドがメモリセルアレイの外側
に配置されるため、差動増幅回路をメモリセルアレイの
端部に配置することは必須である。
【００２４】更に、従来の半導体記憶装置では、プルア
ップトランジスタが差動増幅回路の近傍に配置されてい
るため、最悪の場合、局所データ入出力線の配線抵抗全
部と広域データ入出力線の配線抵抗を全部足し合わせた
抵抗値で電圧降下が生じてしまい、増幅回路の信号量は
著しく減少する。これにより、増幅回路の動作速度が低
下するばかりではなく、動作が不可能になることもある
という問題点がある。
ップトランジスタが差動増幅回路の近傍に配置されてい
るため、最悪の場合、局所データ入出力線の配線抵抗全
部と広域データ入出力線の配線抵抗を全部足し合わせた
抵抗値で電圧降下が生じてしまい、増幅回路の信号量は
著しく減少する。これにより、増幅回路の動作速度が低
下するばかりではなく、動作が不可能になることもある
という問題点がある。
【００２５】本発明はかかる問題点に鑑みてなされたも
のであって、増幅回路に入力される信号量を十分に確保
し読み出し速度を向上させることができる半導体記憶装
置を提供することを目的とする。
のであって、増幅回路に入力される信号量を十分に確保
し読み出し速度を向上させることができる半導体記憶装
置を提供することを目的とする。
【００２６】
【課題を解決するための手段】本発明に係る半導体記憶
装置は、格子状に配置された複数個のセンスアンプと、
行を構成する複数個の前記センスアンプに接続された複
数組の第１のデータ入出力線対と、前記各第１のデータ
入出力線対に接続された複数個のスイッチ素子と、外部
から入力された列選択信号に関連づけて複数個の前記ス
イッチ素子のうちから１個をオン状態とする選択手段
と、前記各スイッチ素子に接続された第２のデータ入出
力線対と、この第２のデータ入出力線対を伝達する信号
を増幅する増幅回路と、前記複数個のセンスアンプのう
ち１個が前記第１のデータ入出力線対及び前記第２のデ
ータ入出力線対を介して前記増幅回路に電気的に接続さ
れている期間中に前記第２のデータ入出力線対の電位を
プルアップするプルアップ手段と、を有し、前記第２の
データ入出力線対の前記増幅回路と前記プルアップ手段
との間には、少なくとも１個の前記スイッチ素子との接
続点が設けられていることを特徴とする。
装置は、格子状に配置された複数個のセンスアンプと、
行を構成する複数個の前記センスアンプに接続された複
数組の第１のデータ入出力線対と、前記各第１のデータ
入出力線対に接続された複数個のスイッチ素子と、外部
から入力された列選択信号に関連づけて複数個の前記ス
イッチ素子のうちから１個をオン状態とする選択手段
と、前記各スイッチ素子に接続された第２のデータ入出
力線対と、この第２のデータ入出力線対を伝達する信号
を増幅する増幅回路と、前記複数個のセンスアンプのう
ち１個が前記第１のデータ入出力線対及び前記第２のデ
ータ入出力線対を介して前記増幅回路に電気的に接続さ
れている期間中に前記第２のデータ入出力線対の電位を
プルアップするプルアップ手段と、を有し、前記第２の
データ入出力線対の前記増幅回路と前記プルアップ手段
との間には、少なくとも１個の前記スイッチ素子との接
続点が設けられていることを特徴とする。
【００２７】なお、本発明においては、複数個の前記セ
ンスアンプは、少なくとも２個の相互に独立して活性化
され前記第２のデータ入出力線対を共有する群に分配さ
れ、前記プルアップ手段は、２個の前記群間の境界に配
置されていてもよい。
ンスアンプは、少なくとも２個の相互に独立して活性化
され前記第２のデータ入出力線対を共有する群に分配さ
れ、前記プルアップ手段は、２個の前記群間の境界に配
置されていてもよい。
【００２８】また、前記プルアップ手段は、前記第２の
データ入出力線対と電源電位との間に接続された２個の
電界効果トランジスタを有することができる。
データ入出力線対と電源電位との間に接続された２個の
電界効果トランジスタを有することができる。
【００２９】本発明に係る他の半導体記憶装置は、格子
状に配置された複数個のセンスアンプと、行を構成する
複数個の前記センスアンプに接続された複数組の第１の
データ入出力線対と、前記各第１のデータ入出力線対に
接続された複数個のスイッチ素子と、外部から入力され
た列選択信号に関連づけて複数個の前記スイッチ素子の
うちから１個をオン状態とする選択手段と、前記各スイ
ッチ素子に接続された第２のデータ入出力線対と、この
第２のデータ入出力線を伝達する信号を増幅する増幅回
路と、前記複数個のセンスアンプのうち１個が前記第１
のデータ入出力線対及び前記第２のデータ入出力線対を
介して前記増幅回路に電気的に接続されている期間中に
前記各第１のデータ入出力線対の電位をプルアップする
複数個のプルアップ手段と、を有することを特徴とす
る。
状に配置された複数個のセンスアンプと、行を構成する
複数個の前記センスアンプに接続された複数組の第１の
データ入出力線対と、前記各第１のデータ入出力線対に
接続された複数個のスイッチ素子と、外部から入力され
た列選択信号に関連づけて複数個の前記スイッチ素子の
うちから１個をオン状態とする選択手段と、前記各スイ
ッチ素子に接続された第２のデータ入出力線対と、この
第２のデータ入出力線を伝達する信号を増幅する増幅回
路と、前記複数個のセンスアンプのうち１個が前記第１
のデータ入出力線対及び前記第２のデータ入出力線対を
介して前記増幅回路に電気的に接続されている期間中に
前記各第１のデータ入出力線対の電位をプルアップする
複数個のプルアップ手段と、を有することを特徴とす
る。
【００３０】なお、本発明においては、前記各プルアッ
プ手段は、夫々前記第１のデータ入出力線に接続された
２個の電界効果トランジスタを有することができる。
プ手段は、夫々前記第１のデータ入出力線に接続された
２個の電界効果トランジスタを有することができる。
【００３１】また、前記増幅回路は、差動増幅回路であ
ってもよい。
ってもよい。
【００３２】本発明においては、プルアップ手段と増幅
回路との間に少なくとも１個のスイッチ素子との接続点
が設けられている、即ち、プルアップ手段が従来のもの
よりも増幅回路から離れて設けられているので、増幅回
路に入力される信号量に与える第２のデータ入出力線の
長さによる影響を低減することができる。この結果、セ
ンスアンプに接続されたメモリセルからのデータ読み出
し速度が向上する。
回路との間に少なくとも１個のスイッチ素子との接続点
が設けられている、即ち、プルアップ手段が従来のもの
よりも増幅回路から離れて設けられているので、増幅回
路に入力される信号量に与える第２のデータ入出力線の
長さによる影響を低減することができる。この結果、セ
ンスアンプに接続されたメモリセルからのデータ読み出
し速度が向上する。
【００３３】
【発明の実施の形態】以下、本発明の実施例に係る半導
体記憶装置について、添付の図面を参照して具体的に説
明する。図１は本発明の第１の実施例に係る半導体記憶
装置の構成を示す回路配置図、図２は図１中の領域Ａの
構成を示す回路図である。
体記憶装置について、添付の図面を参照して具体的に説
明する。図１は本発明の第１の実施例に係る半導体記憶
装置の構成を示す回路配置図、図２は図１中の領域Ａの
構成を示す回路図である。
【００３４】第１の実施例に係る半導体記憶装置には、
センスアンプ領域ＳＡ及び駆動回路領域ＳＷＤが格子状
に配列して設けられている。これらのセンスアンプ領域
ＳＡ及び駆動回路領域ＳＷＤは、２つのアレイ領域（第
１アレイ領域Ｒ０、第２アレイ領域Ｒ１）のいずれかに
属している。そして、各アレイ領域において、センスア
ンプ領域ＳＡの１列毎に列選択回路ＹＤＥＣが設けら
れ、駆動回路領域ＳＷＤの１行毎に行選択回路ＸＤＥＣ
が設けられている。列選択回路ＹＤＥＣは、各アレイ領
域において、アレイ領域間の境界近傍に配置されてい
る。また、センスアンプ領域ＳＡの１列毎に、第１アレ
イ領域Ｒ０及び第２アレイ領域Ｒ１に共通するプルアッ
プトランジスタ領域ＰＩＯがアレイ領域間の境界に設け
られている。更に、センスアンプ領域ＳＡの１列毎に、
第１アレイ領域Ｒ０及び第２アレイ領域Ｒ１に共通する
差動増幅回路ＤＡが第１アレイ領域Ｒ０の端部に設けら
れている。
センスアンプ領域ＳＡ及び駆動回路領域ＳＷＤが格子状
に配列して設けられている。これらのセンスアンプ領域
ＳＡ及び駆動回路領域ＳＷＤは、２つのアレイ領域（第
１アレイ領域Ｒ０、第２アレイ領域Ｒ１）のいずれかに
属している。そして、各アレイ領域において、センスア
ンプ領域ＳＡの１列毎に列選択回路ＹＤＥＣが設けら
れ、駆動回路領域ＳＷＤの１行毎に行選択回路ＸＤＥＣ
が設けられている。列選択回路ＹＤＥＣは、各アレイ領
域において、アレイ領域間の境界近傍に配置されてい
る。また、センスアンプ領域ＳＡの１列毎に、第１アレ
イ領域Ｒ０及び第２アレイ領域Ｒ１に共通するプルアッ
プトランジスタ領域ＰＩＯがアレイ領域間の境界に設け
られている。更に、センスアンプ領域ＳＡの１列毎に、
第１アレイ領域Ｒ０及び第２アレイ領域Ｒ１に共通する
差動増幅回路ＤＡが第１アレイ領域Ｒ０の端部に設けら
れている。
【００３５】図２に示すように、第１アレイ領域Ｒ０中
の第（ｎ＋１）行目のセンスアンプ領域ＳＡには、（ｍ
＋１）個のセンスアンプＳＡ０ｎ０乃至ＳＡｍｎ０が設
けられている。なお、図２では、サブワード駆動回路Ｓ
ＷＤ、これに接続されたサブワード線及びメモリセルは
省略している。各センスアンプには、相補ビット線対が
接続されている。例えばセンスアンプＳＡｍｎ０には、
相補ビット線対ＢＬＴｍｎ０及びＢＬＮｍｎ０が接続さ
れている。また、各駆動回路領域ＳＷＤ（図２に図示せ
ず）には、（ｉ＋１）個のサブワード駆動回路が設けら
れている。各サブワード駆動回路には、夫々１本のサブ
ワード線が接続されている。そして、１組のセンスアン
プ領域ＳＡ及び駆動回路領域ＳＷＤにおいて、各相補ビ
ット線対と各サブワード線との交点にメモリセルが配置
されている。
の第（ｎ＋１）行目のセンスアンプ領域ＳＡには、（ｍ
＋１）個のセンスアンプＳＡ０ｎ０乃至ＳＡｍｎ０が設
けられている。なお、図２では、サブワード駆動回路Ｓ
ＷＤ、これに接続されたサブワード線及びメモリセルは
省略している。各センスアンプには、相補ビット線対が
接続されている。例えばセンスアンプＳＡｍｎ０には、
相補ビット線対ＢＬＴｍｎ０及びＢＬＮｍｎ０が接続さ
れている。また、各駆動回路領域ＳＷＤ（図２に図示せ
ず）には、（ｉ＋１）個のサブワード駆動回路が設けら
れている。各サブワード駆動回路には、夫々１本のサブ
ワード線が接続されている。そして、１組のセンスアン
プ領域ＳＡ及び駆動回路領域ＳＷＤにおいて、各相補ビ
ット線対と各サブワード線との交点にメモリセルが配置
されている。
【００３６】各センスアンプは、図８に示す従来のもの
と同様に、４個のＭＯＳトランジスタを有するＣＭＯＳ
のフリップフロップ回路によって構成されている。非活
性状態においては、相補ビット線対及びセンスアンプに
設けられた２本の信号線は、全て電源電位と接地電位と
の中間の同一電位に保持される。
と同様に、４個のＭＯＳトランジスタを有するＣＭＯＳ
のフリップフロップ回路によって構成されている。非活
性状態においては、相補ビット線対及びセンスアンプに
設けられた２本の信号線は、全て電源電位と接地電位と
の中間の同一電位に保持される。
【００３７】また、第１アレイ領域Ｒ０中の第（ｎ＋
１）行目のセンスアンプＳＡ０ｎ０乃至ＳＡｍｎ０に接
続されたビット線ＢＬＴ０ｎ０乃至ＢＬＴｍｎ０には、
電界効果トランジスタからなるスイッチを介して局所デ
ータ入出力線ＬＩＯＴｎ０が接続され、ビット線ＢＬＮ
０ｎ０乃至ＢＬＮｍｎ０には、電界効果トランジスタか
らなるスイッチを介して局所データ入出力線ＬＩＯＮｎ
０が接続されている。列選択回路ＹＤＥＣには、（ｍ＋
１）個のＹデコーダＹＤＥＣ００乃至ＹＤＥＣｍ０が設
けられており、各Ｙデコーダに夫々列選択線ＹＳＷ００
乃至ＹＳＷｍ０が接続されている。各列選択線ＹＳＷ０
０乃至ＹＳＷｍ０は各列を構成する（ｎ＋１）個のセン
スアンプにおける前記電界効果トランジスタのゲートに
接続されており、ＹデコーダＹＤＥＣ００乃至ＹＤＥＣ
ｍ０により、スイッチのオン／オフが切替えられる。
１）行目のセンスアンプＳＡ０ｎ０乃至ＳＡｍｎ０に接
続されたビット線ＢＬＴ０ｎ０乃至ＢＬＴｍｎ０には、
電界効果トランジスタからなるスイッチを介して局所デ
ータ入出力線ＬＩＯＴｎ０が接続され、ビット線ＢＬＮ
０ｎ０乃至ＢＬＮｍｎ０には、電界効果トランジスタか
らなるスイッチを介して局所データ入出力線ＬＩＯＮｎ
０が接続されている。列選択回路ＹＤＥＣには、（ｍ＋
１）個のＹデコーダＹＤＥＣ００乃至ＹＤＥＣｍ０が設
けられており、各Ｙデコーダに夫々列選択線ＹＳＷ００
乃至ＹＳＷｍ０が接続されている。各列選択線ＹＳＷ０
０乃至ＹＳＷｍ０は各列を構成する（ｎ＋１）個のセン
スアンプにおける前記電界効果トランジスタのゲートに
接続されており、ＹデコーダＹＤＥＣ００乃至ＹＤＥＣ
ｍ０により、スイッチのオン／オフが切替えられる。
【００３８】第１アレイ領域Ｒ０中の第（ｎ＋１）行目
の局所データ入出力線ＬＩＯＴｎ０及びＬＩＯＮｎ０に
は、ＩＯ接続信号ＳＷＩＯｎ０によりオン／オフが切替
えられる電界効果トランジスタからなるスイッチが接続
されている。そして、このスイッチを介して各局所デー
タ入出力線ＬＩＯＴ００乃至ＬＩＯＴｎ０及びＬＩＯＮ
００乃至ＬＩＯＮｎ０に夫々広域データ入出力線ＧＩＯ
Ｔ及びＧＩＯＮが接続されている。第１アレイ領域Ｒ０
内に配置された広域データ入出力線ＧＩＯＴ及びＧＩＯ
Ｎは、直接差動増幅回路ＤＡに接続されている。一方、
第２アレイ領域Ｒ１中に配置された広域データ入出力線
ＧＩＯＴ及びＧＩＯＮは、プルアップトランジスタ領域
ＰＩＯを介して差動増幅回路ＤＡに接続されている。プ
ルアップトランジスタ領域ＰＩＯには、プルアップ信号
ＳＷＰＩＯによりオン／オフが切替えられるプルアップ
トランジスタＰＵＴ及びＰＵＮが設けられている。
の局所データ入出力線ＬＩＯＴｎ０及びＬＩＯＮｎ０に
は、ＩＯ接続信号ＳＷＩＯｎ０によりオン／オフが切替
えられる電界効果トランジスタからなるスイッチが接続
されている。そして、このスイッチを介して各局所デー
タ入出力線ＬＩＯＴ００乃至ＬＩＯＴｎ０及びＬＩＯＮ
００乃至ＬＩＯＮｎ０に夫々広域データ入出力線ＧＩＯ
Ｔ及びＧＩＯＮが接続されている。第１アレイ領域Ｒ０
内に配置された広域データ入出力線ＧＩＯＴ及びＧＩＯ
Ｎは、直接差動増幅回路ＤＡに接続されている。一方、
第２アレイ領域Ｒ１中に配置された広域データ入出力線
ＧＩＯＴ及びＧＩＯＮは、プルアップトランジスタ領域
ＰＩＯを介して差動増幅回路ＤＡに接続されている。プ
ルアップトランジスタ領域ＰＩＯには、プルアップ信号
ＳＷＰＩＯによりオン／オフが切替えられるプルアップ
トランジスタＰＵＴ及びＰＵＮが設けられている。
【００３９】なお、第２アレイ領域Ｒ１は、第１アレイ
領域Ｒ０と同様の構成を有しているので、その詳細な説
明は省略する。
領域Ｒ０と同様の構成を有しているので、その詳細な説
明は省略する。
【００４０】次に、上述のように構成された第１の実施
例の半導体装置の動作について説明する。ここでは、便
宜上、初期状態で第２アレイ領域Ｒ１中のビット線ＢＬ
Ｔｍｎ１に接続されたメモリセルにハイ電位が蓄積され
ており、このデータを読み出す工程を説明するが、他の
ビット線に接続されているメモリセルにハイ又はロウ電
位が蓄積され、これを読み出す場合でも、動作に本質的
な相違はない。図３（ａ）乃至（ｃ）は本発明の第１の
実施例に係る半導体記憶装置の動作を示す動作波形図で
ある。
例の半導体装置の動作について説明する。ここでは、便
宜上、初期状態で第２アレイ領域Ｒ１中のビット線ＢＬ
Ｔｍｎ１に接続されたメモリセルにハイ電位が蓄積され
ており、このデータを読み出す工程を説明するが、他の
ビット線に接続されているメモリセルにハイ又はロウ電
位が蓄積され、これを読み出す場合でも、動作に本質的
な相違はない。図３（ａ）乃至（ｃ）は本発明の第１の
実施例に係る半導体記憶装置の動作を示す動作波形図で
ある。
【００４１】非活性状態においては、前述のように、相
補ビット線対及びセンスアンプの信号線は、全て電源電
位と接地電位との中間の同一電位に保持されている。
補ビット線対及びセンスアンプの信号線は、全て電源電
位と接地電位との中間の同一電位に保持されている。
【００４２】メモリセルに蓄積されたデータ（ハイ電
位）を読み出す際には、行選択回路ＸＤＥＣに外部から
入力された行アドレス信号によって選択された１個のサ
ブワード駆動回路に接続された１本のサブワード線が活
性化され、読み出し対象のメモリセルがビット線ＢＬＴ
ｍｎ１に接続される。この結果、メモリセルに蓄えられ
ていたハイ電荷がビット線ＢＬＴｍｎ１に分配され、ビ
ット線ＢＬＴｍｎ１の電位がビット線ＢＬＮｍｎ１の電
位よりわずかに高くなる。
位）を読み出す際には、行選択回路ＸＤＥＣに外部から
入力された行アドレス信号によって選択された１個のサ
ブワード駆動回路に接続された１本のサブワード線が活
性化され、読み出し対象のメモリセルがビット線ＢＬＴ
ｍｎ１に接続される。この結果、メモリセルに蓄えられ
ていたハイ電荷がビット線ＢＬＴｍｎ１に分配され、ビ
ット線ＢＬＴｍｎ１の電位がビット線ＢＬＮｍｎ１の電
位よりわずかに高くなる。
【００４３】その後、センスアンプＳＡｍｎ１の２本の
信号線が夫々電源電位、接地電位に駆動される。この結
果、ビット線ＢＬＮｍｎ１は接地電位に、ビット線ＢＬ
Ｔｍｎ１は電源電位に駆動される。
信号線が夫々電源電位、接地電位に駆動される。この結
果、ビット線ＢＬＮｍｎ１は接地電位に、ビット線ＢＬ
Ｔｍｎ１は電源電位に駆動される。
【００４４】次いで、列選択回路ＹＤＥＣに外部から入
力された列アドレス信号によって選択された列選択線Ｙ
ＳＷｍ１がハイレベルとなる。この結果、ビット線ＢＬ
Ｎｍｎ１及びＢＬＴｍｎ１は夫々局所データ入出力線Ｌ
ＩＯＮｎ１、ＬＩＯＴｎ１に接続される。これにより、
局所データ入出力線ＬＩＯＮｎ１は接地電位に、局所デ
ータ入出力線ＬＩＯＴｎ１は電源電位に駆動される。
力された列アドレス信号によって選択された列選択線Ｙ
ＳＷｍ１がハイレベルとなる。この結果、ビット線ＢＬ
Ｎｍｎ１及びＢＬＴｍｎ１は夫々局所データ入出力線Ｌ
ＩＯＮｎ１、ＬＩＯＴｎ１に接続される。これにより、
局所データ入出力線ＬＩＯＮｎ１は接地電位に、局所デ
ータ入出力線ＬＩＯＴｎ１は電源電位に駆動される。
【００４５】列選択線ＹＳＷｍ１がハイレベルとなるこ
とにより、列選択線ＹＳＷｍ１に接続されている他のセ
ンスアンプＳＡｍ０１乃至ＳＡｍ（ｎ−１）１も、夫々
局所データ入出力線ＬＩＯＮ０１乃至ＬＩＯＮ（ｎ−
１）１及びＬＩＯＴ０１乃至ＬＩＯＮ（ｎ−１）１に接
続されるが、これらの局所データ入出力線は、全て電源
電位と接地電位との中間の同一電位に保持されたままな
ので、動作には影響を与えない。
とにより、列選択線ＹＳＷｍ１に接続されている他のセ
ンスアンプＳＡｍ０１乃至ＳＡｍ（ｎ−１）１も、夫々
局所データ入出力線ＬＩＯＮ０１乃至ＬＩＯＮ（ｎ−
１）１及びＬＩＯＴ０１乃至ＬＩＯＮ（ｎ−１）１に接
続されるが、これらの局所データ入出力線は、全て電源
電位と接地電位との中間の同一電位に保持されたままな
ので、動作には影響を与えない。
【００４６】また、列選択線ＹＳＷｍ１がハイレベルと
なるのと実質的に同時に、ＩＯ線接続信号ＳＷＩＯｎ１
がハイレベルになり、局所データ入出力線ＬＩＯＮｎ１
及びＬＩＯＴｎ１が夫々広域データ入出力線ＧＩＯＮ、
ＧＩＯＴに接続される。この時、ＩＯ線接続信号ＳＷＩ
Ｏ０１乃至ＳＷＩＯ（ｎ−１）１はロウ電位のままであ
り、他の局所データ入出力線ＬＩＯＮ０１乃至ＬＩＯＮ
（ｎ−１）１及びＬＩＯＴ０１乃至ＬＩＯＮ（ｎ−１）
１は広域データ入出力線ＧＩＯＮ及びＧＩＯＴに接続さ
れていない状態のままである。更に、プルアップ信号Ｓ
ＷＰＩＯ１がオンし、広域データ入出力線ＧＩＯＮ及び
ＧＩＯＴの双方の電位が夫々プルアップトランジスタＰ
ＵＮ及びＰＵＴによってプルアップされる。
なるのと実質的に同時に、ＩＯ線接続信号ＳＷＩＯｎ１
がハイレベルになり、局所データ入出力線ＬＩＯＮｎ１
及びＬＩＯＴｎ１が夫々広域データ入出力線ＧＩＯＮ、
ＧＩＯＴに接続される。この時、ＩＯ線接続信号ＳＷＩ
Ｏ０１乃至ＳＷＩＯ（ｎ−１）１はロウ電位のままであ
り、他の局所データ入出力線ＬＩＯＮ０１乃至ＬＩＯＮ
（ｎ−１）１及びＬＩＯＴ０１乃至ＬＩＯＮ（ｎ−１）
１は広域データ入出力線ＧＩＯＮ及びＧＩＯＴに接続さ
れていない状態のままである。更に、プルアップ信号Ｓ
ＷＰＩＯ１がオンし、広域データ入出力線ＧＩＯＮ及び
ＧＩＯＴの双方の電位が夫々プルアップトランジスタＰ
ＵＮ及びＰＵＴによってプルアップされる。
【００４７】この結果、局所データ入出力線ＬＩＯＴｎ
１及び広域データ入出力線ＧＩＯＴは、センスアンプＳ
Ａｍｎ１及びプルアップトランジスタＰＵＴによってプ
ルアップされ、プルダウンする経路が存在しないことか
ら、これらの信号線には電源電位が保持される。一方、
局所データ入出力線ＬＩＯＮｎ１及び広域データ入出力
線ＧＩＯＮは、センスアンプＳＡｍｎ１によってプルダ
ウンされながら、プルアップトランジスタＰＵＮによっ
てプルアップされる。このため、局所データ入出力線Ｌ
ＩＯＮｎ１及び広域データ入出力線ＧＩＯＮは、電源電
位と接地電位との中間の電位を示す。
１及び広域データ入出力線ＧＩＯＴは、センスアンプＳ
Ａｍｎ１及びプルアップトランジスタＰＵＴによってプ
ルアップされ、プルダウンする経路が存在しないことか
ら、これらの信号線には電源電位が保持される。一方、
局所データ入出力線ＬＩＯＮｎ１及び広域データ入出力
線ＧＩＯＮは、センスアンプＳＡｍｎ１によってプルダ
ウンされながら、プルアップトランジスタＰＵＮによっ
てプルアップされる。このため、局所データ入出力線Ｌ
ＩＯＮｎ１及び広域データ入出力線ＧＩＯＮは、電源電
位と接地電位との中間の電位を示す。
【００４８】この時、広域データ入出力線ＧＩＯＮ又は
ＧＩＯＴに接続された局所データ入出力線ＬＩＯＴｎ１
又はＬＩＯＮｎ１がプルアップトランジスタＰＵＮ又は
ＰＵＴと差動増幅回路ＤＡとの間にはないので、差動増
幅回路ＤＡに入力される信号量は、センスアンプＳＡｍ
ｎ１のＮチャネルトランジスタからプルアップトランジ
スタＰＵＮ又はＰＵＴまでの信号経路の抵抗とプルアッ
プトランジスタＰＵＮ又はＰＵＴのオン抵抗との分圧比
によって定まる。
ＧＩＯＴに接続された局所データ入出力線ＬＩＯＴｎ１
又はＬＩＯＮｎ１がプルアップトランジスタＰＵＮ又は
ＰＵＴと差動増幅回路ＤＡとの間にはないので、差動増
幅回路ＤＡに入力される信号量は、センスアンプＳＡｍ
ｎ１のＮチャネルトランジスタからプルアップトランジ
スタＰＵＮ又はＰＵＴまでの信号経路の抵抗とプルアッ
プトランジスタＰＵＮ又はＰＵＴのオン抵抗との分圧比
によって定まる。
【００４９】従って、差動増幅回路ＤＡに入力される信
号量は、広域データ入出力線ＧＩＯＮ又はＧＩＯＴ全体
の配線抵抗にはほとんど依存しない。
号量は、広域データ入出力線ＧＩＯＮ又はＧＩＯＴ全体
の配線抵抗にはほとんど依存しない。
【００５０】なお、第２アレイ領域Ｒ１中に配置された
メモリセルからデータの読み出しを行う場合には、上述
の場合と同様に、広域データ入出力線ＧＩＯＮ又はＧＩ
ＯＴに接続される局所データ入出力線がプルアップトラ
ンジスタＰＵＮ又はＰＵＴと差動増幅回路ＤＡとの間に
はないので、差動増幅回路ＤＡに入力される信号量は、
広域データ入出力線ＧＩＯＮ又はＧＩＯＴ全体の配線抵
抗にはほとんど依存しない。
メモリセルからデータの読み出しを行う場合には、上述
の場合と同様に、広域データ入出力線ＧＩＯＮ又はＧＩ
ＯＴに接続される局所データ入出力線がプルアップトラ
ンジスタＰＵＮ又はＰＵＴと差動増幅回路ＤＡとの間に
はないので、差動増幅回路ＤＡに入力される信号量は、
広域データ入出力線ＧＩＯＮ又はＧＩＯＴ全体の配線抵
抗にはほとんど依存しない。
【００５１】一方、第１アレイ領域Ｒ０中に配置された
メモリセルからデータの読み出しを行う場合には、広域
データ入出力線ＧＩＯＮ又はＧＩＯＴに接続される局所
データ入出力線ＬＩＯＮ００乃至ＬＩＯＮｎ０のいずれ
か及び局所データ入出力線ＬＩＯＴ００乃至ＬＩＯＴｎ
０のいずれかがプルアップトランジスタＰＵＮ又はＰＵ
Ｔと差動増幅回路ＤＡとの間に存在することになる。こ
のため、差動増幅回路ＤＡに入力される信号量は、セン
スアンプのＮチャネルトランジスタから局所データ入出
力線及び広域データ入出力線間のトランジスタまでの信
号経路の抵抗とプルアップトランジスタＰＵＮ又はＰＵ
Ｔから局所データ入出力線及び広域データ入出力線間の
トランジスタまでの信号経路の抵抗との分圧比によって
定まる。なお、前者の信号経路の抵抗には、局所データ
入出力線及び広域データ入出力線間のトランジスタのオ
ン抵抗が含まれる。
メモリセルからデータの読み出しを行う場合には、広域
データ入出力線ＧＩＯＮ又はＧＩＯＴに接続される局所
データ入出力線ＬＩＯＮ００乃至ＬＩＯＮｎ０のいずれ
か及び局所データ入出力線ＬＩＯＴ００乃至ＬＩＯＴｎ
０のいずれかがプルアップトランジスタＰＵＮ又はＰＵ
Ｔと差動増幅回路ＤＡとの間に存在することになる。こ
のため、差動増幅回路ＤＡに入力される信号量は、セン
スアンプのＮチャネルトランジスタから局所データ入出
力線及び広域データ入出力線間のトランジスタまでの信
号経路の抵抗とプルアップトランジスタＰＵＮ又はＰＵ
Ｔから局所データ入出力線及び広域データ入出力線間の
トランジスタまでの信号経路の抵抗との分圧比によって
定まる。なお、前者の信号経路の抵抗には、局所データ
入出力線及び広域データ入出力線間のトランジスタのオ
ン抵抗が含まれる。
【００５２】従って、差動増幅回路ＤＡに入力される信
号量は、広域データ入出力線ＧＩＯＮ又はＧＩＯＴ全体
の配線抵抗にはほとんど依存しない。
号量は、広域データ入出力線ＧＩＯＮ又はＧＩＯＴ全体
の配線抵抗にはほとんど依存しない。
【００５３】このように、本実施例によれば、データの
読み出しが行われるメモリセルがどの領域に配置されて
いても、差動増幅回路ＤＡに入力される信号量は、広域
データ入出力線ＧＩＯＮ又はＧＩＯＴ全体の配線抵抗に
はほとんど依存しない。従って、メモリセルアレイの規
模を大きくしても、差動増幅回路ＤＡに十分な信号量が
入力される。なお、差動増幅回路ＤＡに入力される信号
量が最も小さくなる場合は、従来のものと同様に、ビッ
ト線ＢＬＴｍｎ１に接続されたメモリセルのデータを読
み出す場合であるが、この場合でも、差動増幅回路ＤＡ
への信号量に関係するのは、広域データ入出力線の配線
抵抗の半分のみである。
読み出しが行われるメモリセルがどの領域に配置されて
いても、差動増幅回路ＤＡに入力される信号量は、広域
データ入出力線ＧＩＯＮ又はＧＩＯＴ全体の配線抵抗に
はほとんど依存しない。従って、メモリセルアレイの規
模を大きくしても、差動増幅回路ＤＡに十分な信号量が
入力される。なお、差動増幅回路ＤＡに入力される信号
量が最も小さくなる場合は、従来のものと同様に、ビッ
ト線ＢＬＴｍｎ１に接続されたメモリセルのデータを読
み出す場合であるが、この場合でも、差動増幅回路ＤＡ
への信号量に関係するのは、広域データ入出力線の配線
抵抗の半分のみである。
【００５４】なお、第１の実施例では、２つのアレイ領
域Ｒ０及びＲ１を相互に対称に配置し、アレイ領域間に
双方のアレイ領域用に列デコーダ列を配置しているが、
アレイ領域を相互に並進配置にしたり、３個以上のアレ
イ領域を配置し、同一の広域データ入出力線によりこれ
らを接続しても、本発明の効果を得ることが可能であ
る。
域Ｒ０及びＲ１を相互に対称に配置し、アレイ領域間に
双方のアレイ領域用に列デコーダ列を配置しているが、
アレイ領域を相互に並進配置にしたり、３個以上のアレ
イ領域を配置し、同一の広域データ入出力線によりこれ
らを接続しても、本発明の効果を得ることが可能であ
る。
【００５５】次に、本発明の第２の実施例について説明
する。第２の実施例においては、プルアップトランジス
タが各局所データ入出力線と広域データ入出力線との間
に接続されている。図４は本発明の第２の実施例に係る
半導体記憶装置の構成を示す回路図である。
する。第２の実施例においては、プルアップトランジス
タが各局所データ入出力線と広域データ入出力線との間
に接続されている。図４は本発明の第２の実施例に係る
半導体記憶装置の構成を示す回路図である。
【００５６】第２の実施例に係る半導体記憶装置には、
センスアンプ領域及び駆動回路領域が格子状に配列して
設けられている。また、センスアンプ領域の１列毎に列
選択回路及び差動増幅回路ＤＡが設けられている。更
に、駆動回路領域の１行毎に行選択回路が設けられてい
る。
センスアンプ領域及び駆動回路領域が格子状に配列して
設けられている。また、センスアンプ領域の１列毎に列
選択回路及び差動増幅回路ＤＡが設けられている。更
に、駆動回路領域の１行毎に行選択回路が設けられてい
る。
【００５７】図４に示すように、第（ｎ＋１）行目のセ
ンスアンプ領域には、（ｍ＋１）個のセンスアンプＳＡ
０ｎ乃至ＳＡｍｎが設けられている。なお、図４では、
サブワード駆動回路、これに接続されたサブワード線及
びメモリセルは省略している。各センスアンプには、相
補ビット線対が接続されている。例えばセンスアンプＳ
Ａｍｎには、相補ビット線対ＢＬＴｍｎ及びＢＬＮｍｎ
が接続されている。また、各駆動回路領域（図示せず）
には、（ｉ＋１）個のサブワード駆動回路が設けられて
いる。各サブワード駆動回路には、夫々１本のサブワー
ド線が接続されている。そして、１組のセンスアンプ領
域及び駆動回路領域において、各相補ビット線対と各サ
ブワード線との交点にメモリセルが配置されている。
ンスアンプ領域には、（ｍ＋１）個のセンスアンプＳＡ
０ｎ乃至ＳＡｍｎが設けられている。なお、図４では、
サブワード駆動回路、これに接続されたサブワード線及
びメモリセルは省略している。各センスアンプには、相
補ビット線対が接続されている。例えばセンスアンプＳ
Ａｍｎには、相補ビット線対ＢＬＴｍｎ及びＢＬＮｍｎ
が接続されている。また、各駆動回路領域（図示せず）
には、（ｉ＋１）個のサブワード駆動回路が設けられて
いる。各サブワード駆動回路には、夫々１本のサブワー
ド線が接続されている。そして、１組のセンスアンプ領
域及び駆動回路領域において、各相補ビット線対と各サ
ブワード線との交点にメモリセルが配置されている。
【００５８】各センスアンプは、図８に示す従来のもの
と同様に、４個のＭＯＳトランジスタを有するＣＭＯＳ
のフリップフロップ回路によって構成されている。非活
性状態においては、相補ビット線対及びセンスアンプに
設けられた２本の信号線は、全て電源電位と接地電位と
の中間の同一電位に保持される。
と同様に、４個のＭＯＳトランジスタを有するＣＭＯＳ
のフリップフロップ回路によって構成されている。非活
性状態においては、相補ビット線対及びセンスアンプに
設けられた２本の信号線は、全て電源電位と接地電位と
の中間の同一電位に保持される。
【００５９】また、第（ｎ＋１）行目のセンスアンプＳ
Ａ０ｎ乃至ＳＡｍｎに接続されたビット線ＢＬＴ０ｎ乃
至ＢＬＴｍｎには、電界効果トランジスタからなるスイ
ッチを介して局所データ入出力線ＬＩＯＴｎが接続さ
れ、ビット線ＢＬＮ０ｎ乃至ＢＬＮｍｎには、電界効果
トランジスタからなるスイッチを介して局所データ入出
力線ＬＩＯＮｎが接続されている。列選択回路には、
（ｍ＋１）個のＹデコーダＹＤＥＣ０乃至ＹＤＥＣｍが
設けられており、各Ｙデコーダに夫々列選択線ＹＳＷ０
乃至ＹＳＷｍが接続されている。各列選択線ＹＳＷ０乃
至ＹＳＷｍは各列を構成する（ｎ＋１）個のセンスアン
プにおける前記電界効果トランジスタのゲートに接続さ
れており、ＹデコーダＹＤＥＣ０乃至ＹＤＥＣｍによ
り、スイッチのオン／オフが切替えられる。
Ａ０ｎ乃至ＳＡｍｎに接続されたビット線ＢＬＴ０ｎ乃
至ＢＬＴｍｎには、電界効果トランジスタからなるスイ
ッチを介して局所データ入出力線ＬＩＯＴｎが接続さ
れ、ビット線ＢＬＮ０ｎ乃至ＢＬＮｍｎには、電界効果
トランジスタからなるスイッチを介して局所データ入出
力線ＬＩＯＮｎが接続されている。列選択回路には、
（ｍ＋１）個のＹデコーダＹＤＥＣ０乃至ＹＤＥＣｍが
設けられており、各Ｙデコーダに夫々列選択線ＹＳＷ０
乃至ＹＳＷｍが接続されている。各列選択線ＹＳＷ０乃
至ＹＳＷｍは各列を構成する（ｎ＋１）個のセンスアン
プにおける前記電界効果トランジスタのゲートに接続さ
れており、ＹデコーダＹＤＥＣ０乃至ＹＤＥＣｍによ
り、スイッチのオン／オフが切替えられる。
【００６０】第（ｎ＋１）行目の局所データ入出力線Ｌ
ＩＯＴｎには、プルアップトランジスタＰＵＴｎが接続
され、局所データ入出力線ＬＩＯＮｎには、プルアップ
トランジスタＰＵＮｎが接続されている。プルアップト
ランジスタＰＵＴｎ及びＰＵＮｎのオン／オフは、プル
アップ信号ＳＷＰＩＯｎにより切替えられる。更に、局
所データ入出力線ＬＩＯＴｎ及びＬＩＯＮｎには、ＩＯ
接続信号ＳＷＩＯｎによりオン／オフが切替えられる電
界効果トランジスタからなるスイッチが接続されてい
る。そして、このスイッチを介して各局所データ入出力
線ＬＩＯＴ０乃至ＬＩＯＴｎ及びＬＩＯＮ０乃至ＬＩＯ
Ｎｎに夫々広域データ入出力線ＧＩＯＴ及びＧＩＯＮが
接続されている。広域データ入出力線ＧＩＯＴ及びＧＩ
ＯＮは、差動増幅回路ＤＡに接続されている。
ＩＯＴｎには、プルアップトランジスタＰＵＴｎが接続
され、局所データ入出力線ＬＩＯＮｎには、プルアップ
トランジスタＰＵＮｎが接続されている。プルアップト
ランジスタＰＵＴｎ及びＰＵＮｎのオン／オフは、プル
アップ信号ＳＷＰＩＯｎにより切替えられる。更に、局
所データ入出力線ＬＩＯＴｎ及びＬＩＯＮｎには、ＩＯ
接続信号ＳＷＩＯｎによりオン／オフが切替えられる電
界効果トランジスタからなるスイッチが接続されてい
る。そして、このスイッチを介して各局所データ入出力
線ＬＩＯＴ０乃至ＬＩＯＴｎ及びＬＩＯＮ０乃至ＬＩＯ
Ｎｎに夫々広域データ入出力線ＧＩＯＴ及びＧＩＯＮが
接続されている。広域データ入出力線ＧＩＯＴ及びＧＩ
ＯＮは、差動増幅回路ＤＡに接続されている。
【００６１】次に、上述のように構成された第２の実施
例の半導体装置の動作について説明する。ここでは、便
宜上、初期状態でビット線ＢＬＴｍｎに接続されたメモ
リセルにハイ電位が蓄積されており、このデータを読み
出す工程を説明するが、他のビット線に接続されている
メモリセルにハイ又はロウ電位が蓄積され、これを読み
出す場合でも、動作に本質的な相違はない。図５（ａ）
乃至（ｃ）は本発明の第２の実施例に係る半導体記憶装
置の動作を示す動作波形図である。
例の半導体装置の動作について説明する。ここでは、便
宜上、初期状態でビット線ＢＬＴｍｎに接続されたメモ
リセルにハイ電位が蓄積されており、このデータを読み
出す工程を説明するが、他のビット線に接続されている
メモリセルにハイ又はロウ電位が蓄積され、これを読み
出す場合でも、動作に本質的な相違はない。図５（ａ）
乃至（ｃ）は本発明の第２の実施例に係る半導体記憶装
置の動作を示す動作波形図である。
【００６２】非活性状態においては、前述のように、相
補ビット線対及びセンスアンプの信号線は、全て電源電
位と接地電位との中間の同一電位に保持されている。
補ビット線対及びセンスアンプの信号線は、全て電源電
位と接地電位との中間の同一電位に保持されている。
【００６３】メモリセルに蓄積されたデータ（ハイ電
位）を読み出す際には、行選択回路に外部から入力され
た行アドレス信号によって選択された１個のサブワード
駆動回路に接続された１本のサブワード線が活性化さ
れ、読み出し対象のメモリセルがビット線ＢＬＴｍｎに
接続される。この結果、メモリセルに蓄えられていたハ
イ電荷がビット線ＢＬＴｍｎに分配され、ビット線ＢＬ
Ｔｍｎの電位がビット線ＢＬＮｍｎの電位よりわずかに
高くなる。
位）を読み出す際には、行選択回路に外部から入力され
た行アドレス信号によって選択された１個のサブワード
駆動回路に接続された１本のサブワード線が活性化さ
れ、読み出し対象のメモリセルがビット線ＢＬＴｍｎに
接続される。この結果、メモリセルに蓄えられていたハ
イ電荷がビット線ＢＬＴｍｎに分配され、ビット線ＢＬ
Ｔｍｎの電位がビット線ＢＬＮｍｎの電位よりわずかに
高くなる。
【００６４】その後、センスアンプＳＡｍｎの２本の信
号線が夫々電源電位、接地電位に駆動される。この結
果、ビット線ＢＬＮｍｎは接地電位に、ビット線ＢＬＴ
ｍｎは電源電位に駆動される。
号線が夫々電源電位、接地電位に駆動される。この結
果、ビット線ＢＬＮｍｎは接地電位に、ビット線ＢＬＴ
ｍｎは電源電位に駆動される。
【００６５】次いで、列選択回路に外部から入力された
列アドレス信号によって選択された列選択線ＹＳＷｍが
ハイレベルとなる。この結果、ビット線ＢＬＮｍｎ及び
ＢＬＴｍｎは夫々局所データ入出力線ＬＩＯＮｎ、ＬＩ
ＯＴｎに接続される。これにより、局所データ入出力線
ＬＩＯＮｎは接地電位に、局所データ入出力線ＬＩＯＴ
ｎは電源電位に駆動される。
列アドレス信号によって選択された列選択線ＹＳＷｍが
ハイレベルとなる。この結果、ビット線ＢＬＮｍｎ及び
ＢＬＴｍｎは夫々局所データ入出力線ＬＩＯＮｎ、ＬＩ
ＯＴｎに接続される。これにより、局所データ入出力線
ＬＩＯＮｎは接地電位に、局所データ入出力線ＬＩＯＴ
ｎは電源電位に駆動される。
【００６６】また、列選択線ＹＳＷｍがハイレベルとな
るのと実質的に同時に、ＩＯ線接続信号ＳＷＩＯｎがハ
イレベルになり、更にこれに連動してプルアップ信号Ｓ
ＷＰＩＯｎがハイレベルとなる。この結果、局所データ
入出力線ＬＩＯＮｎ及びＬＩＯＴｎが夫々広域データ入
出力線ＧＩＯＮ、ＧＩＯＴに接続されると共に、局所デ
ータ入出力線ＬＩＯＮｎ及びＬＩＯＴｎがプルアップト
ランジスタＰＵＮｎ又はＰＵＴｎによりプルアップされ
る。
るのと実質的に同時に、ＩＯ線接続信号ＳＷＩＯｎがハ
イレベルになり、更にこれに連動してプルアップ信号Ｓ
ＷＰＩＯｎがハイレベルとなる。この結果、局所データ
入出力線ＬＩＯＮｎ及びＬＩＯＴｎが夫々広域データ入
出力線ＧＩＯＮ、ＧＩＯＴに接続されると共に、局所デ
ータ入出力線ＬＩＯＮｎ及びＬＩＯＴｎがプルアップト
ランジスタＰＵＮｎ又はＰＵＴｎによりプルアップされ
る。
【００６７】列選択線ＹＳＷｍがハイレベルとなること
により、列選択線ＹＳＷｍに接続されている他のセンス
アンプＳＡｍ０乃至ＳＡｍ（ｎ−１）も、夫々局所デー
タ入出力線ＬＩＯＮ０乃至ＬＩＯＮ（ｎ−１）及びＬＩ
ＯＴ０乃至ＬＩＯＮ（ｎ−１）に接続されるが、これら
の局所データ入出力線は、全て電源電位と接地電位との
中間の同一電位に保持されたままであり、プルアップト
ランジスタＰＵＮ０乃至ＰＵＮ（ｎ−１）及びＰＵＴ０
乃至ＰＵＴ（ｎ−１）はオフのままであるので、動作に
は影響を与えない。
により、列選択線ＹＳＷｍに接続されている他のセンス
アンプＳＡｍ０乃至ＳＡｍ（ｎ−１）も、夫々局所デー
タ入出力線ＬＩＯＮ０乃至ＬＩＯＮ（ｎ−１）及びＬＩ
ＯＴ０乃至ＬＩＯＮ（ｎ−１）に接続されるが、これら
の局所データ入出力線は、全て電源電位と接地電位との
中間の同一電位に保持されたままであり、プルアップト
ランジスタＰＵＮ０乃至ＰＵＮ（ｎ−１）及びＰＵＴ０
乃至ＰＵＴ（ｎ−１）はオフのままであるので、動作に
は影響を与えない。
【００６８】また、ＩＯ線接続信号ＳＷＩＯ０乃至ＳＷ
ＩＯ（ｎ−１）はロウ電位のままであり、他の局所デー
タ入出力線ＬＩＯＮ０乃至ＬＩＯＮ（ｎ−１）及びＬＩ
ＯＴ０乃至ＬＩＯＮ（ｎ−１）は広域データ入出力線Ｇ
ＩＯＮ及びＧＩＯＴに接続されていない状態のままであ
る。
ＩＯ（ｎ−１）はロウ電位のままであり、他の局所デー
タ入出力線ＬＩＯＮ０乃至ＬＩＯＮ（ｎ−１）及びＬＩ
ＯＴ０乃至ＬＩＯＮ（ｎ−１）は広域データ入出力線Ｇ
ＩＯＮ及びＧＩＯＴに接続されていない状態のままであ
る。
【００６９】この結果、局所データ入出力線ＬＩＯＴｎ
及び広域データ入出力線ＧＩＯＴは、センスアンプＳＡ
ｍｎ及びプルアップトランジスタＰＵＴｎによってプル
アップされ、プルダウンする経路が存在しないことか
ら、これらの信号線には電源電位が保持される。一方、
局所データ入出力線ＬＩＯＮｎ及び広域データ入出力線
ＧＩＯＮは、センスアンプＳＡｍｎによってプルダウン
されながら、プルアップトランジスタＰＵＮｎによって
プルアップされる。このため、局所データ入出力線ＬＩ
ＯＮｎ及び広域データ入出力線ＧＩＯＮは、電源電位と
接地電位との中間の電位を示す。
及び広域データ入出力線ＧＩＯＴは、センスアンプＳＡ
ｍｎ及びプルアップトランジスタＰＵＴｎによってプル
アップされ、プルダウンする経路が存在しないことか
ら、これらの信号線には電源電位が保持される。一方、
局所データ入出力線ＬＩＯＮｎ及び広域データ入出力線
ＧＩＯＮは、センスアンプＳＡｍｎによってプルダウン
されながら、プルアップトランジスタＰＵＮｎによって
プルアップされる。このため、局所データ入出力線ＬＩ
ＯＮｎ及び広域データ入出力線ＧＩＯＮは、電源電位と
接地電位との中間の電位を示す。
【００７０】このときの差動増幅回路ＤＡに入力される
信号量は、センスアンプＳＡｍｎのＮチャネルトランジ
スタからプルアップトランジスタＰＵＮｎ又はＰＵＴｎ
までの信号経路の抵抗とプルアップトランジスタＰＵＮ
ｎ又はＰＵＴｎのオン抵抗との比によって定まる。前者
は、センスアンプＳＡｍｎのＮチャネルトランジスタの
オン抵抗、列選択線ＹＳＷｍを伝達する信号がゲートに
入力されるトランジスタのオン抵抗、局所データ入出力
線ＬＩＯＮ又はＬＩＯＴの配線抵抗を足し合わせたもの
である。従って、差動増幅回路ＤＡに入力される信号量
は、広域データ入出力線ＧＩＯＮ又はＧＩＯＴの配線抵
抗には関係しない。即ち、差動増幅回路ＤＡに入力され
る信号量は、広域データ入出力線ＧＩＯＮ又はＧＩＯＴ
には依存しない。このため、メモリセルアレイが大規模
化した場合であっても、差動増幅回路ＤＡに入力される
信号量を減少させずに、十分な信号量を確保することが
可能である。
信号量は、センスアンプＳＡｍｎのＮチャネルトランジ
スタからプルアップトランジスタＰＵＮｎ又はＰＵＴｎ
までの信号経路の抵抗とプルアップトランジスタＰＵＮ
ｎ又はＰＵＴｎのオン抵抗との比によって定まる。前者
は、センスアンプＳＡｍｎのＮチャネルトランジスタの
オン抵抗、列選択線ＹＳＷｍを伝達する信号がゲートに
入力されるトランジスタのオン抵抗、局所データ入出力
線ＬＩＯＮ又はＬＩＯＴの配線抵抗を足し合わせたもの
である。従って、差動増幅回路ＤＡに入力される信号量
は、広域データ入出力線ＧＩＯＮ又はＧＩＯＴの配線抵
抗には関係しない。即ち、差動増幅回路ＤＡに入力され
る信号量は、広域データ入出力線ＧＩＯＮ又はＧＩＯＴ
には依存しない。このため、メモリセルアレイが大規模
化した場合であっても、差動増幅回路ＤＡに入力される
信号量を減少させずに、十分な信号量を確保することが
可能である。
【００７１】なお、第２の実施例においては、メモリセ
ルアレイを１個のみ配置しているが、本発明はこれに限
定されるものではなく、第１の実施例と同様に、複数個
のメモリセルアレイを配置し、同一の広域データ入出力
線によりこれらを接続しても、本発明の効果を得ること
が可能である。
ルアレイを１個のみ配置しているが、本発明はこれに限
定されるものではなく、第１の実施例と同様に、複数個
のメモリセルアレイを配置し、同一の広域データ入出力
線によりこれらを接続しても、本発明の効果を得ること
が可能である。
【００７２】
【発明の効果】以上詳述したように、本発明によれば、
プルアップ手段と増幅回路との間に少なくとも１個のス
イッチ素子との接続点を設け、プルアップ手段を従来の
ものよりも増幅回路から離しているので、増幅回路に入
力される信号量に与える第２のデータ入出力線の長さに
よる影響を低減することができる。この結果、センスア
ンプに接続されたメモリセルからのデータ読み出し速度
を向上させることができる。
プルアップ手段と増幅回路との間に少なくとも１個のス
イッチ素子との接続点を設け、プルアップ手段を従来の
ものよりも増幅回路から離しているので、増幅回路に入
力される信号量に与える第２のデータ入出力線の長さに
よる影響を低減することができる。この結果、センスア
ンプに接続されたメモリセルからのデータ読み出し速度
を向上させることができる。
【図１】本発明の第１の実施例に係る半導体記憶装置の
構成を示す回路配置図である。
構成を示す回路配置図である。
【図２】図１中の領域Ａの構成を示す回路図である。
【図３】（ａ）乃至（ｃ）は本発明の第１の実施例に係
る半導体記憶装置の動作を示す動作波形図である。
る半導体記憶装置の動作を示す動作波形図である。
【図４】本発明の第２の実施例に係る半導体記憶装置の
構成を示す回路図である。
構成を示す回路図である。
【図５】（ａ）乃至（ｃ）は本発明の第２の実施例に係
る半導体記憶装置の動作を示す動作波形図である。
る半導体記憶装置の動作を示す動作波形図である。
【図６】従来の半導体記憶装置の構成を示す回路配置図
である。
である。
【図７】図６中の領域Ｂの構成を示す回路図である。
【図８】従来のセンスアンプを示す回路図である。
【図９】（ａ）乃至（ｃ）は従来の半導体記憶装置の動
作を示す動作波形図である。
作を示す動作波形図である。
ＳＡ；センスアンプ領域
ＳＷＤ；駆動回路領域
ＹＤＥＣ；列選択回路
ＸＤＥＣ；行選択回路
ＤＡ；差動増幅回路
ＰＩＯ；プルアップトランジスタ領域
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G11C 11/401 - 11/419
G11C 16/00 - 16/34
Claims (6)
- 【請求項１】 格子状に配置された複数個のセンスアン
プと、行を構成する複数個の前記センスアンプに接続さ
れた複数組の第１のデータ入出力線対と、前記各第１の
データ入出力線対に接続された複数個のスイッチ素子
と、外部から入力された列選択信号に関連づけて複数個
の前記スイッチ素子のうちから１個をオン状態とする選
択手段と、前記各スイッチ素子に接続された第２のデー
タ入出力線対と、この第２のデータ入出力線対を伝達す
る信号を増幅する増幅回路と、前記複数個のセンスアン
プのうち１個が前記第１のデータ入出力線対及び前記第
２のデータ入出力線対を介して前記増幅回路に電気的に
接続されている期間中に前記第２のデータ入出力線対の
電位をプルアップするプルアップ手段と、を有し、前記
第２のデータ入出力線対の前記増幅回路と前記プルアッ
プ手段との間には、少なくとも１個の前記スイッチ素子
との接続点が設けられていることを特徴とする半導体記
憶装置。 - 【請求項２】 複数個の前記センスアンプは、少なくと
も２個の相互に独立して活性化され前記第２のデータ入
出力線対を共有する群に分配され、前記プルアップ手段
は、２個の前記群間の境界に配置されていることを特徴
とする請求項１に記載の半導体記憶装置。 - 【請求項３】 前記プルアップ手段は、前記第２のデー
タ入出力線対と電源電位との間に接続された２個の電界
効果トランジスタを有することを特徴とする請求項１又
は２に記載の半導体記憶装置。 - 【請求項４】 格子状に配置された複数個のセンスアン
プと、行を構成する複数個の前記センスアンプに接続さ
れた複数組の第１のデータ入出力線対と、前記各第１の
データ入出力線対に接続された複数個のスイッチ素子
と、外部から入力された列選択信号に関連づけて複数個
の前記スイッチ素子のうちから１個をオン状態とする選
択手段と、前記各スイッチ素子に接続された第２のデー
タ入出力線対と、この第２のデータ入出力線を伝達する
信号を増幅する増幅回路と、前記複数個のセンスアンプ
のうち１個が前記第１のデータ入出力線対及び前記第２
のデータ入出力線対を介して前記増幅回路に電気的に接
続されている期間中に前記各第１のデータ入出力線対の
電位をプルアップする複数個のプルアップ手段と、を有
することを特徴とする半導体記憶装置。 - 【請求項５】 前記各プルアップ手段は、夫々前記第１
のデータ入出力線に接続された２個の電界効果トランジ
スタを有することを特徴とする請求項４に記載の半導体
記憶装置。 - 【請求項６】 前記増幅回路は、差動増幅回路であるこ
とを特徴とする請求項１乃至５のいずれか１項に記載の
半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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