DE69127918T2

DE69127918T2 - Signalverstärkerschaltung und Halbleiterspeicher diese verwendend

Info

Publication number: DE69127918T2
Application number: DE69127918T
Authority: DE
Inventors: Masao Taguchi
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1990-03-30
Filing date: 1991-03-28
Publication date: 1998-04-02
Anticipated expiration: 2011-03-29
Also published as: DE69127918D1; EP0449311B1; US5321659A; KR950008445B1; EP0449311A2; EP0449311A3

Description

Die vorliegende Erfindung betrifft im allgemeinen Halbleiterspeicheranordnungen, wie z.B. dynamische RAMs (Random Eccess Memory) und statische RAMs. Insbesondere betrifft die vorliegende Erfmdung eine Stromverstärkerschaltung, die ein Signal einer Datenbusleitung verstärkt, oder ein durch einen Feldeffekttransistor des MIS-Typs (Metal Insulator Semiconductor) gebildetes äquivalentes Bauteil, wie z.B. einen MOS- Feldeffekttransistor (Metal Oxide Simiconductor).
Fig. 1 zeigt ein Schaltbild einer bekannten Datenbussignal-Verstärkerschaltung. Wie in Fig. 1 gezeigt ist, besitzt die bekannte Datenbussignal-Verstärkerschaltung einen Datenbuslastkreis 1 und einen Datenbusverstärker 2. Der Datenbuslastkreis 1 besteht aus (nachfolgend vereinfacht als NMOS-Transistoren bezeichnete) n-Kanal MOS-Transistoren Q1 und Q2.
Die NMOS-Transistoren Q1 und Q2 dienen als Lastelemente von Datenbussen DB und /DB und sind über eine Diodenverbindung verschaltet. Die NMOS-Transistoren Q1 und Q2 ziehen die Datenbusse DB und /DB auf ein Potential, welches nahezu einer Hochpotential-Versorgungsspannung Vcc entspricht. Während eines Datenauslesevorganges sorgt ein mit Bitleitungen BL und /BL verbundener Leseverstärker SA dafür, daß das Potential einer der Bitleitungen BL und /BL auf ein Massepotential abgesenkt wird. Ein entsprechender Transistor der NMOS-Transistoren Q1 und Q2 dient hingegen dazu, die zuvor beschriebene eine Bitleitung der Bitleitungen BL und /BL auf das Versorgungsspannungspotential Vcc zu ziehen. Eine zwischen den Datenbussen DB und /DB auftretende Auslesedatenspannung wird durch das Gleichgewicht zwischen der Treiberf ahigkeit des Leseverstärkes SA und der Stromversorgungsfähigkeit der NMOS- Transistoren Q1 und Q2 bestimmt. Normalerweise beträgt die Auslesedatenspannung näherungsweise 500 mV. Die Auslesedatenspannung ist auf eine derartige kleine Spannung begrenzt, da für den Fall, daß die durch die nächste Adresse festgelegten Daten einen entgegengesetzten Wert zu den durch die geltende Adresse festgelegten Daten aufweisen, die für das Umkehren der Datenbusspannung erforderliche Zeit bei einer geringeren Auslesedatenspannung kürzer wird.
Da die zwischen den Datenbussen DB und /DB auftretende Auslesedatenspannung gering ist, ist zur Verstärkung der Ausledatenspannung ein Verstärker mit einem großen Spannungsverstärkungswert (Transkonduktanz) erforderlich. Bekannterweise weist ein MOS-Transistor eine geringere Gegenkonduktanz als ein Bipolartransistor auf und besitzt keine große Verstärkung. Mit einer MOS-Differentialschaltung, welche eine als Last wirkende Stromspiegelschaltung aufweist, kann jedoch ein relativ hoher Verstärkungsgrad erzielt werden.
Der Datenbusverstärker 2 besteht aus (nachfolgend vereinfacht als PMOS-Transistor bezeichneten) p-Kanal MOS-Transistoren Q7, Q8, Q9 und Q10 sowie NMOS-Transistoren Q3, Q4, Q5, Q6 und Q11. Die PMOS-Transistoren Q7 und Q8 bilden eine Stromspiegelschaltung, und die PMOS-Transistoren Q9 und Q10 bilden ebenfalls eine Stromspiegelschaltung. Die NMOS-Transistoren Q3 und Q4, die Spannungsverstärkung- Treibertransistoren darstellen, bilden eine Differenzverstärkerschaltung, an die eine aus den Stromspiegel-PMOS-Transistoren Q7 und Q8 bestehende Last angeschlossen ist. Auf ähnliche Weise bilden die NMOS-Transistoren Q5 und Q6, die ebenso Spannungsverstärker-Treibertransistoren darstellen, eine Differenzverstärkerschaltung, an die eine aus den Stromspiegel-PMOS-Transistoren Q9 und Q10 bestehende Last angeschlossen ist. Die beiden parallel verschalteten Differenzverstärkerschaltungen sind vorgesehen, um an den Drainanschlüssen der NMOS-Transistoren Q4 und Q5 Differenzausgangssignale OUT1 bzw. OUT2 zu erhalten. Da die beiden Transistoren Q3 und Q4 sowie die beiden Transistoren Q5 und Q6 jeweils eine Differenzverstärkerschaltung bilden, können komplementäre Ausgangssignale mit Hilfe einer einzigen Differenzverstärkerschaltung erhalten werden. Diese komplementären Ausgangssignale weisen jedoch keine gute Symmetrie auf, da die NMOS-Transistoren Q3 und Q6, die jeweils die Gatespannungen der Stromspiegelschaltungen bereitstellen, im Vergleich zu den NMOS-Transistoren Q4 und Q5 kleine Amplituden bereitstellen und verschlechterte Ausgangssignale erzeugen. Die Ausgangssignale OUT1 und OUT2 werden an gegenüberliegenden Seiten der beiden Differenzverstärkerschaltungen entnommen. Der NMOS-Transistor Q11 ist vorgesehen, um einen Stromfluß durch den Datenbusverstärker 2 während eines Zeitintervalls zu vermeiden, in dem der Datenbusverstärker 2 nicht die Ausgangssignale OUT1 und OUT2 erzeugt. Der NMOS-Transistor Q11 erlaubt einen Betrieb der NMOS-Transistoren Q3 - Q6, wenn ein Taktsignal ∅EN mit einem hohen Pegel anliegt. Liegt hingegen ein Taktsignal ∅EN mit einem niedrigen Pegel an, sind die NMOS-Transistoren Q3 - Q6 von dem Masseanschluß getrennt, der als Niederpotential Versorgungsspannungsquelle dient.
Es ist zu beachten, daß C1 und C2 mit der Ausgangsseite der Verstärkerschaltung gekoppelte parasitäre Kapazitäten bezeichnen, während Qa und Qb NMOS-Transistoren zur Spaltenauswahl darstellen. Ein Spaltenauswahlsignal Y wird an die Gateanschlüsse der NMOS-Transistoren Qa und Qb angelegt. Eine Speicherzelle MC, die einen Transistor und emen Kondensator aufweist, ist an eine der Bitleitungen (in Fig. 1 an die Bitleitung BL) angeschlossen und wird über eine Wortleitung WL ausgewahlt.
Wie bereits zuvor beschrieben worden ist, weist der in Fig. 1 dargestellte bekannte Stromspiegellastverstärker eine begrenzte Auslesedatenspannung von 500 mV auf, so daß relativ große Stromstärken (von bis zu 100 µA - 200 µA) über die NMOS-Transistoren Q3 - Q6 fließen können, so daß diese Transistoren in einem Zustand betrieben werden, in dem erhöhte Gegenkonduktanzen gm auftreten. Der bekannte Verstärker besitzt somit einen hohen Stromverbrauch. Wird zudem eine große Anzahl von Verstärkern gleichzeitig parallel betrieben, tritt an der Vcc-Versorgungsleitung und der Masseleitung ein hoher IR- Spannungsabfall auf.
Die PMOS-Transistoren Q1 und Q2 begrenzen die Auslesedatenspannung und vergeuden somit über diese PMOS-Transistoren Q1 und Q2 fließende Ströme. Die NMOS- Transistoren Q3 - Q6 fungieren als Spannungsverstärker (mit Spannungseingängen und Spannungsausgängen), welche die begrenzte Auslesedatenspannung verstärken, so daß diese Transistoren hohe Gegenkonduktanzen gm benötigen. MOS-Transistoren sind jedoch nicht unbedingt die zur Erfüllung der oben beschriebenen Bedingung bestgeeigneten Bauelemente.
Aus der US-A-4,649,301 ist eine Speicheranordnung bekannt, die eine Speicherzellenanordnung, ein zur Datenübertragung bezüglich der Speicherzellenanordnung vorgesehenes Paar von Signalleitungen sowie eine Signalverstärkerschaltung nach dem Oberbegriff des Anspruches 1 umfaßt.
Die EP-A-0224 125 beschreibt eine EPROM-Anordnung mit einem aus drei Stromspiegelschaltungen bestehenden Leseverstärker sowie zudem einem Steuermittel zur Deaktivierung des Leseverstärkers, wenn dieser nicht benützt wird. Der lesseverstärker wird deaktiviert, indem die über einen der Zweige der ersten und zweiten Stromspiegelschaltungen fließenden Spiegelströme blockiert werden.
Der vorliegenden Erfindung liegt allgemein die Aufgabe zugrunde, eine neue und nützliche Signalverstärkerschaltung für ein Paar komplementärer Signalleitungen, wie z.B. Datenbusse, bereitzustellen, wobei die zuvor beschriebenen Nachteile beseitigt sind.
Insbesondere liegt der vorliegenden Erfindung die Aufgabe zugrunde, eine Signalverstärkerschaltung mit einem hohen Gewinn und einem niedrigen Stromverbrauch zu schaffen.
Diese Aufgaben werden erfindungsgemäß durch eine Signalverstärkerschaltung gemäß Anspruch 1 gelöst.
Gemäß der vorliegenden Erfindung wird auch eine Halbleiterspeicheranordnung vorgeschlagen, die die zuvor beschriebene Signalverstärkerschaltung aufweist.
Weitere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung werden aus der nachfolgenden detaillierten Beschreibung unter Bezugnahme auf die beigefügte Zeichnung ersichtlich. Dabei zeigt:
Fig. 1 ein Schaltbild einer bekannten Datenbussignal-Verstärkerschaltung,
Fig. 2A ein Schaltbild einer Datenbussignal-Verstärkerschaltung gemäß einem ersten bevorzugten Ausführungsbeispiel der vorliegenden Erfindung,
Fig. 2B ein Schaltbild einer Variante der in Fig. 2A dargestellten Verstärkerschaltung,
Fig. 3 ein Schaltbild einer Datenbussignal-Verstärkerschaltung gemäß einem zweiten bevorzugten Ausführungsbeispiel der vorliegenden Erfindung,
Fig. 4A bzw. 4B ein Blockschaltbild einer Datenbussignal-Verstärkerschaltung gemäß der vorliegenden Erfindung bzw. einer bekannten Datenbussignal Verstärkerschaltung, wobei die beiden Datenbussignal- Verstärkerschaltungen jeweils in einem Experiment benutzt worden sind,
Fig. 5A und 5B jeweils einen Kurvenverlauf, welcher die Ergebnisse des Experiments wiedergibt,
Fig. 6 ein Schaltbild einer DRAM-Anordnung gemäß einem dritten bevorzugten Ausführungsbeispiel der vorliegenden Erfindung,
Fig. 7 Signalverläufe zur Erläuterung des Betriebs der in Fig. 6 dargestellten DRAM-Anordnung,
Fig. 8 ein Schaltbild einer ersten Variante der in Fig. 6 dargestellten DRAM- Anordnung,
Fig. 9 ein Schaltbild einer zweiten Variante der in Fig. 6 dargestellten DRAM- Anordnung,
Fig. 10A die ID-VD-Kenniinie des in Fig. 8 gezeigten Transistors Q21,
Fig. 10B die ID-VD-Kennlinie desselben in Fig. 9 dargestellten Transistors,
Fig. 11 ein Schaltbild einer Datenbussignal-Verstärkerschaltung gemäß einem vierten bevorzugten Ausführungsbeispiel der vorliegenden Erfindung,
Fig. 12 die Ic-Vc-Kennlinie des in Fig. 11 gezeigten Transistors Q41,
Fig. 13 ein Schaltbild einer Datenbussignal-Verstärkerschaltung gemäß einem fünften bevorzugten Ausführungsbeispiel der vorliegenden Erfindung,
Fig. 14 ein Schaltbild einer in der in Fig. 13 dargestellten Schaltung verwendeten Darlington-Verstärkerschaltung, die äquivalent zu einem pnp-Transistor ist, und
Fig. 15 eine Querschnittsansicht der in Fig. 14 dargestellten Darlington- Verstärkerschaltung
Nachfolgend wird unter Bezugnahme auf Fig. 2A eine Datenbussignal-Verstärkerschaltung gemäß einem ersten bevorzugten Ausführungsbeispiel der vorliegenden Erfindung beschrieben, wobei die den in Fig. 1 dargestellten Bauteilen entsprechenden Bauteile mit denselben Bezugszeichen versehen sind.
Die in Fig. 2A gezeigte Verstärkerschaltung umfaßt eine erste Stromspiegelschaltung 11, eine zweite Stromspiegelschaltung 12 und eine dritte Stromspiegelschaltung 13. Die erste Stromspiegelschaltung 11 ist an den Datenbus DB angeschlossen, während die zweite Stromspiegelschaltung 12 an den Datenbus /DB angeschlossen ist. Die dritte Stromspiegelschaltung 13 ist mit der ersten und zweiten Stromspiegelschaltung 11 bzw. 12 verbunden. Die erste Stromspiegelschaltung 11 ist durch PMOS-Transistoren Q21 und Q22 gebildet. Die Sourceanschlüsse der PMOS-Transistoren Q21 und Q22 sind mit der Vcc-Spannungsversorgungsleitung verbunden, während die Gateanschlüsse dieser Transistoren miteinander verbunden und zudem an den Datenbus /DB angeschlossen sind.
Die zweite Stromspiegelschaltung 12 besteht aus PMOS-Transistoren Q24 und Q25, deren Sourceanschlüsse an die Vcc-Versorgungsspannungsleitung angeschlossen sind. Die Gateanschlüsse der PMOS-Transistoren Q24 und Q25, die miteinander verbunden sind, sind an den Datenbus DB angeschlossen. Die dritte Stromspiegelschaltung 13 umfaßt NMOS-Transistoren Q23 und Q26. Der Drainanschluß des NMOS-Transistors Q23 ist mit dem Drainanschluß des PMOS-Transistors Q22 verbunden, und der Sourceanschluß des NMOS-Transistors Q23 liegt an Masse. Der Drainanschluß des NMOS-Transistors Q23 ist zudem mit einem Eingangsanschluß eines CMOS-Puffers 14 einer nachfolgenden Schaltungsstufe verbunden. Der CMOS-Puffer 14 besteht aus einem PMOS-Transistor Qi und einem NMOS-Transistor Qj.
Die Datenbusse DB und /DB sind über Spaltenauswahltransistoren Qa bzw. Qb an die Bitleitungen BL bzw. /BL angeschlossen. Wie in Fig. 2A gezeigt ist, besteht der an die Bitleitungen BL und /BL angeschlossene Leseverstärker SA aus PMOS-Transistoren Qc, Qd und Qe sowie NMOS-Transistoren Qf, Qg und Qh. Der PMOS-Transistor Qe und der NMOS-Transistor Qh werden durch einen Impuls φs angesteuert. Jede Speicherzelle MC umfaßt einen NMOS-Transistor Qs und einen Kondensator Cs. Eine Spannung Vpc ist an den Kondensator Cs angelegt. Mit dem Bezugszeichen C1 ist eine an der Ausgangsseite der Datenbussignal-Verstärkerschaltung auftretende parasitäre Kapazität bezeichnet, während die Bezugszeichen C3 und C4 an der Datenbusseite auftretende parasitäre Kapazitäten bezeichnen.
Die in Fig. 2A dargestellte Datenbussignal-Verstärkerschaltung ist ein Verstärker mit einem Stromeingang und einem Spannungsausgang. Vor der Aktivierung des Leseverstärkers SA sind der PMOS-Transistor Qe und der NMOS-Transistor Qh ausgeschaltet. Somit fließen über die Datenbusse DB und /DB keine Ströme. Wird nunmehr angenommen, daß eine Information "1" aus der Speicherzelle MC ausgelesen wird, so wird der NMOS-Transistor Qg und analog der PMOS-Transistor Qc eingeschaltet. Das Potential der Bitleitung /BL beginnt somit zu fallen, und das Potential der Bitleitung BL beginnt anzusteigen. Diese Potentialveränderungen der Bitleitungen BL
und /BL werden über die Spaltenauswahltransistoren Qa bzw. Qb an die Datenbusse DB bzw. /DB weitergeleitet.
Ein Strom I beginnt über den PMOS-Transistor Q2 1, den Spaltenauswahltransistor Qb und die NMOS-Transistoren Qg und Qh zu fließen. Andererseits steigt das an dem Datenbus DB anliegende Potential auf das Versorgungsspannungspotential Vcc an, so daß der PMOS-Transistor Q25 und demzufolge auch der PMOS-Transistor Q24 ausgeschaltet wird. Das heißt, daß über die PMOS-Transistoren Q24 und Q25 keine Ströme fließen.
Selbst wenn ein Strom über den PNMOS-Transistor Q25 fließen sollte, wird dieser Strom unmittelbar vor dem Zeitpunkt erzeugt, bei dem das Potential des Datenbusses /DB einen nahezu dem Potentialwert der Versorgungsspannung Vcc entsprechenden Spannungswert erreicht hat. Da die PMOS-Transistoren Q24 und Q25 ausgeschaltet sind, ist der NMOS- Transistor Q26 und demzufolge auch der NMOS-Transistor Q23 ausgeschaltet. Da der NMOS-Transistor Q23 ausgeschaltet ist, fließt über den PMOS-Transistor Q22 ein Strom kI, wobei k dem Verhältnis der Gegenkonduktanz gm des PMOS-Transistors Q22 zu der Gegenkonduktanz des PMOS-Transistors Q21 entspricht. Gilt k = 1, so fließt auch über den PMOS-Transistor Q22 ein dem Strom 1 entsprechender Strom, der über den PMOS- Transistor Q21 fließt. Der über den PMOS-Transistor Q22 fließende Strom kI fließt über die parasitäre Kapazität C1 und wird schließlich Null. Die in Fig. 2A gezeigte Schaltung braucht somit äußerst wenig Leistung. Bei der bekannten Verstärkerschaltung fließt hingegen der Durchgangsstrom selbst bei einem ausgeschalteten Transistor Qt von der Vcc-Versorgungsleitung über die Transistoren Q7, Q3 und Q11 zu der Masseleitung. Bei der in Fig. 1 gezeigten bekannten Verstärkerschaltung wird demnach eine hohe Leistung verbraucht.
Der Strom kl lädt die parasitäre Kapazität Cl auf. Nachdem die parasitäre Kapazität C1 vollständig aufgeladen worden ist, fließt kein Strom mehr über den PMOS-Transistor Q22. Der Strom I treibt den Datenbus DB, während der Strom kI, der dem Strom 1 oder einem k-fachen Wert davon entspricht, die parasitäre Kapazität C1 auflädt Die parasitäre Kapazitäten C3 und C4 weisen hingegen deutlich größere Kapazitätswerte als die parasitäre Kapazität C1 auf. Die Drainspannung des PMOS-Transistors Q22 verändert sich demnach viel schneller als die Spannung des Datenbusses DB. Es sei beispielsweise angenommen, daß der Kapazitätswert der mit dem Datenbus DB gekoppelten parasitären Kapazität C4 1pF beträgt, während der Kapazitätswert der parasitären Kapazität C1 ca. 0,07 pF beträgt, wenn eine Gate-Oxidationsschicht der nachfolgenden Stufe, d.h. jeder der Transistoren Qi und Qj, 10 mm dick ist und die Gategröße 1 µm x 20 µm beträgt. Somit gilt C4/C1 = 14,3, und die Drainspannung des PMOS-Transistors Q22 verändert sich 14,3k-mal schneller als die Spannung des Datenbusses DB. Es wird darauf hingewiesen, daß, obwohl bei k = 1 keine Stromverstärkung auftritt, ein Spannungsgewinn erzielt werden kann, wenn die an der Datenbusseite auftretende parasitäre Kapazität größer ist als die an der Ausgangsseite auftretende parasitäre Kapazität.
Wird hingegen die Bitleitung BL auf das Massepotential und die Bitleitung /BL auf das Versorgungsspannungspotential Vcc gewgen, fließt der Strom 1 über den Datenbus /DB, und es fließt kein Strom über den Datenbus DB. In diesem Fall wird dem Ausgangspuffer 14 kein Strom zugeführt. Demzufolge tritt an dem Ausgangsanschluß OUT eine nahezu der Versorgungsspannung Vcc entsprechende Spannung auf.
Aus obiger Beschreibung ist ersichtlich, daß kein Strom ständig von der Versorgungsspannungsleitung Vcc zur Masse fließt. Das heißt, sämtliche von der Stromspiegelschaltung 11 oder 12 ausgegebenen Ströme werden dem CMOS-Puffer 14 zugeführt. Der in Fig. 2A dargestellte Verstärker verbraucht somit äußerst wenig Leistung.
Fig. 2B zeigt eine Variante der dritten Stromspiegelschaltung 13. Die Gateanschlüsse der NMOS-Transistoren Q23 und Q26 sind mit dem Drainanschluß des PMOS-Transistors Q24 verbunden, und das Ausgangssignal wird an dem Drainanschluß des NMOS- Transistors Q26 entnommen. Die in Fig. 2B gezeigte Variante kann anstelle der in Fig. 2A gezeigten Anordnung verwendet werden.
Wie noch nachfolgend näher beschrieben wird, bestehen die erste und zweite Stromspiegelschaltung 11 und 12 aus Bipolartransistoren oder Darlington- Verstärkerschaltungen. Auch die dritte Stromspiegelschaltung 13 besteht aus diesen alternativen Bauelementen.
Nachfolgend wird eine Datenbussignal-Verstärkerschaltung gemäß einem zweiten bevorzugten Ausführungsbeispiel der vorliegenden Erfindung unter Bezugnahme auf Fig. 3 beschrieben, wobei die den in Fig. 2A gezeigten Teilen entsprechenden Teile mit denselben Bezugszeichen versehen sind. Es ist zu beachten, daß in Fig. 3 der Einfachheit halber der in Fig. 2A gezeigte Leseverstärker SA weggelassen ist.
Die in Fig. 2A dargestellte Datenbussignal-Verstärkerschaltung ist eine einpolige Verstärkerschaltung, während die in Fig. 3 gezeigte Datenbussignal-Verstärkerschaltung eine Differentialausgang-Verstärkerschaltung ist. Die in Fig. 3 gezeigte Schaltung wird durch Hinzufügen von zwei PMOS-Transistoren Q27 und Q28 sowie sechs NMOS- Transistoren Q29 - Q34 zu der in Fig. 2A gezeigten Anordnung erhalten. Der PMOS- Transistor Q21 bildet nicht nur mit dem PMOS-Transistor Q22 einen Stromspiegelverstärker, sondern auch mit dem PMOS-Transistor Q27. Über die PMOS Transistoren Q22 und Q27 fließen somit zu dem über den PMOS-Transistor Q21 und den Datenbus DB fließenden Strom proportionale Ströme. Auf ähnliche Weise bildet der PMOS-Transistor Q25 nicht nur mit dem PMOS-Transistor Q24 einen Stromspiegelverstärker, sondern auch mit dem PMOS-Transistor Q28. Somit fließen über die PMOS-Transistoren Q24 und Q28 zu dem über den PMOS-Transistor Q25 und den Datenbus /DB fließenden Strom proportionale Ströme. Da die über die Transistoren Q27 und Q28 fließenden Ströme proportional zu den über die PMOS-Transistoren Q21 bzw. Q25 fließenden Ströme sind, besteht zwischen den über die PMOS-Transistoren Q27 und Q28 fließenden Ströme ein differentieller Zusammenhang. Auf ähnliche Weise besteht zwischen den über die PMOS-Transistoren Q22 und Q24 fließenden Ströme ein differentieller Zusammenhang. Die Ströme der PMOS-Transistoren Q27 und Q24 werden von den NMOS-Verstärkern Q29 bzw. Q30 der Stromspiegelschaltung empfangen. Das Ausgangssignal OUT2 wird am Drainanschluß des NMOS-Transistors Q30 entnommen. Die Ströme der PMOS-Transistoren Q22 und Q28 werden hingegen von den NMOS- Transistoren Q23 bzw. Q26 der Stromspiegelschaltung empfangen. Das Ausgangssignal OUT1 wird an dem Drainanschluß des NMOS-Transistors Q23 entnommen.
Die NMOS-Transistoren Q31 - Q32, Q33 bzw. Q34 dienen zum Ein-/Ausschalten der die NMOS-Transistoren Q29, Q30, Q23 bzw. Q26 enthaltenden Strompfade. Das Taktsignal φEN wird mit einem niedrigen Pegel an die Gateenschlüsse der NMOS-Transistoren Q31 - Q34 angelegt, wenn eine Verstärkung der zwischen den Datenbussen DB und /DB auftretenden Auslesedatenspannung durch die Datenbussignal-Verstärkerschaltung nicht erforderlich ist.
Fig. 4A zeigt ein Blockschaltbild einer versuchsweise verwendeten Verstärkerschaltung CSA (Strom-Leseverstärker) gemäß der vorliegenden Erfindung. Der in Fig. 4A dargestellte Block entspricht der in Fig. 3 gezeigten Schaltung, welcher ein RS-Flip-Flop nachgeschaltet ist. Fig. 4B zeigt ein Blockschaltbild eines versuchsweise verwendeten Verstärkers (Spannungs-Leseverstärker), der auf die in Fig. 1 gezeigte bekannte Verstärkerschaltung zurückgeht. Die zwei in Reihe geschalteten Blöcke werden jeweils durch einen Verstärker gebildet, der jeweils den in Fig. 1 gezeigten Datenbusverstärker 2 beinhaltet. Es ist zu beachten, daß im allgemeinen zwei Datenbusverstärker 2 in Serie geschaltet werden, um einen gewünschten Gewinn zu erzielen. Dem Verstärker der zweiten Stufe ist ein RS-Flip-Flop nachgeschaltet.
Fig. 5A zeigt einen Kurvenverlauf der Verzögerungszeit (ns) zwischen der Datenbusseite und der Ausgangsseite des RS-Flip-Flops für verschiedene Versorgungsspannungswerte Vcc bei ein und demselben Eingangssignalzustand. Aus Fig. SA ist ersichtlich, daß die Verstärkerschaltung CSA gemäß der vorliegenden Erfindung deutlich schneller betrieben werden kann als der bekannte Verstärker VSA.
Fig. 5B zeigt den in den Verstärkern CSA bzw. VSA in einem Stand-By-Betrieb, in dem kein Strom über die Datenbusse DB und /DB fließt, und einem Vollverstärkungsbetrieb verbrauchten Strom. Der in Fig. 5B dargestellten Kennlinie kann entnommen werden, daß von dem Verstärker CSA keine Gleichstrom-Stand-By-Leistung verbraucht wird. Von dem bekannten Verstärker VSA wird hingegen eine bestimmte Gleichstrom-Stand-By-Leistung verbraucht. Der Grund hierfür ist die Tatsache, daß in dem Stand-By-Betrieb die PMOS- Transistoren Q1 und Q2 eingeschaltet sind, so daß die Gate-Source-Spannung (Gleich- Vorspannung) eines jeden mit den Datenbussen DB und/DB gekoppelten NMOS- Transistors Q3 - Q6 im Vergleich zu den Potentialen der Datenbusse DB und /DB hoch ist. Die Vorspannung des mit dem Datenbus DB gekoppelten PMOS-Transistors Q22 liegt jedoch nahe seiner Schwellenspannung.
Nachfolgend wird unter Bezugnahme auf Fig. 6 eine DRAM-Anordnung gemäß einem dritten bevorzugten Ausführungsbeispiel der vorliegenden Erfmdung beschrieben. Die DRAM-Anordnung umfaßt eine Speicherzellenanordnung 31, einen Leseverstärker 32, ein Schreibgatter 33, ein Lesegatter 34, einen Zeilendekoder 35, einen Spaltendekoder 36, einen Schreibverstärker 37, einen Taktgenerator 38, ein RS-Flip-Flop 39, eine Zwischenspeicherschaltung (Ausgangspuffer) 40, einen Inverter 41, einen Zeitgeber 42 und eine Datenbussignal-Verstärkerschaltung 100. Der Zeilendekoder 35 dekodiert ein von einer (nicht gezeigten) externen Schaltung geliefertes externes Adressensignal und wählt mindestens eine der Wortleitungen WL aus. Der Einfachheit halber ist nur eine Wortleitung BL dargestellt. Der Spaltendekoder 36 dekodiert hingegen das externe Adressensignal und wählt mindestens ein Paar der Bitleitungspaare BL und /BL aus. Der Einfachheit halber ist lediglich ein Bitleitungspaar BL und /BL dargestellt. Der Leseverstarker 32, der wie der in Fig. 2A gezeigte Leseverstärker SA aufgebaut ist, erfaßt den zwischen den Bitleitungen BL und /BL auftretenden Potentialunterschied.
Anschließend zieht der Leseverstärker 32 eine der Bitleitungen BL und /BL auf das Versorgungsspannungspotential Vcc und die andere Bitleitung auf das Massepotential.
Das Lesegatter 34 besteht aus NMOS-Transistoren 34a, 34b, 3c und 34d. Die Gateanschlüsse der NMOS-Transistoren 34c und 34d sind mit einer von dem Spaltendekoder 36 kommenden Spaltenauswahileitung CL verbunden. Wie noch nachfolgend beschrieben wird, werden die NMOS-Transistoren 34c und 34d abhängig von einem Spaltenauswahlsignal über die Spaltenauswahileitung CL während eines bestimmten Zeitinvervalls eingeschaltet. Die Drainanschlüsse der NMOS-Transistoren 34a und 34b sind an die Datenbusse /DB und DB angeschlossen, und die Sourceanschlüsse sind mit den Drainanschlüssen der NMOS-Transistoren 34c bzw. 34d verbunden. Die Sourceanschlüsse der NMOS-Transistoren 34c und 34d liegen an Masse.
Die Datenbussignal-Verstärkerschaltung 100 entspricht mit folgender Ausnahme nahezu der in Fig. 3 gezeigten Schaltung. Fs sind nämlich PMOS-Transistoren Q35 und Q36 zwischen der Vcc-Versorgungsspannungsleitung und den Sourceenschlüssen der PMOS- Transistoren Q21 und Q25 vorhanden. An die Gateenscmüsse der PMOS-Transistoren Q35 und Q36 ist ein von dem Inverter 41 geliefertes Taktsignal φEN1 angelegt. Zur Stabilisierung der Potentiale der Ausgangsleitungen OUT1 und OUT2 während eines Rücksetzbetrieb sind PMOS-Transistoren Q64 und Q65 vorhanden. Die Sourceanschlüsse der PMOS-Transistoren Q64 und Q65 sind an die Vcc-Versorgungsspannungsleitung angeschlossen, während die Drainanschlüsse dieser Transistoren mit den Ausgangsleitungen OUT1 bzw. OUT2 verbunden sind. An die Gateanschlüsse der PMOS- Transistoren Q64 und Q65 ist das Taktsignal φEN2 angelegt. Die beiden komplementären Ausgangssignale der Verstärkerschaltung 100 werden von dem RS-Flip-Flop 39 empfangen und anschließend von der Zwischenspeicherschaltung 40 gespeichert, welche Auslesedaten Dout ausgibt.
Der Schreibverstärker 37 empfängt Einschreibedaten Din und steuert das aus NMOS- Transistoren 33a und 33b bestehende Schreibgatter 33. Das heißt, daß das Schreibgatter 33 in Übereinstimmung mit den Schreibdaten Din die Bitleitungen BL und IBL ansteuert. Der Taktgenerator 38 empfängt ein Freigabesignal /WE von einer externen Schaltung und erzeugt ein Taktsignal φEN2, welches um 180º gegenüber dem zuvor beschriebenen Taktsignal 4)ENI phasenversetzt ist. Das Taktsignal φEN2 ist an die Gateanschlüsse der NMOS-Transistoren Q31 - Q34 angelegt. Der Zeitgeber 42 empfängt von einer externen Anordnung ein Zeilenadressen-Strobesignal /RAS sowie ein Spaltenadressen-Strobesignal /CAS und erzeugt verschiedene Zeit-(Takt)-Signale, die an den Leseverstärker 32, den Zeilendekoder 35, den Spaltendekoder 36 usw. angelegt werden.
Nachfolgend wird unter Bezugnahme auf Fig. 7 der Betrieb der in Fig. 6 gezeigten DRAM-Anordnung erläutert. Der in Fig. 7 dargestellte Betrieb entspricht einem lesemodifizierten Schreibbetrieb. Das Zeilenadressen-Strobesignal /RAS fällt ab, und die Halbleiterspeicheranordnung empfängt gleichzeitig als eine Zeilenadresse eine an (nicht gezeigte) Adresseneingabepins angelegte externe Adresse. Aufgrund der Funktion des Zeilendekoders 35 wird die Wortleitung WL ausgewählt. Zum Zeitpunkt t&sub1; beginnt das Potential der Wortleitung WL zu steigen.
Nach Verstreichen einer bestimmten Zeit nach dem Abfallen des Zeilenadressen Strobesignals /RAS wird aufgrund der Funktion einer (nicht gezeigten) Timerschaltung, welche die zuvor beschriebene bestimmte Zeit zählt, die an die Adresseneingabepins angelegte externe Adresse als eine Spaltenadresse behandelt. Auf diese Weise wird die Spaltenadresse dem Spaltendekoder 36 zugeführt, welche die der Spaltenadresse entsprechende Spaltenauswahileitung CL zum Zeitpunkt t&sub2; ansteuert. Dabei werden die Spaltenauswahltransistoren 34c und 34d leitend geschaltet. Zugleich fällt das Potential der Datenbusse DB und /DB sofort ab, da die Bitleitungen BL und /BL aufgrund des an die Bitleitungen BL und /BL angelegten Speicherzellenausgangssignals leitend sind. Das heißt, über die Datenbusse DB und /DB fließen Ströme.
Die Signalverstärkerschaltung 100 dient zur Verstärkung des Unterschieds zwischen den Eingangsströmen. Selbst wenn Ströme über beide Datenbusse DB und /DB fließen, verändern sich die Ausgangsspannungen OUT1 und OUT2, falls sich die beiden Ströme unterscheiden. Bei dem in Fig. 7 dargestellten Betrieb fällt das Potential des Datenbusses DB starker ab als das Potential des Datenbusses /DB. Der Grund hierfür ist die Tatsache, daß die Binärinformation "0" ausgelesen wird, d.h. der Innenwiderstand des NMOS- Transistors 34b ist kleiner als der des NMOS-Transistors 34a. Das heißt, die Gatespannung des NMOS-Transistors 34b ist höher als die des NMOS-Transistors 34a.
Zum Zeitpunkt t&sub3; wird der Leseverstärker 32 angesteuert. Anschließend nähert sich das Potential der Bitleitung BL dem Massepotential und das Potential der Bitleitung /BL dem Vcc-Potential. Nimmt das Potential der Bitleitung BL einen Wert an, der gleich groß oder niedriger ist als die Schwellenspannung des NMOS-Transistors 34a, wird der Transistor 34a ausgeschaltet, und es fließt über den Datenbus /DB kein Strom. Ausgehend vom Zeitpunkt t&sub3; wird somit das Potential des Datenbusses /DB auf den ursprünglichen Wert Vcc - Vth(p) zurückgesetzt, wobei Vth(p) der Schwellenspannung des PMOS-Transistors entspricht.
Zum Zeitpunkt t&sub4; werden die Spaltenauswahltransistoren 34c und 34d ausgeschaltet. Der Stromfluß über den Datenbus DB wird unterbrochen, so daß das Potential des Datenbusses DB auf den Wert Vcc - Vth(p) ansteigt.
Der Datenbussignalverstärker 100 steuert seine Ausgangsströme abhängig von dem Unterschied zwischen den über die Datenbusse DB und /DB fließenden Strömen. Die Ausgangsströme des Datenbussignalverstärkers 100 werden nicht durch an der Eingangsseite des Datenbussignalverstärkers 100 aufiretende gleichphasige Ströme beeinflußt. Treten jedoch gleichphasige Ströme auf, so fließen Ströme über sämtliche Transistoren des Datenbussignalverstarkers 100. Der Verstärkungsgrad eines MOS- Transistors ist höher, wenn bis zu einem bestimmten Maß ein Strom über den MOS- Transistor fließt. Demzufolge kann aufgrund der Anordnung, bei der zu Beginn des Betriebs Ströme über die Datenbusse DB und /DB fließen, der Verstärker 100 mit einer höheren Geschwindigkeit betrieben werden.
Danach wird das Schreibfreigabesignal /WE aktiviert. Aufgrund des zuvor beschriebenen Signalwechsels werden die Taktsignale φEN1 und φEN2 jeweils invertiert, so daß die Datenbussignal-Verstärkerschaltung 100 deaktiviert wird. Aufgrund der Veränderung des Schreibfreigabesignals /WE steuert der Schreibverstärker 37 die Bitleitungen BL und /BL über das Schreibgatter 33 abhängig von den empfangenen Eingangsdaten Din. Anschließend wird der Schreibfreigabeverstärker /WE deaktiviert. Zugleich werden das Zeilenadressen-Strobesignal /RAS und das Spaltenadressen-Strobesignal /CAS deaktiviert. Anschließend wird der ausgewählte Zustand der ausgewählten Wortleitung WL freigegeben, und der Leseverstärker 32 wird deaktiviert.
Die DRAM-Anordnung mit der erfindungsgemäßen Datenbussignal-Verstärkerschaltung 100 kann im Vergleich zu der bekannten DRAM-Anordnung mit einer höheren Geschwindigkeit betrieben werden und verbraucht weniger Leistung. Da die Struktur der Datenbussignal-Verstärkerschaltung 100 einfacher ist als bei der bekannten Technik, weist die erfindungsgemaße DRAM-Anordnung zudem eine geringere Größe als die DRAM- Anordnung der bekannten Technik auf. Des weiteren trägt die Verwendung des Lesegatters 34 zu einer Verringerung der Größe des Leseverstärkers 32 bei. Das in Fig. 6 gezeigte Lesegatter 34 verbindet die Bitleitungen BL und IBL direkt mit den Datenbussen DB und /DB. Der Aufbau dieses Lesegatters 34 unterscheidet sich von dem Aufbau des in Fig. 2A gezeigten Gatters mit den NMOS-Transistoren Qa und Qb. Das heißt, der in Fig. 6 gezeigte Leseverstarker 32 muß nicht die Datenbusse DB und /DB ansteuern. Der Leseverstarker 32 steuert vielmehr lediglich die NMOS-Transistoren 34c und 34d des Lesegatters 34. Demzufolge kann der Leseverstarker 32 durch NMOS-Transistoren geringerer Größe gebildet werden.
Fig. 8 zeigt eine erste Variante der in Fig. 6 dargestellten DRAM-Anordnung. In Fig. 8 werden diejenigen Teile, die den in Fig. 6 gezeigten Teilen entsprechen, mit denselben Bezugszeichen beschrieben. Anstelle der in Fig. 6 gezeigten Datenbussignal- Verstärkerschaltung 100 wird eine Datenbussignal-Verstärkerschaltung 100A verwendet. Bei der Verstärkerschaltung 100A sind die PMOS-Transistoren Q35 und Q36 sowie die NMOS-Transistoren Q31 - Q34 weggelassen. Der Verstärkungsbetrieb der Verstärkerschaltung 100A entspricht dem der Verstärkerschaltung 100. Anstelle der weggelassenen Transistoren sind zwei PMOS-Transistoren Q37 und Q38 vorgesehen. Der PMOS-Transistor 37 ist in dem Datenbus DB vorgesehen, während der PMOS-Transistor 38 in dem Datenbus /DB vorgesehen ist. An die Gateanschlüsse der PMOS-Transistoren 37 und 38 ist jeweils das Taktsignal φEN1 angelegt. Während des aktivierten Zustands des Schreibfreigabesignals IWE wird das Taktsignal φEN1 mit einem hohen Pegel an die Gateanschlüsse der PMOS-Transistoren Q37 und Q38 angelegt, so daß die Verstärkerschaltung 100A von den Datenbussen DB und /DB getrennt wird. Der in Fig. 8 gezeigte Aufbau ist einfacher als der in Fig. 6 gezeigte Aufbau.
Nachfolgend wird unter Bezugnahme auf Fig. 9 eine zweite Variante der in Fig. 6 dargestellten DRAM-Anordnung beschrieben, wobei wiederum diejenigen Teile, die den in Fig. 6 und 8 gezeigten Teilen entsprechen, mit denselben Bezugszeichen versehen sind. Die in Fig. 9 gezeigte DRAM-Anordnung wird erhalten, indem zwei NMOS-Transistoren Q39 und Q40 der in Fig. 8 dargestellten Anordnung hiitzugefügt werden. Der Drain- und Gateanschluß des NMOS-Transistors Q39 ist jeweils mit dem Datenbus DB verbunden, während der Drain- und Gateanschluß des NMOS-Transistors Q40 jeweils mit dem Datenbus /DB verbunden ist.
Fig. 10A zeigt die Drainstrom (ID)-Drainpannung (VD)-Kennlinie des PMOS-Transistors Q21 bei der in Fig. 8 gezeigten DRAM-Anordnung. Der Vorspannungspunkt des PMOS- Transistors Q21 liegt bei dem Potential (Vcc - Vth(p)), wobei Vth(p) der Schwellenspannung des PMOS-Transistors Q21 entspricht. Beim Auftreten einer Auslesedatenspannung ΔVDB zwischen den Datenbussen DB und /DB fließt über den PMOS-Transistor Q27 ein Strom ΔID.
Fig. 10B zeigt die Drainstrom(ID)-Drainspannung (VD)-Kennmie des PMOS-Transistors Q21 der in Fig. 9 gezeigten DRAM-Anordnung. Aufgrund der Funktion des diodenverschalteten NMOS-Transistors Q39 liegt der Vorspannungspunkt des PMOS- Transistors Q21 bei einem niedrigeren Potential als (Vcc - Vth). Ist der PMOS-Transistor Q37 ausgeschaltet, fließt über den PMOS-Transistor Q2 1 und den NMOS-Transistor Q39 stets ein Strom Ii. Es ist zu beachten, daß sich dieser Vorspannungspunkt an einem steil absteigenden Abschnitt der ID-VD-Kennlinie befmdet. Tritt zwischen den Datenbussen DB und /DB dieselbe Auslese -Datenspannung ΔVDB auf, fließt über den PMOS-Transistor Q21 und den NMOS-Transistor Q39 der Strom JID. Aus den in Fig. 10A und 10B dargestellten Kennlinien ist ersichtlich, daß die mit der DRAM-Anordnung von Fig. 9 erhaltene Stromveränderung ΔID größer ist als die mit der DRAM-Anordnung von Fig. 8 erhaltene Stromänderung. Dies bedeutet, daß die Verstärkerschaltung 100A einen höheren Verstärkungsgrad bzw. eine höhere Treiberfähigkeit als die Verstärkerschaltung 100 besitzt und mit einer höheren Geschwindigkeit betrieben werden kann.
Nachfolgend wird unter Bezugnahme auf Fig. 11 eine Datenbussignal-Verstärkerschaltung gemäß einem vierten bevorzugten Ausführungsbeispiel der vorliegenden Erfindung beschrieben, wobei diejenigen Teile, die den in den vorhergehenden Figuren dargestellten Teilen entsprechen, mit denselben Bezugszeichen versehen sind.
Eine in Fig. 11 dargestellte Datenbussignal-Verstärkerschaltung 100C besitzt pnp- Bipolartransistoren Q41, Q42, Q44, Q45, Q47 und Q48, die die bei den zuvor beschriebenen Ausführungsbeispielen verwendeten PMOS-Transistoren Q21, Q22, Q24, Q25, Q27 und Q28 ersetzen. Die einzelnen Emitteranschlüsse dieser Bipolartransistoren sind mit der Vcc-Versorgungsspannungsleitung verbunden. Die Basis und der Kollektor des Bipolartransistors Q41 sind an den Datenbus DB angeschlossen. Die Basisanschlüsse der Bipolartransistoren Q42 und Q47 sind mit dem Datenbus DB verbunden. Der Kollektor des Bipolartansistors Q47 ist mit dem Drainanschluß des NMOS-Transistors Q29 und der Kollektor des Bipolaransistors Q42 mit dem Drainanschluß dess NMOS- Transistors Q23 verbunden. Die Bipolartransistoren Q44, Q45 und Q48 sind wie die Transistoren Q41, Q42 und Q47 verschaltet.
Fig. 12 zeigt die Kollektorstrom(Ic)-Kollektorspannung (Vc)-Kenniüüe des Bipolarransistors Q41. Aus einem Vergleich der Figuren 10A und 12 ist ersichtlich, daß die Ic-Vc-Kennlinie steiler verläuft als die ID-VD-Kennlmie. Demzufolge verursacht ein und dieselbe zwischen den Datenbussen DB und /DB auftretende Datenauslesespannung im Vergleich zu einer Veränderung des Drainstromes ID eine größere Veränderung des Kollektorstromes Ic. Demzufolge besitzt die in Fig. 11 gezeigte Verstärkerschaltung eine höhere Treiberfähigkeit als die Verstärkerschaltungen 100, 100A und 100B und kann mit einer höheren Geschwindigkeit betrieben werden. Die Verstärkerschaltung 100C kann anstelle jeder der Verstärkerschaltungen 100, 100A und 100B verwendet werden.
Aus obiger Beschreibung ist ersichtlich, daß die in Fig. 3 gezeigte Schaltung aus Bipolartransistoren aufgebaut werden kann. Die Bipolar-Datenbussignal- Verstärkerschaltung kann somit durch Weglassen der Bipolartransistoren Q47 und Q48 sowie der NMOS-Transistoren Q29 und Q30 gebildet werden. Auf ähnliche Weise kann die in Fig. 2A gezeigte Schaltung durch Bipolaransistoren gebildet werden.
Nachfolgend wird unter Bezugnahme auf Fig. 13 eine Datenbussignal-Verstärkerschaltung gemäß einem fünften bevorzugten Ausführungsbeispiel der vorliegenden Erfindung beschrieben, wobei diejenigen Teile, die den in den vorhergehenden Figuren dargestellten Teilen entsprechen, mit denselben Bezugszeichen versehen sind. Eine Datenbussignal Verstärkerschaltung 100D umfaßt sechs Darlington-Verstärkerschaltungen DT1 - DT6. Die Darlington-Verstärkerschaltung DT1 umfaßt den PMOS-Transistor Q21, einen npn- Bipolarransistor Q51 und einen Widerstand R11. Der Drainanschluß des PMOS- Transistors Q21 ist mit der Basis des Bipolarransistors Q51 verbunden, dessen Kollektor an die Vcc-Versorgungsspannungsleitung angeschlossen ist. Der Widerstand R11 ist zwischen dem Emitter und der Basis des Bipolaransistors Q51 geschaltet. Der Emitter des Bipolartransistors Q51 ist mit dem Datenbus DB verbunden. Der Drainstrom des PMOS-Transistors Q21 wird durch den Bipolaransistor Q51 verstärkt und an den Datenbus DB ausgegeben.
Wie in Fig. 14 gezeigt ist, entspricht die Darlington-Verstärkerschaltung DT1 dem in Fig. 11 gezeigten pnp-Transistor Q4 1. Die Darlington-Verstärkerschaltung DT1 weist eine größere Verstärkung als der PMOS-Transistor Q21 auf. Aufgrund der Verwendung der Darlington-Verstärkerschaltung DT1 kann somit ein Leseverstärker mit einer geringeren Datenbus-Treiberfähigkeit verwendet und eine höhere Betriebsgeschwindigkeit erzielt werden. Fig. 15 zeigt eine Querschnittsansicht der in Fig. 14 dargestellten Darlington- Verstärkerschaltung DT1.
Die Darlington-Verstärkerschaltung D12 umfaßt den PMOS-Transistor Q27, einen Bipolarransistor Q57 und einen Widerstand R17. Die Darlington-Verstärkerschaltung DT3 umfaßt den PMOS-Transistor Q22, einen Bipolarransistor Q52 und einen Widerstand R12. Die Darlington-Verstärkerschaltung DT4 besteht aus dem PMOS-Transistor Q24, einem Bipolarransistor Q54 und einem Widerstand R14. Die Darlington- Verstärkerschaltung DT5 umfaßt den PMOS-Transistor Q28, einen Bipolartransistor Q58 und einen Widerstand R18. Die Darlington-Verstärkerschaltung D16 besteht aus dem PMOS-Transistor Q25, einem Bipolartransistor Q55 und einem Widerstand R15.
Die Darlington-Verstärkerschaltung DT1 bildet zusammen mit den Darlington- Verstärkerschaltungen DT2 und DT3 zwei Stromspiegelschaltungen. Die Darlington- Verstärkerschaltung DT6 bildet zusammen mit den Darlington-Verstärkerschaltungen DT4 und DT5 zwei Stromspiegelschaltungen.
Die in Fig. 3 gezeigte Schaltung kann durch die Darlington-Verstärkerschaltungen DT1, DT3, DT4 und DT6 gebildet werden. Auf ähnliche Weise kann die in Fig. 2A gezeigte Schaltung aus Darlington-Verstärkern aufgebaut werden.
Es wird darauf hingewiesen, daß der Begriff "Datenbus" in der vorliegenden Beschreibung nicht nur im engeren Sinne eine sich zwischen der Speicherzellenanordnung und den peripheren Schaltungen erstreckende lange Signaileitung bezeichnet, welche auf der Bitleitung ein Signal überträgt, sondern auch im weiteren Sinne eine das Spaltenauswahlgatter und die Bitleitungsspannung-Differenzverstärker (Leseverstärker) verbindende kurze Signalleitung.
Die vorliegende Erfindung ist nicht auf die besonderen offenbarten Ausführungsbeispiele beschinnkt, sondern diese Ausführungsbeispiele können verändert und modifiziert werden, ohne den Bereich der vorliegenden Erfmdung zu verlassen.

Claims

1. Signalverstärkerschaltung, umfassend

- erste Stromspiegelschaltungsmittel (Q21, Q22, Q27) zum Ausgeben eines ersten Stromes an einen ersten Datenbus (DB) und zum Ausgeben eines zweiten und dritten Spiegeistromes,

- zweite Stromspiegelschaltungsmittel (Q24, Q25, Q28) zum Ausgeben eines vierten Stromes an einen zweiten Datenbus ( ) und zum Ausgeben eines fünften und sechsten Spiegeistromes, wobei die ersten und zweiten Datenbusse ein Paar komplementärer Datenbusse bilden,

- dritte Stromspiegelschaltungsmittel (Q23, Q26) zum Empfangen des zweiten und fünften Spiegeistromes und zum Ausgeben eines ersten Ausgangssignals (OUT1),

gekennzeichnet durch

- vierte Stromspiegelschaltungsmittel (Q29, Q30) zum Empfangen des dritten und sechsten Spiegeistromes und zum Ausgeben eines zu dem ersten Ausgangssignal komplementären zweiten Ausgangssignals (OUT2),

- zwei Ausgangsstromanschlüsse zum Empfangen des ersten bzw. zweiten Ausgangssignals, und

- ein an den ersten und zweiten Ausgangsstromanschluß angeschlossenes RS-Flip-Flop (39).

2. Signalverstärkerschaltung nach Anspruch 1, dadurch gekeinizeichnet,

daß die ersten Stromspiegelschaltungsmittel einen ersten Transistor (Q21) mit einem ersten Anschluß, einem zweiten Anschluß und einem Steueranschluß, einen zweiten Transistor (Q22) mit einem ersten Anschluß, einem zweiten Anschluß und einem Steueranschluß sowie einen dritten Transistor (Q23) mit einem ersten Anschluß, einem zweiten Anschluß und einem Steueranschluß umfassen, und

daß die zweiten Stromspiegelschaltungsmittel einen vierten Transistor (Q25) mit einem ersten Anschluß, einem zweiten Anschluß und einem Steueranschluß, einen fünften Transistor (Q24) mit einem ersten Anschluß, einem zweiten Anschluß und einem Steueranschluß sowie einen sechsten Transistor (Q28) mit einem ersten Anschluß, einem zweiten Anschluß und einem Steueranschluß umfassen,

wobei der erste Anschluß des ersten bis sechsten Transistors jeweils derart verschaltbar ist, daß er eine erste Spannung (Vcc) empfängt,

wobei der zweite Anschluß des ersten Transistors und der Steueranschluß des ersten bis dritten Transistors an den ersten Datenbus (DB) angeschlossen sind,

wobei der zweite und dritte Spiegelstrom über den zweiten Anschluß des zweiten bzw. dritten Transistors ausgegeben wird,

wobei der zweite Anschluß des vierten Transistors und der Steueranschluß des vierten, fünften und sechsten Transistors jeweils an den zweiten Datenbus ( ) angeschlossen sind, und

wobei der vierte und fünfte Spiegelstrom über den zweiten Anschluß des fünften bzw. sechsten Transistors ausgegeben wird.

3. Signalverstärkerschaltung nach Anspruch 2, dadurch gekennzeichnet,

daß der erste, zweite, dritte, vierte, fünfte und sechste Transistor (Q21 - Q25, Q28) jeweils ein p-Kanal MIS-Transistor ist,

wobei der erste Anschluß des ersten bis sechsten Transistors jeweils einem Sourceanschluß, der zweite Anschluß des ersten bis sechsten Transistors jeweils einem Drainanschluß und der Steueranschluß des ersten bis sechsten Transistors jeweils einem Gateanschluß entspricht.

4. Signalverstärker nach Anspruch 2, dadurch gekennzeichnet,

daß der erste, zweite, dritte, vierte, fünfte und sechste Transistor (Q21 - Q25, Q28) jeweils ein pnp-Bipolartransistor ist,

wobei der erste Anschluß des ersten bis sechsten Transistors jeweils einem Emitteranschluß, der zweite Anschluß des ersten bis sechsten Transistors jeweils einem Kollektoranschluß und der Steueranschluß des ersten bis sechsten Transistors jeweils einem Basisanschluß entspricht.

5. Signalverstärkerschaltung nach Anspruch 2, dadurch gekennzeichnet,

daß der erste Transistor (Q21) eine Gegenkonduktanz aufweist, die dem k-fachen Gegenkonduktanzwert sowohl des zweiten als auch des dritten Transistors (Q22, Q23) entspricht, wobei gilt K 1, und

daß der vierte Transistor (Q25) eine Gegenkonduktanz besitzt, die dem k-fachen Gegenkonduktarizwert sowohl des fünften als auch des sechsten Transistors (Q24, Q28) entspricht.

6. Signalverstärkerschaltung nach Anspruch 1, dadurch gekennzeichnet,

daß die ersten Stromspiegelschaltungsmittel umfassen:

einen ersten, einen zweiten und einen dritten MIS-Transistor (Q21, Q22, Q27), der jeweils einen ersten Anschluß, einen zweiten Anschluß und einen Steueranschluß aufweist,

einen ersten, einen zweiten und einen dritten Bipolartransistor (Q51, Q52, Q57), der jeweils einen ersten Anschluß, einen zweiten Anschluß und einen Steueranschluß aufweist, und

einen ersten, einen zweiten und einen dritten Widerstand (R11, R12, R17), wobei die zweiten Stromspiegelschaltungsmittel umfassen:

einen vierten, einen fünften und einen sechsten MIS-Transistor (Q25, Q24, Q28), der jeweils einen ersten Anschluß, einen zweiten Anschluß und einen Steueranschluß aufweist,

einen vierten, einen fünften und einen sechsten Bipolartransistor (Q55, Q54, Q58), der jeweils einen ersten Anschluß, einen zweiten Anschluß und einen dritten Anschluß aufweist, und

einen vierten, einen fünften und einen sechsten Widerstand (R15, R14, R18),

wobei der erste Anschluß des ersten bis sechsten MIS-Transistors und der erste Anschluß des ersten bis sechsten Bipolartransistors jeweils derart verschaltbar ist, daß er eine erste Spannung empfängt,

wobei die zweiten Anschlüsse des ersten bis sechsten MIS-Transistors mit einem jeweiligen Steueranschluß des ersten bis sechsten Bipolartransistors verbunden sind, wobei die ersten bis sechsten Widerstände zwischen die jeweiligen zweiten Anschlüsse und die jeweiligen Steueranschlüsse des ersten bis sechsten Bipolartransistors geschaltet sind, wobei der zweite Anschluß des ersten Bipolartransistors an den ersten Datenbus (DB) angeschlossen ist,

wobei der zweite bzw. dritte Spiegeistrom über den zweiten Anschluß des zweiten Bipolartransistors bzw. den zweiten Anschluß des dritten Bipolartransistors ausgegeben wird,

wobei der zweite Anschluß des vierten Bipolartransistors an den zweiten Datenbus ( )) angeschlossen ist, und

wobei der fünfte bzw. sechste Spiegeistrom über den zweiten Anschluß des fünften bzw. sechsten Bipolartransistors ausgegeben wird.

7. Signalverstärkerschaltung nach Anspruch 3, dadurch gekennzeichnet,

daß die dritten Stromspiegelschaltungsmittel Mittel (Q23, Q26) mit einem selektiv an eine zweite Spannung anschließbaren ersten Pfad umfassen, um durch Verhindern eines Stromflusses des fünften Spiegelstroms über den ersten Pfad zu der zweiten Spannung hin abhängig von dem Potential des zweiten Datenbusses ( ) den zweiten Spiegelstrom als das erste Ausgangssignal auszugeben, und

daß die vierten Stromspiegelschaltungsmittel Mittel (Q29, Q30) mit einem an eine zweite Spannung selektiv anschließbaren zweiten Pfad umfassen, um durch Verhindern eines Stromflusses des dritten Spiegelstroms über den zweiten Pfad zu der zweiten Spannung hin abhängig von dem Potential des ersten Datenbusses (DB) den sechsten Spiegelstrom als das zweite Ausgangssignal auszugeben.

8. Signalverstärkerschaltung nach Anspruch 4, dadurch gekennzeichnet,

daß die dritten Stromspiegelschaltungsmittel Mittel (Q23, Q26) mit einem selektiv an eine zweite Spannung anschließbaren ersten Pfad umfassen, um durch Verhindern eines Stromflusses des fünften Spiegelstroms über den ersten Pfad zu der zweiten Spannung hin abhängig von dem Potential des zweiten Datenbusses ( ) den zweiten Spiegeistrom als das erste Ausgangssignal aufzugeben, und

daß die vierten Stromspiegelschaltungsmittel Mittel (Q29, Q30) mit einem an eine zweite Spannung selektiv anschließbaren zweiten Pfad umfassen, um durch Verhindern eines Stromflusses des dritten Spiegelstroms über den zweiten Pfad zu der zweiten Spannung hin abhängig von dem Potential des ersten Datenbusses (DB) den sechsten Spiegeistrom als das zweite Ausgangssignal auszugeben.

9. Signalverstarkerschaltung nach Anspruch 6, dadurch gekennzeichnet,

daß die vierten Stromspiegelschaltungsmittel Mittel (Q29, Q30) mit einem selektiv an eine zweite Spannung anschließbaren zweiten Pfad umfassen, um durch Verhindern eines Stromflusses des dritten Spiegelstroms über den zweiten Pfad zu der zweiten Spannung hin abhängig von dem Potential des ersten Datenbusses (DB) den sechsten Spiegelstrom als das zweite Ausgangssignal auszugeben.

10. Signalverstarkerschaltung nach Anspruch 1, dadurch gekennzeichnet,

daß die dritten Stromspiegelschaltungsmittel einen ersten Transistor (Q23) mit einem ersten Anschluß, einem zweiten Anschluß und einem Steueranschluß sowie einen zweiten Transistor (Q26) mit einem ersten Anschluß, einem zweiten Anschluß und einem Steueranschluß umfassen,

daß der erste Anschluß des ersten Transistors über die erste Stromspiegelschaltung den zweiten Spiegeistrom von einer ersten Spannung und der erste Anschluß des zweiten Transistors über die zweiten Stromspiegelschaltungsmittel den fünften Spiegelstrom von der ersten Spannung empfängt,

daß der zweite Anschluß des ersten und zweiten Transistors jeweils eine zweite Spannung empfängt, und

daß der Steueranschluß des ersten und zweiten Transistors jeweils mit dem ersten Anschluß eines der ersten und zweiten Transistoren verbunden ist,

wobei die vierten Stromspiegelschaltungsmittel einen dritten Transistor (Q30) mit einem ersten Anschluß, einem zweiten Anschluß und einem Steueranschluß sowie einen vierten Transistor (Q29) mit einem ersten Anschluß, einem zweiten Anschluß und einem Steueranschluß umfassen,

wobei der erste Anschluß des dritten Transistors den dritten Spiegeistrom von der ersten Spannung über die ersten Stromspiegelschaltungsmittel und der erste Anschluß des vierten Transistors den sechsten Spiegelstrom von der ersten Spannung über die zweiten Stromspiegelschaltungsmittel empfängt, wobei der zweite Anschluß des dritten und vierten Transistors jeweils eine zweite Spannung empfängt, und

wobei der Steueranschluß des dritten und vierten Transistors jeweils mit dem ersten Anschluß eines der dritten und vierten Transistoren verbunden ist.

11. Signalverstärkerschaltung nach einem der Ansprüche 1 - 10, gekennzeichnet durch Steuermittel (38, 41, Q31 - Q38) zum Dekktivieren der Signalverstärkerschaltung durch Blockieren der zwischen den ersten und zweiten Datenbussen (DB, ) und den ersten und zweiten Stromspiegelschaltungsmitteln (11, 12) fließenden Ströme während einer Zeitspanne, wenn die Schreibmittel (37) die Eingangsdaten (Din) in die ausgewählte Speicherzelle schreiben, wobei die Steuermittel (38, 41, Q31 - Q38) an die ersten und zweiten Stromspiegelschaltungsmittel (11, 12) angeschlossen sind.

12. Halbleiterspeicheranordnung mit einer Signalverstärkerschaltung nach einem der Ansprüche 1 - 11, umfassend eine Speicherzellenanordnung (31) und ein Datenbuspaar (DB, ) zum Übertragen von Daten bezüglich der Speicherzellenanordnung, wobei die Signalverstärkerschaltung an das Datenbuspaar angeschlossen ist.

13. Halbleiterspeicheranordnung nach Anspruch 12, gekennzeichnet durch Schreibmittel (37) zum Schreiben von Eingangsdaten (Din) in eine ausgewählte Speicherzelle, wobei die Schreibmittel (37) an die Datenbusse (DB, ) angeschlossen sind.

14. Halbleiterspeicheranordnung mit Datenbussignal-Verstärkerschaltungen nach einem der Ansprüche 1 - 11, umfassend eine Speicherzellenanordnung (31) mit einer Vielzahl von Speicherzellen (MC), die mit Wortleitungen (WL) und Paaren von ersten und zweiten Bitleitungen (BL, ) verbunden sind,

Paare von ersten und zweiten Datenbussen (DB, ),

Auswahlmittel (35, 36) zum Auswählen der Speicherzellen und zum Verbinden von ausgewählten Speicherzellen mit den Paaren von ersten und zweiten Datenbussen über die Paare von ersten und zweiten Bitleitungen,

für die Paare von ersten und zweiten Bitleitungen vorgesehene Leseverstärkermittel (32) zum Verstärken von zwischen den Paaren von ersten und zweiten Bitleitungen auftretenden Potentialunterschieden, und

Schreibmittel (37) zum Schreiben von Eingangsdaten (Din) in die ausgewählten Speicherzellen,

wobei die Datenbussignal-Verstärkerschaltungen (100, 100A, 100B, 100C, 100D) jeweils für die Paare von ersten und zweiten Datenbusse vorgesehen sind und von den Potentialunterschieden abhängige Auslesedaten ausgeben, und wobei die Steuermittel (38, 41, Q31 - Q38) jeder der Datenbussignal-Verstärkerschaltungen die zwischen den entsprechenden ersten und zweiten Datenbussen (DB, ) und den entsprechenden ersten und zweiten Stromspiegelschaltungsmitteln (Q21, Q22, Q27; Q24, Q25, Q28) fließenden Ströme blockieren, wenn die Schreibmittel (37) die Eingangsdaten (Din) in die ausgewählten Speicherzellen schreiben.

15. Halbleiterspeicheranordnung nach Anspruch 14,

gekennzeichnet durch für die Paare von ersten und zweiten Datenbussen (DB, ) vorgesehene Strompfadmittel (Q39, Q40), um entsprechende bestimmte Ströme von den ersten und zweiten Datenbussen zu einem Punkt zu übertragen, an den eine bestimmte Spannung angelegt ist.

16. Halbleiterspeicheranordnung nach Anspruch 15, dadurch gekennzeichnet,

daß die Strompfadmittel erste und zweite Diodenfunktionselemente (Q39, Q40) umfassen, die für jeden Datenbus des Paars von ersten und zweiten Datenbussen (DB, ) vorgesehen sind,

daß das erste Diodenfunktionselement eine an den ersten Datenbus angeschlossene Anode und eine an die bestimmte Spannung anschließbare Kathode aufweist, und daß das zweite Diodenfunktionselement eine an den zweiten Datenbus angeschlossene Anode und eine an die bestimmte Spannung anschließbare Kathode aufweist.

17. Halbleiterspeicheranordnung nach einem der Ansprüche 14 - 16, dadurch gekennzeichnet,

daß die Auswanlmittel einen ersten Transistor (34a) und einen zweiten Transistor (34b) umfassen, die für jedes der Paare von ersten und zweiten Bitleitungen vorgesehen sind, daß der erste Transistor einen an einen entsprechenden ersten Datenbus angeschlossenen ersten Anschluß, einen selektiv an eine bestimmte Spannung anschließbaren zweiten Anschluß und einen an eine entsprechende erste Bideitung angeschlossenen Steueranschluß aufweist, und

daß der zweite Transistor einen an einen entsprechenden zweiten Datenbus angeschlossenen ersten Anschluß, einen selektiv an die bestimmte Spannung anschließbaren zweiten Anschluß und einen an eine entsprechende zweite Bitleitung angeschlossenen Steueranschluß aufweist.

18. Halbleiterspeicheranordnung nach einem der Ansprüche 14 - 17, dadurch gekennzeichnet,

daß die Steuermittel umfassen

für jeden der ersten Datenbusse ( ) vorgesehene erste Schaitmittel (Q37) zum Trennen eines entsprechenden ersten Datenbusses von einer entsprechenden Datenbussignal- Verstarkerschaltung während der Zeit, wenn die Schreibmittel die Eingangsdaten in die ausgewählten Speicherzellen schreiben, und

für jeden der zweiten Datenbusse (DB) vorgesehene zweite Schaltmittel (Q38) zum Trennen eines entsprechenden zweiten Datenbusses von einer entsprechenden Datenbussignal-Verstärkerschaltung (100; 100A - D) während der Zeit, wenn die Schreibmittel die Eingangsdaten in die ausgewählten Speicherzellen schreiben.