DE4205040C2 - Halbleitervorrichtung und Verfahren zum Überwachen eines Potentials auf einer internen Versorgungsspannungsleitung derselben - Google Patents

Halbleitervorrichtung und Verfahren zum Überwachen eines Potentials auf einer internen Versorgungsspannungsleitung derselben

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Description

Die vorliegende Erfindung betrifft eine Halbleitervor­ richtung nach dem Oberbegriff des Patentanspruchs 1 und ein Verfahren zum Überwachen eines Potentials auf einer internen Spannungsversorgungs­ leitung in dieser Halbleitervorrichtung.
Um ein an den Gate-Oxidfilm von Transistoren angelegtes elek­ trisches Feld zu vermindern, um die Zuverlässigkeit zu erhöhen, wurden interne Spannungsabsenkungskonverterschal­ tungen entwickelt, die eine externe Versorgungsspannung auf eine vorbestimmte interne Versorgungsspannung absenken und diese abgesenkte Spannung an die interne Schaltung anlegen.
Die Fig. 35 zeigt ein Blockschaltbild mit einem herkömmlichen MOS-DRAM (Dynamic Random Access Memory) mit einer internen Spannungsabsenkungskonverterschaltung. Diese Anordnung ist in "On- Chip Supply Voltage Conversion System and Its Application to a 4Mb DRAM", SSDM 86, Lecture Nr. B-6-4, S. 307-309 offenbart.
Eine Halbleitervorrichtung CH in Fig. 35 umfaßt interne Spannungsabsenkungsschaltungen 1a und 1b, einen DRAM 3, eine Peripherieschaltung 4 und einen Ausgabepuffer 5. Diese Halb­ leitervorrichtung CH weist einen Spannungsversorgungsanschluß P1 zum Empfangen einer externen Versorgungsspannung Vcc sowie einen Erdanschluß P2 zum Empfangen des Erdpotentials Vss auf. Die interne Spannungskonvertierungsschaltung 1a senkt die externe Versorgungsspannung Vcc auf eine interne Versorgungs­ spannung IVcc 1 ab und legt die abgesenkte Spannung an die Pe­ ripherieschaltung 4 an. Die Peripherieschaltung 4 umfaßt einen Adreßpuffer, einen Dateneingabepuffer, eine Steuerschaltung und dergleichen. Die interne Spannungsabsenkungsschaltung 1b senkt die externe Versorgungsspannung Vcc auf eine interne Versorgungsspannung IVcc 2 ab und legt die abgesenkte Spannung an den DRAM 3 an. Der DRAM 3 umfaßt ein Speicherfeld MA und einen CMOS-Leseverstärker SA. Der Ausgabepuffer 5 wird durch die externe Versorgungsspannung Vcc betrieben.
Das Speicherfeld MA umfaßt eine Mehrzahl von Wortleitungen, eine Mehrzahl von die Wortleitungen kreuzenden Bitleitungen, eine Mehrzahl von an den Kreuzungspunkten zwischen den Bitlei­ tungen und den Wortleitungen angeordneten Speicherzellen, einen Zeilendecoder zum Auswählen von beliebigen der Mehrzahl von Wortleitungen und einen Spaltendecoder zum Auswählen von beliebigen der Mehrzahl von Bitleitungen. Der CMOS-Lesever­ stärker umfaßt eine Mehrzahl von Leseverstärkern zum Verstär­ ken von auf die Mehrzahl von Bitleitungen ausgelesenen Daten.
Die interne Spannungsabsenkungsschaltung 1a wird durch ein Steuersignal Φ1 gesteuert, und die interne Spannungsabsen­ kungsschaltung 1b wird durch ein Steuersignal Φ2 gesteuert.
Die Fig. 36 zeigt den Aufbau der internen Spannungsabsenkungs­ schaltung 1a oder 1b. Die interne Spannungsabsenkungsschaltung umfaßt eine Referenzspannungsgeneratorschaltung 10, eine Dif­ ferenzverstärkerschaltung 20 und eine Treiberschaltung 30. Die Referenzspannungsgeneratorschaltung 10 empfängt eine externe Versorgungsspannung Vcc zum Erzeugen einer Referenzspannung VR1, die kaum von der externen Versorgungsspannung Vcc ab­ hängt. Die Referenzspannung VR1 wird als Eingangssignal an die Differenzverstärkerschaltung 20 angelegt. Eine interne Versor­ gungsspannung IVcc, die nicht von Schwankungen der Versor­ gungsspannung Vcc und von Änderungen des Laststroms abhängig ist, wird von der Differenzverstärkerschaltung 20 und der Treiberschaltung 30 erzeugt und dann an die Peripherieschal­ tung 4 oder den DRAM 3 angelegt. Die externe Versorgungsspan­ nung Vcc beträgt zum Beispiel 5 V und die interne Versorgungs­ spannung IVcc beträgt beispielsweise 4 V.
Die Fig. 37 zeigt einen detaillierten Schaltungsaufbau der in­ ternen Spannungsabsenkungsschaltung. Die Referenzspannungsge­ neratorschaltung 10 umfaßt P-Kanal-MOS-Transistoren Q11-Q15. Die externe Versorgungsspannung Vcc wird durch die Transisto­ ren Q11-Q13 geteilt, so daß die geteilte Spannung auf einem Knoten N1 erscheint. Wenn die externe Versorgungsspannung Vcc ansteigt, steigt die Spannung am Knoten N1 ebenfalls an, so daß ein Transistor Q24 abgeschaltet wird. Hierdurch wird ein Anstieg der Spannung an einem Knoten N2 verhindert. Wenn umge­ kehrt die externe Versorgungsspannung Vcc absinkt, sinkt die Spannung am Knoten N1 ebenfalls ab, so daß der Transistor Q24 eingeschaltet wird. Hierdurch wird ein Anstieg der Spannung am Knoten N2 verhindert. Daher hängt die Referenzspannung VR1, die am Knoten N2 erzeugt wird, kaum von Schwankungen der ex­ ternen Versorgungsspannung Vcc ab.
Der Differenzverstärker 20 umfaßt eine Stromspiegelschaltung mit P-Kanal-MOS-Transistoren Q21 und Q22 sowie N-Kanal-MOS- Transistoren Q23 und Q24. Ein P-Kanal-MOS-Transistor Q25 mit großen Abmessungen und ein P-Kanal-MOS-Transistor Q26 mit kleinen Abmessungen sind zwischen einem Knoten N3 und einem Spannungsversorgungsanschluß P1 verbunden. Diese Transistoren Q25 und Q26 sind zum Vermindern des Stromverbrauchs der Strom­ spiegelschaltung vorgesehen.
Während einer aktiven Periode, in der der DRAM 3 und die Peri­ pherieschaltung 4 arbeiten, erreicht ein Steuersignal Φi (i=1, 2) einen niedrigen logischen Pegel, so daß der Transistor Q25 eingeschaltet wird. Hierdurch wird die Empfindlichkeit der Strom­ spiegelschaltung verbessert. Während einer Standby-Periode, in der nur ein geringer Strom vom DRAM 3 und der Peripherieschal­ tung 4 verbraucht wird, erreicht das Steuersignal Φi logisch hohen Pegel, so daß der Transistor Q25 ausgeschaltet ist. In diesem Fall ist nur der Transistor Q26 mit kleinen Abmessun­ gen, durch den nur ein minimaler Strom fließt, eingeschaltet. Folglich wird, wobei die Empfindlichkeit der Stromspiegel­ schaltung abnimmt, der Stromverbrauch herabgesetzt.
Die Treiberschaltung 30 umfaßt einen P-Kanal-MOS-Transistor Q35. Der Transistor Q22 der Stromspiegelschaltung ist mit sei­ nem Gate mit einem Knoten N4 verbunden. Der Transistor Q35 ist zwischen dem Spannungsversorgungsanschluß P1 und dem Knoten N4 verbunden. Das Gate des Transistors Q35 ist mit einem Knoten N5 des Stromspiegelkreises verbunden.
Wenn eine interne Versorgungsspannung IVcc, die am Knoten N4 abgegeben wird, höher als die Referenzspannung VR1 wird, dann wird der Wert des durch den Transistor Q21 fließenden Stroms höher als der des durch den Transistor Q22 fließenden Stroms. Hierdurch wird ein Anstieg des Potentials am Knoten N5 be­ wirkt. Daher wird der Transistor Q35 leicht leitend oder nichtleitend. Folglich wird der Stromfluß vom Spannungsversor­ gungsanschluß P1 zum Knoten N4 angehalten oder vermindert, wo­ durch die interne Versorgungsspannung IVcc abgesenkt wird.
Wenn umgekehrt die interne Versorgungsspannung IVcc niedriger als die Referenzspannung VR1 wird, dann wird der Wert des durch den Transistor Q21 fließenden Stroms geringer als der des durch den Transistor Q22 fließenden Stroms. Hierdurch wird ein Absinken des Potentials am Knoten N5 bewirkt. Der Transi­ stor Q35 wird daher leitend gemacht, so daß ein hinreichender Strom vom Spannungsversorgungsanschluß P1 zum Knoten N4 bereit­ gestellt wird. Dies führt zu einem Anstieg der internen Ver­ sorgungsspannung IVcc.
Auf diese Weise ist eine konstante interne Versorgungsspannung IVcc unabhängig von Schwankungen der externen Versorgungsspan­ nung Vcc oder Änderungen der Last erreichbar.
Die Fig. 38 zeigt die Charakteristik der internen Spannungs­ absenkungsschaltung. Die interne Versorgungsspannung IVcc ist auf 4 V gesetzt. Wenn die externe Versorgungsspannung Vcc gleich oder niedriger als 4 V beträgt, ist die interne Versor­ gungsspannung IVcc gleich der externen Versorgungsspannung Vcc. Wenn andererseits die externe Versorgungsspannung Vcc gleich oder höher als 4 V ist, dann bleibt die interne Versor­ gungsspannung IVcc konstant auf 4 V, unabhängig vom Wert der externen Versorgungsspannung Vcc.
Die Fig. 39 zeigt Signalverläufe der internen Absenkungsschaltung 1a oder 1b nach Fig. 35. Eine Periode, die dem Zeitraum ent­ spricht, während dem sich ein extern angelegtes Zeilenadreß­ pulssignal/RAS auf logisch hohem Pegel befindet, wird Standby- Periode genannt. Eine Periode, die dem Zeitraum entspricht, während dem sich das Zahlenadreßpulssignal/RAS auf logisch niedrigem Pegel befindet, wird aktive Periode genannt. Während der aktiven Periode sind der DRAM 3 und die Peripherieschal­ tung in Betrieb, so daß Strom verbraucht wird.
Ein Steuersignal Φ1 erreicht logisch niedrigen Pegel als Reak­ tion auf das niedrige Zahlenadreßpulssignal/RAS. Dies bewirkt das Einschalten des Transistors Q25 in der internen Spannungs­ absenkungsschaltung 1a (siehe Fig. 37), wodurch die Strom­ treiberwirkung der internen Spannungsabsenkungsschaltung 1a verbessert wird. Folglich wird die interne Versorgungsspannung IVcc 1 konstant gehalten.
Dann steigt das Leseverstärkeraktivierungssignal SE auf lo­ gisch hohen Pegel. Hierdurch wird der Leseverstärker SA im DRAM 3 aktiviert. Ein Steuersignal Φ2 erreicht logisch niedri­ gen Pegel als Reaktion auf den Anstieg des Leseverstärkerakti­ vierungssignals SE. Hierdurch wird der Transistor Q25 in der internen Spannungsabsenkungsschaltung 1b (siehe Fig. 37) ein­ geschaltet, so daß die Stromtreiberwirkung der internen Span­ nungsabsenkungsschaltung 1b erhöht und die interne Versor­ gungsspannung IVcc 2 konstant gehalten wird.
Wie in Fig. 39 gezeigt, ist ein Zeilensetz-Systemstrom ein Strom, der durch die Aktivierung jeder Schaltung während des Zeitraums zwischen der Eingabe eines Adreßsignals und dem Zeitpunkt des Potentialanstiegs auf der Wortleitung erzeugt wird. Ein Leseverstärkersystemstrom ist ein Strom, der durch die Aktivierung des CMOS-Leseverstärkers SA erzeugt wird. Ein Spaltensystemstrom ist ein Strom, der durch die Aktivierung jeder Schaltung während des Zeitraums zwischen dem Aktivie­ rungszeitpunkt des CMOS-Leseverstärkers SA und dem Zeitpunkt der Datenausgabe erzeugt wird. Ein Zeilensystem Reset-Strom ist ein Strom, der bei Ansteigen des Zeilenadreßpulssi­ gnals/RAS erzeugt wird.
Das Steuersignal Φ1 für die interne Spannungsabsenkungsschal­ tung 1a ist auf logisch niedrigem Pegel während der aktiven Periode. Das Steuersignal Φ2 für die interne Spannungsabsen­ kungsschaltung 1b befindet sich auf logisch niedrigem Pegel nur für eine bestimmte Periode nach der Aktivierung des CMOS- Leseverstärkers SA. Dies liegt daran, daß der Leseverstärker­ systemstrom nur beim Laden/Entladen von Bitleitungen fließt, das heißt beim Aktivieren des Leseverstärkers.
Die Fig. 40 zeigt ein Blockdiagramm mit einer herkömmlichen internen Spannungsabsenkungsschaltung mit Hilfe einer Pegel­ schiebeschaltung (level shift circuit). Eine Pegelschiebes­ chaltung 90 verschiebt den Pegel einer internen Versorgungs­ spannung IVcc, die aus der Treiberschaltung 30 ausgegeben wird, von 4 V auf 2,4 V und legt die im Pegel verschobene Span­ nung an eine Differenzverstärkerschaltung 20 an, um die Emp­ findlichkeit der Schaltung 20 zu erhöhen. In dem Fall wird eine Referenzspannung VR1, die von der Referenzspannungsgene­ ratorschaltung 10 erzeugt wird, ebenfalls auf 2,4 V gesetzt.
Die Fig. 41 zeigt den Detailaufbau der Differenzverstärker­ schaltung 20, der Treiberschaltung 30 und der Pegelschiebes­ chaltung 90. Die Differenzverstärkerschaltung 20 wird aus ei­ ner Stromspiegelschaltung mit P-Kanal-MOS-Transistoren Q27 und Q28 sowie N-Kanal-MOS-Transistoren Q29 und Q30 gebildet. Ein Steuersignal Φi oder eine Versorgungsspannung Vcc wird an das Gate des N-Kanal-MOS-Transistors Q31 angelegt. Die Differenz­ verstärkerschaltung 20 vergleicht eine Spannung auf einem Kno­ ten N6 mit der Referenzspannung VR1, um den Transistor Q35 der Treiberschaltung 30 ein- bzw. auszuschalten. Durch die Charak­ teristiken der Transistoren Q29 und Q30 wird die Empfindlich­ keit der Differenzverstärkerschaltung 20 höher, wenn ein an die Transistoren Q29 und Q30 anzulegender Spannungspegel nied­ riger wird. Folglich wird eine interne Versorgungsspannung IVcc, die am Knoten N4 bereitsteht, auf 2,4 V durch die Pegel­ schiebeschaltung 90 verschoben und dann an den Knoten N6 ange­ legt.
Die Pegelverschiebeschaltung 90 ist eine Widerstandsteiler­ schaltung mit P-Kanal-MOS-Transistoren Q90 und Q91, wie in Fig. 41 gezeigt, oder eine Widerstandsteilerschaltung mit den Widerständen R1 und R2, wie in Fig. 42 gezeigt.
Der Betrieb der Schaltung nach Fig. 41 wird nachfolgend be­ schrieben. Wenn die interne Versorgungsspannung IVcc gleich oder niedriger als 4 V wird, dann wird ein Ausgabesignal der Pegelschiebeschaltung 90 gleich oder niedriger als 2,4 V. Da zu diesem Zeitpunkt eine Spannung am Knoten N6 niedriger als die Referenzspannung VR1 ist, erreicht ein Ausgabesignal eines Knotens N5 in der Differenzverstärkerschaltung 20 logisch niedrigen Pegel. Folglich wird der Transistor Q35 der Treiber­ schaltung 30 eingeschaltet, so daß die externe Versorgungs­ spannung Vcc an den Knoten N4 angelegt wird.
Wenn die interne Versorgungsspannung IVcc gleich oder höher als 4 V wird, wird der Ausgang der Pegelschiebeschaltung 90 gleich oder höher als 2,4 V. Da die Spannung am Knoten N6 höher als die Referenzspannung VR1 wird, erreicht daher der Ausgang des Knotens N5 in der Differenzverstärkerschaltung 20 logisch hohen Pegel. Folglich wird der Transistor Q35 der Treiber­ schaltung 30 ausgeschaltet, so daß keine externe Versorgungs­ spannung Vcc an den Knoten N4 angelegt wird.
Dadurch wird, wenn die externe Versorgungsspannung Vcc gleich oder niedriger als 4 V ist, die interne Versorgungsspannung IVcc gleich der externen Versorgungsspannung Vcc. Wenn die externe Versor­ gungsspannung Vcc gleich oder höher als 4 V wird, dann wird die interne Versorgungsspannung IVcc konstant auf 4 V gehalten. Da die Pegel­ schiebeschaltung 90 eine Widerstandsteilerschaltung ist, be­ wirkt das Einschalten des Transistors Q35 der Treiberschaltung 30 das Fließen eines Durchgangsstroms von einem Spannungsver­ sorgungsanschluß P1 zu einem Erdanschluß.
Die Fig. 43 zeigt ein Schaltbild mit einem weiteren Beispiel einer herkömmlichen internen Spannungsabsenkungsschaltung. Ein MOS-DRAM mit dieser internen Spannungsabsenkungsschaltung wird in IEEE JSSCC, Vol. 23, Nr. 5, Seiten 1128-1132, Oktober 1988, beschrieben.
Eine Spannungserzeugerschaltung 10a erzeugt eine Referenzspan­ nung V1, und eine Spannungserzeugerschaltung 10b erzeugt eine Referenzspannung V2. Eine Referenzspannungserzeugerschaltung 10c empfängt die Referenzspannungen V1 und V2 zum Erzeugen ei­ ner Referenzspannung VL. Die Referenzspannungen V1, V2 und VL haben die in Fig. 45 gezeigten Charakteristika.
Entsprechend der in Fig. 41 gezeigten Differenzverstärkerschaltung 20 und Treiberschaltung 30 vergleichen eine Differenzverstär­ kerschaltung 20 und eine Treiberschaltung 30 eine interne Ver­ sorgungsspannung IVcc mit der Referenzspannung VL, um eine konstante interne Versorgungsspannung IVcc über eine Rückkopp­ lungsschleife bereitzustellen. Wie in Fig. 43 gezeigt, geben die Bezugszeichen J1 und J2 Stromquellen an.
Die Fig. 44 zeigt ein Beispiel des Aufbaus der Referenzspan­ nungserzeugerschaltung 10c. Die Referenzspannungserzeuger­ schaltung 10c umfaßt zwei Stromspiegelverstärker 11 und 12 so­ wie eine Ausgabestufe 13. Der Stromspiegelverstärker 11 umfaßt P-Kanal-MOS-Transistoren Q61 und Q62, N-Kanal-MOS-Transistoren Q63 und Q64 sowie eine Stromquelle J3. Der Stromspiegelver­ stärker 12 umfaßt P-Kanal-MOS-Transistoren Q65 und Q66, N-Ka­ nal-MOS-Transistoren Q67 und Q68 sowie eine Stromquelle J4.
Die Ausgabestufe 13 umfaßt P-Kanal-MOS-Transistoren Q69 und Q70 sowie Widerstände R3 und R4.
Der Stromspiegelverstärker 11 vergleicht die Spannung auf ei­ nem Knoten N7 in der Ausgabestufe 13 mit einer Referenzspan­ nung V1, zum Steuern des Transistors Q69. Der Stromspiegel­ verstärker 12 vergleicht die Spannung am Knoten N7 in der Aus­ gabestufe 13 mit der Referenzspannung V1, zum Steuern des Transistors Q70. Eine Referenzspannung VL wird an einem Knoten N8 in der Ausgabestufe 13 erzeugt.
Die Fig. 46 zeigt die Abhängigkeit der Referenzspannung VL und der internen Versorgungsspannung IVcc von einer externen Versorgungsspannung. Die interne Versorgungsspannung IVcc steigt linear an, bis die externe Versorgungsspannung Vcc 4 V erreicht. Die interne Versorgungsspannung IVcc wird konstant zu 4 V im Bereich der externen Versorgungsspannung Vcc von 4 V bis 7 V. Die interne Versorgungsspannung IVcc steigt linear an, wenn die externe Versorgungsspannung Vcc gleich oder höher als 7V wird.
Für einen Einbrenntest ("burn-in test") (ein beschleunigter Spannungsanlegetest) einer Halbleitervorrichtung mit interner Spannungsabsenkungsschaltung mit den obigen Eigenschaften sollte eine externe Versorgungsspannung in den Bereichen ange­ legt werden, wo die interne Versorgungsspannung IVcc auf li­ neare Weise in Abhängigkeit von der externen Versorgungsspan­ nung Vcc schwankt, um eine hohe Spannung an Schaltelemente der internen Schaltung anzulegen.
Diese beschriebene herkömmliche Schaltung hat folgende Nachteile:
  • (1) Der verbrauchte Dauerstrom (ein aufgenommener Gleichstrom) existiert in internen Schaltungen wie dem DRAM 3 und der Peri­ pherieschaltung, wie in Fig. 35 gezeigt. Wenn die interne Ver­ sorgungsspannung durch solch einen Strom herabgesetzt wird, wird der Transistor Q35 in der Treiberschaltung 30 eingeschal­ tet (siehe in Fig. 35). Folglich kehrt die interne Versor­ gungsspannung auf 4 V zurück, wie in Fig. 47 gezeigt. Zu diesem Zeitpunkt fließt ein Durchgangsstrom vom Spannungsversorgungs­ anschluß P1 zum Erdanschluß P2 in der Differenzverstärker­ schaltung 20, so daß eine Spitze im Stromverbrauch erscheint. Dies führt zu einem Anstieg des Stromverbrauchs. Außerdem ist bei der internen Spannungsabsenkungsschaltung nach Fig. 37 der Transistor Q25 während der Standby-Periode abgeschaltet, wie in Fig. 39 gezeigt, so daß ein Strom nur vom Transistor Q26 bereitgestellt wird. Auf diese Weise wird die Stromtreiberfä­ higkeit der Differenzverstärkerschaltung 20 herabgesetzt, wo­ durch der Stromverbrauch vermindert wird. Es existiert aller­ dings der Nachteil, daß der Stromverbrauch nicht in hohem Maße vermindert werden kann.
  • (2) Da Strom während der aktiven Periode verbraucht wird, muß bei der in Fig. 35 gezeigten Peripherieschaltung 4 die Strom­ treiberfähigkeit des Differenzverstärkers 20 in der internen Spannungsabsenkungsschaltung 1a durch Setzen des Steuersignals Φ1 auf logisch hohen Pegel während der aktiven Periode erhöht werden, wie in Fig. 39 gezeigt. Daher steigt der Stromver­ brauch im Differenzverstärker 20 mit dem Anstieg der Dauer der aktiven Periode.
Bei der in Fig. 35 gezeigten internen Spannungsabsenkungs­ schaltung 1b befindet sich das Steuersignal Φ2 auf logisch niedrigem Pegel nur während einer festgelegten Periode nach der Aktivierung des Leseverstärkers in der aktiven Periode, wodurch die Stromtreiberwirkung der Schaltung 1b erhöht wird, wie in Fig. 39 gezeigt. Danach wird Strom nur von dem in Fig. 37 gezeigten Transistor Q26 bereitgestellt. Beim geschilderten Fall besteht der Nachteil, daß der Stromverbrauch nicht in ho­ hem Maße reduziert werden kann, wie oben beschrieben.
  • (3) Da der Stromverbrauch zwischen dem DRAM 3 und der Periphe­ rieschaltung 4 während der gleichen aktiven Periode unter­ schiedlich ist, muß der Stromverbrauch für jede interne Schal­ tung vermindert werden.
  • (4) Die Stromversorgungsfähigkeit der internen Spannungsabsen­ kungsschaltung 1b nach Fig. 35 wird nur für eine festgelegte Periode nach der Aktivierung des Leseverstärkers während der aktiven Periode erhöht, wie in Fig. 39 gezeigt. Der Stromver­ brauch während eines Refresh-Zyklus ist allerdings unter­ schiedlich von dem eines Normalzyklus. Insbesondere wenn die Zeitdauer des Refresh-Zyklus ansteigt, steigt der Betriebs­ strom in der internen Spannungsabsenkungsschaltung 1b an, was zu einem Anstieg des Stromflusses während des Refresh führt.
  • (5) Für den Burn-in-Test bei einer Halbleitervorrichtung mit interner Spannungsabsenkungsschaltung nach Fig. 43 ist es nö­ tig, eine deutlich höhere externe Versorgungsspannung als 7 V an den externen Spannungsversorgungsanschluß anzu­ legen, um eine genügend hohe Spannung an die interne Schaltung zu be­ kommen. In diesem Fall wird die hohe externe Versorgungsspan­ nung auch an diejenigen internen Schaltungen, wie den Ausgabepuffer 5, angelegt, die von sich aus direkt durch die externe Versorgungsspannung Vcc betrieben werden. Dies führt zu der Gefahr, daß Schaltungselemente der internen Schaltung zerstört werden können.
  • (6) Bei der in den Fig. 40-42 gezeigten internen Spannungsab­ senkungsschaltung fließt ein Durchgangsstrom durch die Pegel­ schiebeschaltung 90, wie oben beschrieben. Um einen Anstieg des Stromverbrauchs zu vermeiden, ist es nötig, den durch die Pegelschiebeschaltung 90 fließenden Strom zu vermindern. Dies führt zu einer langsameren Reaktion des Ausgangs der Pegel­ schiebeschaltung 90 auf die Schwankung der internen Versor­ gungsspannung IVcc.
Da außerdem die Schwankungsbreite der internen Versorgungs­ spannung IVcc durch Widerstände geteilt wurde, wird eine Ein­ gabeamplitude der Differenzverstärkerschaltung 20 kleiner. Dies führt zu dem Problem, daß die interne Spannungsabsen­ kungsschaltung keine sehr hohe Empfindlichkeit erreicht, trotz des Umstandes, daß die Schaltung die Pegelschiebeschaltung 90 aufweist.
  • (7) Eine Halbleitervorrichtung ohne interne Spannungsabsen­ kungsschaltung weist demgegenüber nur eine einzelne Versorgungsspannungs­ leitung L1 auf einem Chip ch auf, wie in Fig. 48 gezeigt. Diese Versorgungsspannungsleitung L1 ist mit einem Versor­ gungsspannungsanschluß pVcc verbunden, der die externe Versor­ gungsspannung Vcc empfängt. Hierdurch wird es möglich, das Po­ tential auf der Spannungsversorgungsleitung L1 von dem Span­ nungsversorgungsanschluß pVcc zu überwachen. Ein Bezugszeichen CIR beschreibt eine Schaltungsfläche.
Eine Halbleitervorrichtung mit einer internen Spannungsabsen­ kungsschaltung weist allerdings eine externe Versorgungslei­ tung und eine interne Versorgungsleitung auf einem Chip auf. Die externe Versorgungsleitung ist mit einem Spannungsversor­ gungsanschluß verbunden, während die interne Spannungsversor­ gungsleitung nicht mit dem Anschluß verbunden ist. Daher muß ein direktes Ankoppeln an die interne Spannungsversorgungslei­ tung erfolgen, um das Potential auf der internen Spannungsver­ sorgungsleitung überwachen zu können. Es besteht daher der Nachteil, daß das Potential auf der internen Spannungsversor­ gungsleitung bei einer vergossenen Halbleitervorrichtung nicht überwacht werden kann.
Aus der EP 0 063 483 A2 ist eine Halbleitervorrichtung nach dem Oberbegriff des Patentanspruchs 1 bekannt. Eine interne Spannungsversorgungserzeugungsschaltung empfängt dabei eine extern an­ gelegte Versorgungsspannung und erzeugt die interne abgesenkte Versorgungsspannung sowie eine weitere abgesenkte Spannung.
Aus der GB 2 232 829 ist ein interner Spannungskonverter für eine integrierte Halbleiterschaltung bekannt, der zwei Spannungsanlege­ einheiten aufweist, wobei in Abhängigkeit von einer anliegenden Last die Einheiten aktiviert werden.
Aufgabe der vorliegenden Erfindung ist es, den Stromverbrauch ei­ ner internen Spannungsabsenkungsschaltung zu vermindern, wobei gleichzeitig die interne Versorgungsspannung stabil an interne Schal­ tungen angelegt wird.
Dabei soll ein effizienter Beschleunigungstest (Alterungstest, burn-in) für eine Halbleitervorrichtung mit interner Spannungsabsenkungsschal­ tung durchgeführt werden können, ohne daß Schaltungselemente zerstört werden, und das Potential auf einer internen Versorgungs­ spannungsleitung soll überwacht werden können, ohne daß direkt auf die interne Versorgungsspannungsleitung zugegriffen wird.
Die Aufgabe wird durch die Halbleitervorrichtung nach dem Patentanspruch 1 gelöst. Vorteilhafte Weiterbildungen sind in den Unteransprüchen beschrieben.
Die interne Versorgungsspannung wird dabei durch die zweite Span­ nungsanlegeschaltung an die interne Schaltung während der Standby-Periode angelegt. Hierdurch wird es möglich, einen ständig durch die interne Schaltung fließenden Strom zu kom­ pensieren. Während der aktiven Periode wird die interne Ver­ sorgungsspannung durch die erste und die zweite Spannungsanle­ geschaltung an die interne Schaltung angelegt. Hierdurch wird es möglich, einen durch die interne Schaltung fließenden Be­ triebsstrom zu kompensieren. Wenn ferner der Betrieb der in­ ternen Schaltung während der aktiven Periode stabil wird, wird die erste Spannungsanlegeschaltung deaktiviert. Daher kann selbst während einer längeren aktiven Periode der Stromver­ brauch hinreichend vermindert werden.
Dies führt zu einer Halbleitervorrichtung mit höherer Leistung und niedrigerem Stromverbrauch.
Eine Halbleitervorrichtung entsprechend einer weiteren Ausführungsform kann eine Mehrzahl von internen Spannungsab­ senkungsschaltungen zum Absenken einer externen Versorgungs­ spannung auf vorbestimmte interne Versorgungsspannungen, eine Mehrzahl von internen Schaltungen, die jeweils der Mehrzahl von internen Spannungsabsenkungsschaltungen entsprechen, sowie eine Steuerschaltung zum Steuern der Mehrzahl von internen Spannungsabsenkungsschaltungen umfassen. Jede der internen Schaltungen wird mit ihrer entsprechenden internen Versorgungsspannung be­ trieben, um einen Betrieb mit einer aktiven Periode und einer Standby-Periode durchzuführen.
Jede der internen Spannungsabsenkungsschaltungen umfaßt wiederum eine erste Spannungsanlegeschaltung und eine zweite Spannungsanle­ geschaltung. Die erste Spannungsanlegeschaltung umfaßt eine Feldeffektvorrichtung eines ersten Leitungstyps und reagiert auf eine erste Referenzspannung, um in einer Rückkopplung die Feldeffektvorrichtung vom ersten Leitungstyp zu steuern, um so eine interne Versorgungsspannung an die interne Schaltung an­ zulegen. Die zweite Spannungsanlegeschaltung umfaßt eine Feld­ effektvorrichtung eines zweiten Leitungstyps, die auf eine zweite Referenzspannung reagiert, zum Ausgeben einer internen Versorgungsspannung an die interne Schaltung. Die Mehrzahl von internen Schaltungen führen verschiedene Operationen durch.
Die Steuerschaltung aktiviert die erste Spannungsanlegeschal­ tung jeder internen Spannungsabsenkungsschaltung während der aktiven Periode, und deaktiviert die erste Spannungsanlege­ schaltung jeder internen Spannungsabsenkungsschaltung während der Standby-Periode. Ferner deaktiviert die Steuerschaltung die entsprechende erste Spannungsanlegeschaltung, wenn der Be­ trieb während der aktiven Periode in einem stabilen Zustand ist.
Wenn der Betrieb jeder internen Schaltung während der aktiven Periode in einem stabilen Zustand ist, wird deren entspre­ chende erste Spannungsanlegeschaltung deaktiviert. Daher wird der Stromverbrauch minimiert, wenn entsprechende interne Ver­ sorgungsspannungen an die Mehrzahl von internen Schaltungen, die verschiedene Operationen durchführen, angelegt werden.
Dies führt zu einer Halbleitervorrichtung mit größerer Lei­ stungsfähigkeit und niedrigerem Stromverbrauch.
Eine Halbleitervorrichtung entsprechend einer weiteren Ausführungsform umfaßt eine interne Spannungsabsenkungsschal­ tung zum Absenken einer externen Versorgungsspannung auf eine vorbestimmte interne Versorgungsspannung, eine von einer in­ ternen Versorgungsspannung betriebene dynamische Speichervor­ richtung sowie eine Steuerschaltung zum Aktivieren der inter­ nen Spannungsabsenkungsschaltung nur für einen Mindestzeit­ raum, der für den Refresh der Speichervorrichtung während des Refresh-Betriebs benötigt wird.
Die Speichervorrichtung umfaßt einen Speicher mit einer Mehr­ zahl von Speicherzellen zum Speichern von Daten darin, eine Auswahlschaltung zum Auswählen einer Speicherzelle für das Wiederauffrischen (refresh) sowie einen Leseverstärker zum Verstärken der aus der ausgewählten Speicherzelle gelesenen Daten. Die interne Spannungsabsenkungsschaltung legt eine in­ terne Versorgungsspannung an den Leseverstärker an. Vorzugs­ weise aktiviert die Steuerschaltung die interne Spannungsab­ senkungsschaltung nur für einen kurzen Zeitraum, der benötigt wird, um die ausgewählte Speicherzelle in der Refresh-Opera­ tion wieder aufzufrischen.
Dabei umfaßt die Steuerschaltung eine erste Signalgene­ ratorschaltung, die auf den Anfang des Refresh der ausgewähl­ ten Speicherzelle zum Erzeugen eines ersten Signals reagiert, eine zweite Signalgeneratorschaltung, die auf die Vollendung des Refresh der ausgewählten Speicherzelle zum Erzeugen eines zweiten Signals reagiert, sowie eine Steuersignalgenerator­ schaltung zum Erzeugen eines Steuersignals, das als Reaktion auf das erste Signal aktiviert und als Reaktion auf das zweite Signal deaktiviert wird.
In der Refresh-Periode der dynamischen Speichervorrichtung wird die interne Spannungsabsenkungsschaltung nur für einen geringen Zeitraum, der für den Refresh benötigt wird, akti­ viert, während sie nach Beendigung der Wiederauffrischungsope­ ration deaktiviert wird. Folglich fließt kein unnötiger Strom während des Refresh, unabhängig von der Länge eines Refresh- Zyklus. Hierdurch wird eine Verminderung im Stromfluß während der Refresh-Zeit ermöglicht. Eine Halbleitervorrichtung mit höherer Leistung und niedrigerem Stromverbrauch wird daher er­ halten.
Eine Halbleitervorrichtung entsprechend einer weiteren Ausführungsform umfaßt einen Spannungsversorgungsanschluß zum Empfangen einer externen Versorgungsspannung, eine interne Spannungsabsenkungsschaltung zum Absenken der externen Versor­ gungsspannung auf eine vorbestimmte interne Versorgungsspan­ nung, eine von einer internen Versorgungsspannung betriebene interne Schaltung, einen zwischen dem Versorgungsspannungsan­ schluß und der internen Schaltung vorgesehenen Schalter sowie eine Steuerschaltung.
Die Steuerschaltung aktiviert die interne Spannungsabsenkungs­ schaltung und schaltet den Schalter in einem Normalbetrieb ab, während es für einen Test die interne Spannungsabsenkungs­ schaltung deaktiviert und den Schalter einschaltet.
Die Halbleitervorrichtung empfängt externe Steuersignale zum Steuern der internen Schaltung. Vorzugsweise führt die Steuer­ schaltung eine Steuerung für einen Test durch, wenn der Takt des Steuersignals ein vorbestimmter Takt unterschiedlich vom Normalbetrieb ist.
Die Halbleitervorrichtung umfaßt ferner eine Schaltung zum Empfangen eines externen Steuersignals zum Steuern der inter­ nen Schaltung sowie einen externen Anschluß zum Empfangen ei­ nes vorbestimmten Signals oder eines vorbestimmten Potentials. Die Steuerschaltung führt vorzugsweise die Steuerung für einen Test durch, wenn der Zeitpunkt des Steuersignals ein vorbe­ stimmter Zeitpunkt verschieden von dem im Normalbetrieb ist, und ein Spannungspegel auf dem externen Anschluß einen vorbe­ stimmten Spannungspegel aufweist, der unterschiedlich von dem des Normalbetriebs ist.
Während eines Tests wird die externe Versorgungsspannung direkt an die interne Schaltung angelegt. Hierdurch wird es möglich, eine für den Test notwendige hohe Spannung an die interne Schaltung anzulegen, ohne extern eine Überspannung anzulegen. Daher kann ein effizienter Beschleunigungstest (Acceleration- Test) durchgeführt werden, ohne daß Schaltungselemente zer­ stört werden.
Durch das Verfahren zum Überwachen eines Potentials auf einer inter­ nen Spannungsversorgungsleitung einer vorstehend beschriebenen Halbleiter­ vorrichtung wird es möglich, das Potential auf der internen Spannungsversorgungsleitung ohne direkten Zugriff auf die in­ terne Spannungsversorgungsleitung zu überwachen. Insbesondere erlaubt dies die Überwachung des Potentials auf der internen Spannungsversorgungsleitung bei einer vergossenen Halbleiter­ vorrichtung.
Es folgt die Beschreibung von Ausführungsbeispielen anhand der Fig. (1-34), in Hinblick auf herkömmliche Halbleitervor­ richtungen (35-48).
Von den Figuren zeigt
Fig. 1 ein Blockdiagramm mit dem Aufbau einer Halbleitervor­ richtung entsprechend einer ersten Ausführungsform der Erfindung;
Fig. 2 ein Schaltbild mit dem Aufbau eines Teils einer zugehörigen in­ ternen Spannungsabsenkungsschaltung;
Fig. 3 ein Schaltbild mit einem weiteren Beispiel der internen Spannungsabsenkungsschaltung;
Fig. 4 ein Schaltbild mit einem weiteren Beispiel der inter­ nen Spannungsabsenkungsschaltung;
Fig. 5 ein Blockdiagramm zum Verdeutlichen des Betriebs ei­ ner Steuersignalgeneratorschaltung;
Fig. 6 ein Signalpulsdiagramm zum Verdeutlichen eines Steu­ erbetriebs in einem Normalzyklus in einem normalen Modus;
Fig. 7 ein Signalpulsdiagramm zum Verdeutlichen eines Steu­ erbetriebs in einem CAS- vor RAS-Refresh-Zyklus in einem Normalmodus;
Fig. 8 ein Signalpulsdiagramm zum Verdeutlichen eines weite­ ren Beispiels der Steueroperation im CAS- vor RAS-Re­ fresh-Zyklus im Normalmodus;
Fig. 9 ein Blockdiagramm zum Verdeutlichen einer weiteren Steuerungsoperation der Steuersignalgeneratorschal­ tung;
Fig. 10 ein Signalpulsdiagramm zum Verdeutlichen des Zeitverlaufes eines Steuersignals;
Fig. 11 ein Blockdiagramm zum Verdeutlichen einer weiteren Steueroperation der Steuersignalgeneratorschaltung;
Fig. 12 ein Signalpulsdiagramm zum Verdeutlichen der Zeitge­ bung eines Steuersignals;
Fig. 13 ein Schaltbild mit dem Aufbau einer Burn-in-Modus- Setzschaltung;
Fig. 14 ein Schaltbild mit einem weiteren Beispiel der Burn- in-Modus-Setzschaltung;
Fig. 15 ein Diagramm mit dem Verlauf einer internen Versorgungsspannung;
Fig. 16 ein Blockdiagramm mit einem Beispiel des Aufbaus ei­ ner Burn-in-Modus-Setzsignalgeneratorschaltung;
Fig. 17 ein Signalpulsdiagramm zum Verdeutlichen eines Burn- in-Modus-Setzzyklus;
Fig. 18 ein Signalpulsdiagramm zum Verdeutlichen eines Burn- in-Modus-Reset-Zyklus;
Fig. 19 ein Blockdiagramm mit einem weiteren Beispiel des Aufbaus der Burn-in-Modus-Signalgeneratorschaltung;
Fig. 20 ein Signalpulsdiagramm zum Verdeutlichen eines Burn- in-Modus-Setzzyklus;
Fig. 21 ein Signalpulsdiagramm zum Verdeutlichen eines Burn- in-Modus-Reset-Zyklus;
Fig. 22 ein Blockdiagramm mit dem Aufbau einer Halbleitervor­ richtung entsprechend einer zweiten Ausführungsform der Erfindung;
Fig. 23 ein Blockdiagramm zum Verdeutlichen des Betriebs ei­ ner Aktivierungssignalgeneratorschaltung;
Fig. 24 ein Signalpulsdiagramm zum Verdeutlichen der Zeitge­ bung eines Aktivierungssignals in einem Normalzyklus in einem Normalmodus;
Fig. 25 ein Signalpulsdiagramm zum Verdeutlichen der Zeitge­ bung eines Aktivierungssignals in einem CAS- vor RAS- Refresh-Zyklus in einem Normalmodus;
Fig. 26 ein Blockdiagramm mit einem anderen Beispiel einer internen Spannungsabsenkungsschaltung;
Fig. 27 ein Schaltbild mit einer detaillierten Konfiguration eines Teils der internen Spannungsabsenkungsschaltung nach Fig. 26;
Fig. 28 ein Schemadiagramm mit dem Aufbau auf einem Chip ei­ ner Halbleitervorrichtung mit einer internen Versor­ gungsspannungsleitung;
Fig. 29 ein Schaltbild mit einem ersten Beispiel einer Über­ wachungsschaltung;
Fig. 30 ein Schaltbild mit einem zweiten Beispiel der Überwa­ chungsschaltung;
Fig. 31 ein Schaltbild mit einem dritten Beispiel der Überwa­ chungsschaltung;
Fig. 32 ein Schaltbild mit einem vierten Beispiel der Überwa­ chungsschaltung;
Fig. 33 ein Schaltbild mit einem fünften Beispiel der Überwa­ chungsschaltung;
Fig. 34 ein Schaltbild mit einem sechsten Beispiel der Über­ wachungsschaltung;
Fig. 35 ein Blockschaltbild mit dem Aufbau eines herkömmli­ chen MOS-DRAM mit interner Spannungsabsenkungsschal­ tung;
Fig. 36 ein Blockschaltbild mit einem Beispiel des Aufbaus der zugehörigen internen Spannungsabsenkungsschaltung;
Fig. 37 ein Schaltbild mit einem detaillierten Aufbau der in­ ternen Spannungsabsenkungsschaltung;
Fig. 38 ein Schaltbild mit Spannungscharakteristika der in­ ternen Spannungsabsenkungsschaltung;
Fig. 39 ein Signalpulsdiagramm zum Verdeutlichen des Betriebs der internen Spannungsabsenkungsschaltung nach Fig. 35;
Fig. 40 ein Blockdiagramm mit einem weiteren Beispiel der in­ ternen Spannungsabsenkungsschaltung;
Fig. 41 ein Schaltbild mit einem detaillierten Aufbau eines Teils der internen Spannungsabsenkungsschaltung nach Fig. 40;
Fig. 42 ein Schaltbild mit einem weiteren Beispiel des Auf­ baus der internen Spannungsabsenkungsschaltung;
Fig. 43 ein Schaltbild mit dem Aufbau einer herkömmlichen in­ ternen Spannungsabsenkungsschaltung für einen Burn- in-Test;
Fig. 44 ein Schaltbild mit einem detaillierten Aufbau einer Referenzspannungsgeneratorschaltung;
Fig. 45 ein Diagramm zum Verdeutlichen der Abhängigkeit einer Referenzspannung einer externen Versorgungsspannung bei der internen Spannungsabsenkungsschaltung in Fig. 43;
Fig. 46 ein Diagramm mit den Charakteristika einer internen Versorgungsspannung der internen Spannungsabsenkungs­ schaltung nach Fig. 43;
Fig. 47 ein Diagramm zum Verdeutlichen der Nachteile der her­ kömmlichen Spannungsabsenkungsschaltung; und
Fig. 48 ein Schemadiagramm mit der Struktur auf einem Chip einer Halbleitervorrichtung ohne interne Spannungs­ versorgungsleitung.
(1) Erste Ausführungsform (Fig. 1-21) (a) Gesamtstruktur und Funktionsweise
Die Fig. 1 zeigt ein Blockdiagramm mit dem Aufbau einer Halb­ leitervorrichtung entsprechend einer ersten Ausführungsform. Eine Halbleitervorrichtung CH umfaßt eine interne Spannungsab­ senkungsschaltung 1, einen DRAM 3, eine Peripherieschaltung 4 und einen Ausgabepuffer 5, wobei der DRAM 3 und die Peripherieschaltung 4 die interne Schaltung bilden. Die interne Spannungsabsenkungs­ schaltung 1 senkt eine externe Versorgungsspannung Vcc auf eine interne Versorgungsspannung IVcc und legt die abgesenkte (konvertierte) Spannung sowohl an den DRAM 3 als auch die Pe­ ripherieschaltung 4 an. Der Ausgabepuffer 5 wird durch die ex­ terne Versorgungsspannung Vcc betrieben.
Wie die herkömmliche interne Spannungsabsenkungsschaltung um­ faßt die interne Spannungsabsenkungsschaltung 1 einen Refe­ renzspannungsgeneratorkreis bzw. Referenzspannungsgeneratorschaltung 10 zum Erzeugen einer Referenzspannung VR1, eine Differenzverstärkerschaltung 20 sowie eine Treiberschaltung 30, die gemeinsam die erste Spannungsanlegeschaltung bilden, und umfaßt ferner einen n-Kanaltreiber­ kreis 40 sowie eine Referenzspannungsgeneratorschaltung 45, die gemeinsam die zweite Spannungsanlegeschaltung bilden. Die Referenzspannungsgeneratorschaltung 45 erzeugt eine Refe­ renzspannung VR2 und legt diese an die n-Kanaltreiberschaltung 40 an. Die n-Kanaltreiberschaltung 40 empfängt die Referenz­ spannung VR2, um, wie nachfolgend beschrieben, die interne Versorgerspannung IVcc zu erzeugen.
Eine Burn-in-Modus-Setzschaltung (Schalter) 50 ist zwischen einer exter­ nen Spannungsversorgungsleitung L1, die mit einer externen Versorgungsspannung Vcc beaufschlagt ist, und einer internen Spannungsversorgungsleitung L2, die mit einer internen Versor­ gungsspannung IVcc beaufschlagt ist, verbunden. Die Burn-in- Modus-Setzschaltung 50 wird durch ein Burn-in-Modus-Setzsignal BVD gesteuert, das von einer als Burn-in-Modus-Setzsignalerzeuger­ kreis 70 ausgebildeten Steuerschaltung erzeugt wurde.
Die Differenzverstärkerschaltung 20 wird durch ein Aktivie­ rungssignal ACT gesteuert, das von einem Aktivierungssignalge­ neratorkreis 80 erzeugt wurde. Die Aktivierungssignalgenera­ torschaltung 80 erzeugt das Aktivierungssignal ACT als Reak­ tion auf ein Steuersignal ΦX, das von einer als Steuersignalgenerator­ kreis 60 ausgebildeten Steuerschaltung erzeugt wurde, und auf das Burn-in-Modus-Setzsignal BVD, das von der Burn-in-Modus-Setzsignalgeneratorschaltung 70 erzeugt wurde.
Während eines Normalmodus (normaler Betrieb) wird die Burn-in- Modus-Setzschaltung 50 durch das Burn-in-Modus-Setzsignal BVD deaktiviert. Zu dem Zeitpunkt liegt das Steuersignal ΦX der Steuersignalgeneratorschaltung 60 als Aktivierungssignal ACT am Differenzverstärkerkreis 20 an. Daher wird die Differenz­ verstärkerschaltung 20 vom Steuersignal ΦX gesteuert. Norma­ lerweise stellt die n-Kanaltreiberschaltung 40 die interne Versorgungsspannung IVcc bereit. Während des Betriebs des DRAM 3 und der Peripherieschaltung 4 ist die Differenzverstärker­ schaltung 20 aktiviert, so daß eine unzureichende Stromliefer­ fähigkeit der n-Kanaltreiberschaltung 40 durch die Treiber­ schaltung 30 kompensiert wird.
Während eines Burn-in-Modus (Burn-in-Test) wird die Burn-in- Modus-Setzschaltung 50 aktiviert und die Differenzverstärker­ schaltung 20 deaktiviert. Dies bewirkt, daß die externe Span­ nung Vcc der externen Spannungsversorgungsleitung L1 direkt an die interne Spannungsversorgungsleitung L2 angelegt wird.
Der Aufbau der Referenzspannungsgeneratorschaltung 10 und der Treiberschaltung 30 ist vergleichbar mit dem in Fig. 37 gezeig­ ten. Der Aufbau der Differenzverstärkerschaltung 20 ist vergleich­ bar mit dem in Fig. 41 gezeigten. In diesem Fall wird ein Aktivierungssignal ACT an ein Gate eines Transistors Q31 ange­ legt.
Der in Fig. 37 gezeigte Aufbau kann als Schaltungskon­ figuration der Differenzverstärkerschaltung 20 benutzt werden. Der Transistor Q26 ist allerdings nicht vorgesehen, und der Logikpegel des Steuersignals ΦX ist umgekehrt.
(b) Details der internen Spannungsabsenkungsschaltung 1
Die Fig. 2 zeigt im Detail den Aufbau eines Teils der internen Spannungsabsenkungsschaltung 1. Ein n-Kanaltreiberkreis 40 umfaßt einen als N-Kanal-MOS-Transistor Q40 ausgebildeten zweiten Feldeffekttransistor. Der Transistor Q40 ist ein Source-Folger und ist parallel zu einem Transistor Q35 (dem ersten Feldeffekttransistor) der Treiberschaltung 30 verbunden. An das Gate des Transistors Q40 ist die Referenzspannung VR2 angelegt. Die Re­ ferenzspannung VR2 wird wie in der folgenden Gleichung be­ stimmt:
VR2 = IVcc + Vth,
wobei Vth die Schwellenspannung des Transistors Q40 ist. Da die Beziehung VR1 = IVcc erfüllt ist, wird die Referenzspannung VR2 auf (4 + Vth)V gesetzt, wenn die Referenzspannung VR1 4 V beträgt.
Da der Transistor Q40 im Sättigungsbereich arbeitet, kann er stets eine konstante interne Versorgungsspannung IVcc bereit­ stellen, obwohl seine Stromlieferfähigkeit geringer ist. Hier­ durch wird es möglich, den Strom zu kompensieren, der perma­ nent im DRAM 3 und in der Peripherieschaltung 4 verbraucht wird. Während des Betriebs des DRAM 3 und der Peripherieschal­ tung 4 wird der Differenzverstärker 20 aktiviert, so daß die interne Versorgungsspannung IVcc durch sowohl die Treiberschal­ tung 30 als auch die n-Kanaltreiberschaltung 40 bereitgestellt wird.
Wie in Fig. 3 gezeigt, kann eine Pegelschiebeschaltung 90 vor­ gesehen sein, um den Pegel der Ausgabespannung der Treiber­ schaltung 30 zu verschieben und die im Pegel verschobene Aus­ gabespannung an die Differenzverstärkerschaltung 20 anzulegen. Außerdem kann, wie in Fig. 4 gezeigt, das Aktivierungssignal ACT über einen Inverter 91 an die Pegelschiebeschaltung 90 an­ gelegt sein. Wenn in diesem Fall das Aktivierungssignal ACP logisch hohen Pegel erreicht, erreicht der Ausgang des Inver­ ters 91 logisch niedrigen Pegel. Folglich wird die Pegelschie­ beschaltung 90 aktiviert. Wenn andererseits das Aktivierungs­ signal ACT logisch niedrigen Pegel erreicht, ist der Ausgang des Inverters 91 auf logisch hohem Pegel. Daher wird die Pe­ gelschiebeschaltung 90 deaktiviert.
Wie oben beschrieben wird die Pegelschiebeschaltung 90 eben­ falls bei der Aktivierung des Differenzverstärkers 20 akti­ viert, während die Pegelschiebeschaltung 90 bei der Deaktivie­ rung des Differenzverstärkers 20 ebenfalls deaktiviert ist. Daher kann der Stromverbrauch weiter vermindert werden, wenn die Differenzverstärkerschaltung 20 und die Pegelschiebeschal­ tung 90 in einem Standby-Zustand inaktiv werden.
(c) Steuersignalgeneratorschaltung 60 und Steueroperation
Wie in Fig. 5 gezeigt, reagiert ein Refresh-Steuerkreis 61 auf ein extern angelegtes Zeilenadreßpulssignal/RAS und ein extern angelegtes Spaltenadreßpulssignal/CAS mit dem Anlegen eines Steuersignals an eine Leseverstärkersteuerschaltung 62. Die Leseverstärkersteuerschaltung 62 reagiert auf das angelegte Steuersignal und erzeugt ein Leseverstärkeraktivierungssignal SE. Die Steuersignalgeneratorschaltung 60 reagiert auf das Zeilenadreßpulssignal/RAS, das Spaltenadreßpulssignal/CAS und das Leseverstärkeraktivierungssignal SE und erzeugt ein Steu­ ersignal ΦX.
Nachfolgend wird eine Beschreibung der Steuerungsoperation der Steuersignalgeneratorschaltung 60 unter Bezug auf die Signal­ pulsdiagramme in den Fig. 6-8 vorgenommen.
Der Betrieb in einem normalen Zyklus im Normalmodus (Normalbetrieb) wird zuerst unter Bezug auf Fig. 6 beschrie­ ben. Wenn das Zeilenadreßpulssignal/RAS logisch niedrigen Pe­ gel erreicht und eine aktive Periode gestartet wird, steigt das Steuersignal ΦX auf einen logisch hohen Pegel. Folglich wird die Differenzverstärkerschaltung 20 aktiviert, so daß die Treiberschaltung 30 die interne Versorgungsspannung IVcc an den DRAM 3 und die Peripherieschaltung 4 anlegt. Hierdurch wird es möglich, den Zeilensetzsystemstrom, den Lesever­ stärkersystemstrom, den Spaltensystemstrom und den Zeilen- Reset-Systemstrom zu kompensieren.
Wenn das Zeilenadreßpulssignal/RAS logisch hohen Pegel er­ reicht und die aktive Periode beendet ist, fällt das Steuersi­ gnal ΦX auf einen logisch niedrigen Pegel. Folglich wird die Differenzverstärkerschaltung 20 deaktiviert, so daß die in­ terne Versorgungsspannung IVcc nur durch die n-Kanal-Treiber­ schaltung 40 angelegt wird. Während einer Standby-Periode ist der Stromverbrauch des DRAM 3 und der Peripherieschaltung 4 klein, und daher kann die interne Versorgungsspannung IVcc konstant gehalten werden.
Ein Betrieb in einem CAS- vor RAS-Refresh-Zyklus im Nor­ malmodus wird nachfolgend unter Bezug auf Fig. 7 beschrieben. Das Spaltensystem arbeitet nicht zum Zeitpunkt eines CAS- vor RAS-Refresh. Daher kann, selbst wenn das Zeilenadreßpulssi­ gnal/RAS logisch niedrigen Pegel erreicht, der Betrieb des DRAM 3 und der Peripherieschaltung 4 zu dem Zeitpunkt beendet werden, als der Refresh der Speicherzellen vollständig ist. Wenn zu diesem Zeitpunkt DRAM 3 und Peripherieschaltung 4 zu­ rückgesetzt werden, wird keine Stromspitze im DRAM 3 und in der Peripherieschaltung 4 erzeugt, selbst wenn das Zei­ lenadreßpulssignal/RAS danach auf logisch niedrigem Pegel steht.
Folglich wird das Innere der Halbleitervorrichtung in einen Standby-Zustand, wie in der Standby-Periode, versetzt. Das Steuersignal ΦX erreicht daher logisch hohen Pegel nur während des Zeitraums, in dem der Betrieb des DRAM 3 und der Periphe­ rieschaltung 4 beendet wird, so daß der Differenzverstärker 20 aktiviert wird. In allen anderen Perioden außer dieser Peri­ ode, selbst wenn das Zeilenadreßpulssignal/RAS auf logisch niedrigem Pegel steht, wird die interne Versorgungsspannung IVcc nur durch die n-Kanaltreiberschaltung 40 bereitgestellt.
Selbst wenn die Periode für das Zeilenadreßpulssignal/RAS auf niedrigem Pegel im CAS- vor RAS-Refresh-Zyklus länger wird, kann daher die im Differenzverstärkerkreis 20 verbrauchte Lei­ stung deutlich reduziert werden, wenn nur der Betrieb von DRAM 3 und Peripherieschaltung 4 beendet ist.
Ein weiteres Beispiel des Betriebs im CAS- vor RAS-Refresh-Zy­ klus im Normalmodus wird nachfolgend unter Bezug auf die Fig. 8 beschrieben. In dem Fall, daß DRAM 3 und Peripherieschaltung 4 nicht zum Zeitpunkt der Beendigung des Refresh sondern zum Zeitpunkt des Ansteigens des Zahlenadreßpulssignals/RAS auf hohen logischen Pegel zurückgesetzt werden, gilt das Zeitdia­ gramm des Steuersignals ΦX, wie in Fig. 8 gezeigt. Das Steuer­ signal ΦX erreicht logisch hohen Pegel nur zum Zeitpunkt einer Refresh-Operation und zum Zeitpunkt einer Rücksetzoperation, wobei es die Differenzverstärkerschaltung 20 aktiviert. In je­ der anderen Periode wird die interne Versorgungsspannung IVcc nur durch die n-Kanaltreiberschaltung 40 bereitgestellt. Folg­ lich kann der Stromverbrauch deutlich reduziert werden, selbst wenn die Periode, in der sich das Zeilenadreßpulssignal/RAS auf logisch niedrigem Pegel befindet, lang ist.
(d) Andere Steueroperationen der Steuersignalgeneratorschal­ tung 60 (Steuerschaltung)
Ein Betrieb der Steuersignalgeneratorschaltung 60 in einem au­ tomatischen Refresh-Zyklus wird nachfolgend unter Bezug auf die Fig. 9 und 10 beschrieben. In diesem Fall wird die Steuer­ signalgeneratorschaltung 60 durch eine Refresh-Steuerschaltung 61, eine Zeitgeber- bzw. Timerschaltung 64 und eine Verzögerungsschaltung 66 gesteuert.
Wenn der Auto-Refresh-Zyklus als Reaktion auf das Zeilenadreß­ pulssignal/RAS und das Spaltenadreßpulssignal/CAS gestartet wird, wird ein Aktivierungssignal vom Refresh-Steuerkreis 61 an eine Refresh-Adreßzählerschaltung 63 angelegt, und es wird auch ein Aktivierungssignal TE an die Zeitgeberschaltung (Timer) 64 angelegt. Folglich werden Refresh-Adreßzählerschal­ tung 63 und Timerschaltung 64 aktiviert. Folglich wird ein Re­ fresh-Adreßsignal RA von der Refresh-Adreßzählerschaltung 63 an einen Adreßpuffer 65 angelegt. Der Adreßpuffer 65 wird durch ein Steuersignal CN gesteuert, das vom Zeitgeber 64 aus­ gegeben wird. Der Adreßpuffer 65 reagiert auf das Adreßsignal RA und legt ein Adreßsignal AD an ein Speicherfeld MA (siehe Fig. 1) an. Dieses Adreßsignal AD bestimmt die Adresse, für die ein Wiederauffrischen (refresh) vorzunehmen ist.
Die Timerschaltung 64 legt ein Triggersignal A an die Verzöge­ rungsschaltung 66 und die Steuersignalgeneratorschaltung 60 an. Die Steuersignalgeneratorschaltung 60 reagiert auf den An­ stieg des Triggersignals A und bewirkt, daß das Steuersignal ΦX logisch hohen Pegel erreicht. Die Verzögerungsschaltung 66 verzögert das Triggersignal A um eine vorbestimmte Zeitperiode und gibt ein Verzögerungssignal DA aus. Die Steuersignalgene­ ratorschaltung 60 reagiert auf den Anstieg des Verzögerungssi­ gnals DA und bewirkt das Abfallen des Steuersignals ΦX auf einen logisch niedrigen Pegel.
Die Verzögerungszeit der Verzögerungsschaltung 66 ist vorab auf einen Zeitraum gesetzt, der hinreichend groß für die Voll­ endung einer Restore-Operation in einer wiederaufzufrischenden Speicherzelle ist. Der in Fig. 1 gezeigte Differenzverstärker 20 wird durch dieses Steuersignal ΦX aktiviert und deakti­ viert. Folglich ist der Differenzverstärker 20 nur während der Periode aktiviert, in der die Speicherzelle wiederaufgefrischt wird, und daher fließt kein unnötiger Strom während des Re­ fresh, so daß der Refresh-Strom vermindert werden kann.
Im normalen Zyklus wird ein extern angelegtes Adreßsignal ADD als Adreßsignal AD über den Adreßpuffer 65 an das Speicherfeld MA (siehe Fig. 1) angelegt.
Der Betrieb im CAS- vor RAS-Refresh-Zyklus wird nachfolgend unter Bezug auf die Fig. 11 und 12 beschrieben. In dem Fall wird die Steuersignalgeneratorschaltung 60 durch eine Refresh- Steuerschaltung 61, eine Refresh-Adreßzählerschaltung 63, einen Adreßpuffer 65, eine Wortleitungssteuerschaltung 69, eine Leseverstärkerschaltung 67 und einen Verzögerungskreis 68 gesteuert.
Wenn der CAS- vor RAS-Refresh-Zyklus als Reaktion auf das Zei­ lenadreßpulssignal/RAS und Spaltenadreßpulssignal/CAS gestar­ tet wird, wird ein Aktivierungssignal der Refresh-Steuerschal­ tung 61 an die Refresh-Adreßzählerschaltung 63 angelegt. Folg­ lich wird die Refresh-Adreßzählerschaltung 63 aktiviert, so daß ein Refresh-Adreßsignal RA an den Adreßpuffer 65 angelegt wird.
Der Adreßpuffer 65 reagiert auf dieses Refresh-Adreßsignal RA und legt ein Adreßsignal AD an das Speicherfeld MA (siehe Fig. 1) an, und das Refresh-Adreßsignal RA wird auch an die Wort­ leitungssteuerschaltung 69 und die Leseverstärkersteuerschal­ tung 67 angelegt. Folglich gibt die Wortleitungssteuerschal­ tung 69 ein Wortleitungssteuersignal RX aus, und die Lesever­ stärkersteuerschaltung 67 gibt ein Leseverstärkeraktivierungs­ signal SE aus. Die Verzögerungsschaltung 68 verzögert das Le­ severstärkeraktivierungssignal SE für eine vorbestimmte Zeit­ periode und gibt ein Verzögerungssignal SED aus.
Die Steuersignalgeneratorschaltung 60 reagiert auf den Anstieg des Wortleitungssteuersignals RX und bewirkt, daß das Steuer­ signal ΦX logisch hohen Pegel erreicht, während es auf den An­ stieg des Verzögerungssignals SED reagiert, durch das das Steuersignal ΦX auf logisch niedrigen Pegel abfällt. Die Ver­ zögerungsszeit durch die Verzögerungsschaltung 68 wird auf eine hinreichend lange Zeit für die Beendigung eines Restore- Betriebs der wiederaufzufrischenden Speicherzelle gesetzt. Die Differenzverstärkerschaltung 20 wird durch dieses Steuersignal ΦX aktiviert und deaktiviert.
Da, wie oben beschrieben, die Differenzverstärkerschaltung 20 nur während der Periode des Refresh der Speicherzelle akti­ viert ist, fließt kein unnötiger Strom während der Refresh- Zeit, so daß der Strom beim Refresh vermindert werden kann.
Die Steuerungsoperation der Fig. 9-12 ist ebenfalls auf die interne Spannungsabsenkungsschaltung 1b nach Fig. 35 anwend­ bar. In diesem Fall kann ebenfalls der Strom während des Re­ fresh vermindert werden.
(e) Details der Burn-in-Modus-Setzschaltung 50 (Schalter)
Die Fig. 13 zeigt einen Detailaufbau der Burn-in-Modus-Setz­ schaltung 50. Die Burn-in-Modus-Setzschaltung 50 umfaßt einen P-Kanal-MOS-Transistor Q50. Der Transistor Q50 ist parallel mit dem Transistor Q35 der Treiberschaltung 30 verbunden. An das Gate des Transistors Q50 wird das Burn-in-Modus-Setzsignal BVD angelegt.
Im Normalmodus erreicht das Burn-in-Modus-Setzsignal logisch hohen Pegel. Hierdurch wird der Transistor Q50 ausgeschaltet. Zu dem Zeitpunkt wird das Steuersignal ΦX als Aktivierungssi­ gnal ACT an die Differenzverstärkerschaltung 20 angelegt. Folglich wird die interne Versorgungsspannung IVcc durch die Treiberschaltung 30 angelegt.
Im Burn-in-Modus-Test erreicht das Burn-in-Modus-Setzsignal BVD logisch niedrigen Pegel. Hierdurch wird der Transistor Q50 eingeschaltet. Folglich wird die externe Versorgungsspannung Vcc direkt an die interne Versorgungsspannungsleitung L2 ange­ legt. Daher ist Vcc = IVcc erfüllt. Zu diesem Zeitpunkt er­ reicht das Aktivierungssignal ACT logisch niedrigen Pegel. Folglich wird die Differenzverstärkerschaltung 20 deaktiviert, so daß der Ausgang der Differenzverstärkerschaltung 20 logisch hohen Pegel erreicht. Hierdurch wird der Transistor Q35 ausge­ schaltet.
Die Fig. 14 zeigt ein anderes Beispiel der Burn-in-Modus-Setz­ schaltung 50. Die Burn-in-Modus-Setzschaltung 50 umfaßt einen N-Kanal-MOS-Transistor Q51 und einen Inverter 51. Der Transi­ stor Q51 ist zwischen einem Gate des Transistors Q35 der Trei­ berschaltung 30 und einem Erdanschluß verbunden. An das Gate des Transistors Q51 ist über den Inverter 51 das Burn-in-Mo­ dus-Setzsignal BVD angelegt.
Im Normalmodus erreicht das Burn-in-Modus-Setzsignal BVD lo­ gisch hohen Pegel, so daß der Transistor Q51 ausgeschaltet ist. Folglich bildet die Differenzverstärkerschaltung 20 und die Treiberschaltung 30 eine Rückkopplungsschleife, und die interne Versorgungsspannung IVcc wird angelegt.
Im Burn-in-Modus erreicht das Burn-in-Modus-Setzsignal BVD logisch niedrigen Pegel, so daß der Transistor Q51 eingeschal­ tet ist. Folglich wird der Transistor Q35 der Treiberschaltung 30 eingeschaltet, so daß die externe Versorgungsspannung Vcc direkt an die interne Spannungsversorgungsleitung L2 angelegt wird.
Fig. 15 zeigt die Charakteristik der internen Versorgungs­ spannung IVcc. Im Burn-in-Modus entspricht die externe Versor­ gungsspannung Vcc der internen Versorgungsspannung IVcc, und daher wird keine unnötige Überspannung an eines der Schal­ tungselemente angelegt. Da eine präzise Spannung an jedes Schaltungselement unabhängig von Änderungen der Verfahrenspa­ rameter angelegt werden kann, kann ein hochgradig genauer und reproduzierbarer Burn-in-Test durchgeführt werden.
Die Burn-in-Modus-Setzschaltung 50 ist ebenfalls auf die in Fig. 35 gezeigte Halbleitervorrichtung anwendbar. Auch in dem Fall ist ein hochgradig genauer und reproduzierbarer Burn-in- Test durchführbar.
(f) Details der Burn-in-Modus-Setzsignalgeneratorschaltung 70
Die Fig. 16 zeigt ein Beispiel der Burn-in-Modus-Setzsignalge­ neratorschaltung 70, und die Fig. 17 und 18 zeigen Signalpuls­ diagramme eines Burn-in-Modus-Setzzyklus bzw. eines Burn-in- Modus-Reset-Zyklus.
Der Burn-in-Modus-Setzzyklus wird zuerst beschrieben. Ein Zeitsignalgenerator 71 erzeugt einen Zähler-Reset-Impuls ΦA, wenn ein Spaltenadreßpulssignal/CAS und ein Schreibaktivie­ rungssignal/WE sich auf niedrigem Pegel zu dem Zeitpunkt be­ finden, daß ein Zeilenadreßpulssignal/RAS abfällt. Hierdurch beginnt ein n-Bitzähler 72 zu zählen.
Das Spaltenadreßpulssignal/CAS wird als ein Eingang des n-Bit­ zählers 72 angelegt. Wenn eine Operation zum Ändern des Logik­ pegels des Spaltenadreßpulssignals/CAS auf logisch hohen Pegel und logisch niedrigen Pegel 2n-male wiederholt worden ist, steigt das Zählersignal ΦC aus dem n-Bitzähler 72 auf logisch hohen Pegel. Ein Burn-in-Modus-Setzsignal BVD aus einem Puffer 73 fällt auf logisch niedrigen Pegel als Reaktion auf den An­ stieg des Zählersignals ΦC.
Nachfolgend wird der Burn-in-Modus-Reset-Zyklus beschrieben. Der Zeitsignalgenerator 71 erzeugt einen Zähler-Reset-Impuls ΦB, wenn das Spaltenadreßpulssignal/CAS und das Schreibakti­ vierungssignal/WE auf logisch niedrigem Pegel bzw. logisch ho­ hem Pegel stehen, zum Zeitpunkt des Abfallens des Zeilenadreß­ pulssignals/RAS. Folglich wird ein n-Bitzähler 72 zurückge­ setzt, so daß das Zählersignal ΦC auf logisch niedrigen Pegel abfällt. Das aus dem Puffer 73 ausgegebene Burn-in-Modus-Setz­ signal BVD steigt auf logisch hohen Pegel als Reaktion auf den Abfall des Zählersignals ΦC.
Wie in dem obigen Beispiel beschrieben, wird der Burn-in-Modus gesetzt, indem das externe Spaltenadreßpulssignal/CAS umge­ schaltet wird, auf der Basis eines WCBR (WE-CAS vor RAS) Test­ modussetzzyklus, der von der JEDEC für einen 4M-Bit-DRAM stan­ dardisiert ist. Der Burn-in-Modus wird durch einen CBR- (CAS vor RAS) Zyklus oder ROR- (nur RAS-Refresh) Zyklus zurückge­ setzt.
Da das Setzen des Burn-in-Modus durch ein entsprechendes Zeit­ geberverfahren im obigen Beispiel zugänglich ist, braucht eine Burn-in-Vorrichtung keine Mehrzahl von Spannungsversorgungen im Burn-in-Test. Folglich kann das Setzen des Burn-in-Modus mit niedrigeren Kosten durchgeführt werden. Die Zeitgebung für den Burn-in-Modus ist nicht auf die oben beschriebene Abfolge beschränkt, es ist allerdings notwendig, eine zeitliche Ab­ folge von Signalen (Timing) zu wählen, die sich von einem Ti­ ming, das normalerweise nicht in Produktspezifikationen be­ schrieben ist, also dem Timing eines Normalzyklus, unterschei­ det.
Die Fig. 19 zeigt ein weiteres Beispiel des Burn-in-Modus- Setzsignalgeneratorkreises 70, und die Fig. 20 und 21 zeigen Signalpulsdiagramme eines Burn-in-Modus-Setzzyklus bzw. eines Burn-in-Modus-Reset-Zyklus.
Zuerst wird der Burn-in-Modus-Setzzyklus beschrieben. Eine De­ tektorschaltung für hohe Spannung 76 umfaßt N-Kanal-MOS-Tran­ sistoren Q71-Q7n in n-Stufen, die in Kaskade mit einem belie­ bigen Adreßanschluß verbunden sind. Ein Zeitgeber 74 erzeugt einen Taktimpuls ΦD, wenn ein Spaltenadreßpulssignal/CAS und ein Schreibaktivierungssignal/WE auf logisch niedrigem Pegel zu dem Zeitpunkt stehen, daß ein Zeilenadreßpulssignal/RAS ab­ fällt. Wenn zu dem Zeitpunkt eine hohe Spannung (Vcc+n·Vth) an den Adreßanschluß angelegt ist, befindet sich ein Si­ gnal ΦE auf logisch hohem Pegel. Wenn sich das Signal ΦE auf logisch hohem Pegel zu dem Zeitpunkt des Anstiegs des Taktim­ pulses ΦD befindet, bewirkt ein Puffer 75, daß ein Burn-in-Mo­ dus-Setzsignal BVD auf logisch niedrigen Pegel abfällt.
Nachfolgend wird der Burn-in-Modus-Reset-Zyklus beschrieben. Wenn das Spaltenadreßpulssignal/CAS und das Schreibaktivie­ rungssignal/WE auf logisch niedrigem bzw. logisch hohem Pegel zu dem Zeitpunkt stehen, da das Zeilenadreßpulssignal/RAS ab­ fällt, erzeugt der Timing-Generator 74 einen Taktimpuls ΦF. Der Puffer 75 reagiert auf den Anstieg des Taktimpulses ΦF und hebt das Burn-in-Modus-Setzsignal BVD auf logisch hohen Pegel an.
Beim obigen Beispiel wird das Burn-in-Modus-Setzsignal durch eine Kombination des WCBR-Testmodus-Setzzyklus und dem Anlegen einer hohen Spannung erzeugt, die höher als eine externe Ver­ sorgungsspannung Vcc in Produktbeschreibungen gewählt wird, an eine oder mehrere der Adreßanschlüsse.
In anderen Zyklen als dem Burn-in-Modus-Setzzyklus werden die entsprechenden Adreßanschlüsse mit einer Normalspannung eines hohen Pegels oder eines niedrigen Pegels als logisch hohem oder logisch niedrigem Pegel, aber keiner Hochspannung belegt. Eine Hochspannung kann als logisch hoher Pegel anstelle der normalen Spannung hohen Pegels angelegt werden.
Außerdem kann eine hohe Spannung, die zum Beispiel an einen Dateneingabeanschluß anstelle des Adreßanschlusses angelegt wird, auf die oben beschriebene hohe Spannung im Burn-in-Modus- Setz-Zyklus gesetzt werden.
(2) Zweite Auführungsform (a) Gesamtaufbau und schematischer Betrieb
Die Fig. 22 zeigt ein Blockdiagramm mit dem Aufbau einer Halb­ leitervorrichtung entsprechend der zweiten Ausführungsform. Diese Halbleitervorrichtung CH umfaßt zwei interne Spannungs­ absenkungsschaltungen 1A und 1B. Die interne Spannungsabsen­ kungsschaltung 1A konvertiert eine extern angelegte Versor­ gungsspannung Vcc zu einer internen Versorgungsspannung IVcc 1 und legt die abgesenkte Spannung an eine Peripherieschaltung 4 an. Die interne Spannungsabsenkungsschaltung 1B senkt die ex­ terne Versorgungsspannung Vcc auf eine interne Versorgungs­ spannung IVcc 2 ab und legt die abgesenkte Spannung an einen DRAM 3 an. Eine Aktivierungssignalgeneratorschaltung 60a er­ zeugt zwei Aktivierungssignale ACT 1 und ACT 2. Eine Diffe­ renzverstärkerschaltung 20 in der internen Spannungsabsen­ kungsschaltung 1A wird durch das Aktivierungssignal ACT 1 ge­ steuert und ein Differenzverstärker 20 in der internen Span­ nungsabsenkungsschaltung 1B wird durch das Aktivierungssignal ACT 2 gesteuert.
Wie in Fig. 23 gezeigt, erzeugt die Aktivierungssignalgenera­ torschaltung 60a die Aktivierungssignale ACT 1 und ACT 2 als Reaktion auf ein Zeilenadreßpulssignal/RAS, ein Spaltenadreß­ pulssignal/CAS und ein Leseverstärkeraktivierungssignal SE.
Nachfolgend wird eine Beschreibung des Betriebs in einem Nor­ malzyklus im Normalmodus unter Bezug auf die Fig. 24 vorgenom­ men. Das Aktivierungssignal ACT 1 steigt auf einen logisch ho­ hen Pegel als Reaktion auf das Abfallen des Zeilenadreßpulssi­ gnals/RAS. Folglich wird die Differenzverstärkerschaltung 20 in der internen Spannungsabsenkungsschaltung 1A aktiviert. Da­ nach steigt das Leseverstärkeraktivierungssignal SE auf lo­ gisch hohen Pegel. Als Reaktion auf den Anstieg des Lesever­ stärkeraktivierungssignals SE steigt das Aktivierungssignal ACT 2 auf einen logisch hohen Pegel. Folglich wird die Diffe­ renzverstärkerschaltung 20 in der internen Spannungsabsen­ kungskonvertierungsschaltung 1B aktiviert.
Das Aktivierungssignal ACT 2 fällt auf logisch niedrigen Pegel nach dem Ablauf einer vorbestimmten Zeitperiode. Folglich wird die Differenzverstärkerschaltung 20 in der internen Spannungs­ absenkungsschaltung 1B deaktiviert. Die Zeitperiode, für die sich das Aktivierungssignal ACT 2 auf logisch hohem Pegel be­ findet, wird auf einen Zeitraum festgelegt, der für das Kom­ pensieren des Leseverstärkersystemstroms benötigt wird.
Wenn das Zeilenadreßpulssignal/RAS auf logisch hohen Pegel an­ steigt, fällt das Aktivierungssignal ACT 1 auf logisch niedri­ gen Pegel. Folglich wird die Differenzverstärkerschaltung 20 in der internen Spannungsabsenkungsschaltung 1A deaktiviert.
Nachfolgend wird eine Beschreibung eines Betriebs in einem CAS- vor RAS-Refresh-Zyklus in einem Normalmodus unter Bezug auf die Fig. 25 vorgenommen. Das Aktivierungssignal ACT 1 steigt auf logisch hohen Pegel als Reaktion auf das Abfallen des Zeilenadreßpulssignals/RAS. Folglich wird die Differenz­ verstärkerschaltung 20 in der internen Spannungsabsenkungs­ schaltung 1A aktiviert. Das Leseverstärkeraktivierungssignal SE steigt dann auf logisch hohen Pegel. Als Reaktion auf den Anstieg des Leseverstärkeraktivierungssignals SE steigt das Aktivierungssignal ACT 2 auf logisch hohen Pegel. Folglich wird die Differenzverstärkerschaltung 20 in der internen Span­ nungsabsenkungsschaltung 1B deaktiviert.
Das Leseverstärkeraktivierungssignal SE fällt dann auf logisch niedrigen Pegel. Als Reaktion auf das Abfallen des Signals SE fällt das Aktivierungssignal ACT 1 auf logisch niedrigen Pe­ gel, und das Aktivierungssignal ACT 2 fällt auf logisch nied­ rigen Pegel. Folglich wird die Differenzverstärkerschaltung 20 in der internen Spannungskonverterschaltung 1A deaktiviert, so daß die interne Spannungsabsenkungsschaltung 1B deaktiviert wird. Folglich kann der Stromverbrauch während des CAS- vor RAS-Refresh-Zyklus vermindert werden.
(3) Ein weiteres Beispiel der internen Spannungsabsenkungs­ schaltung 1
Die Fig. 26 zeigt ein Blockdiagramm mit einem weiteren Bei­ spiel der internen Spannungsabsenkungsschaltung 1. Eine Ver­ stärkungsschaltung 100 zum Verstärken einer Ausgangsamplitude einer Pegelschiebeschaltung 90 ist zusätzlich in einer inter­ nen Spannungsabsenkungsschaltung vorgesehen. Ein Ausgang der Verstärkerschaltung 100 wird an die Differenzverstärkerschal­ tung 20 angelegt. Die Verstärkerschaltung 100 wird durch eine Referenzspannung VR1 gesteuert.
Die Fig. 27 zeigt einen detaillierten Aufbau eines Teils der internen Spannungsabsenkungsschaltung 1 nach Fig. 26. Der Auf­ bau der Differenzverstärkerschaltung 20, eine Treiberschaltung 30 sowie die Pegelschiebeschaltung 90 sind mit den in Fig. 40 gezeigten identisch. Allerdings wird das Aktivierungssignal ACT an das Gate eines Transistors Q31 in der Differenzverstär­ kerschaltung 20 angelegt. Die Verstärkerschaltung 100 ist eine Stromspiegelschaltung mit P-Kanal-MOS-Transistoren Q101 und Q102 sowie N-Kanal-MOS-Transistoren Q103 und Q104. An das Gate des Transistors Q103 wird die Referenzspannung VR1 angelegt, und das Gate des Transistors Q104 ist mit einem Knoten N6 der Pegelschiebeschaltung 90 verbunden. An das Gate eines N-Kanal- MOS-Transistors Q105 wird das Aktivierungssignal ACT angelegt.
Der Betrieb der Schaltung nach Fig. 27 wird nachfolgend be­ schrieben. Wenn die interne Versorgungsspannung IVcc niedri­ ger oder gleich 4 V ist, wird der Ausgang der Pegelschiebes­ chaltung 90 niedriger oder gleich 2,4 V, welches niedriger als die Referenzspannung VR1 ist. Folglich erreicht der Ausgang eines Knotens N7 der Verstärkerschaltung 100 einen logisch niedrigen Pegel von etwa 1 bis 2 V.
Wenn die interne Versorgungsspannung IVcc höher oder gleich 4 V beträgt, ist der Ausgang der Pegelschiebeschaltung 90 höher oder gleich 2,4 V, also höher als die Referenzspannung VR1. Folglich erreicht der Ausgang des Knotens N7 der Verstärkerschaltung 100 einen logisch hohen Pegel von etwa 4 bis 5 V. Da die Ampli­ tude der Ausgangsspannung der Pegelschiebeschaltung 90 durch die Verstärkerschaltung 100 verstärkt wird, wird die Empfind­ lichkeit der internen Spannungsabsenkungsschaltung verbessert.
Diese interne Spannungsabsenkungsschaltung ist sowohl auf eine Halbleitervorrichtung nach Fig. 35 als auch auf die in Fig. 1 gezeigte anwendbar.
(4) Überwachungsverfahren der internen Versorgungsspannungs­ leitung L2
Die Fig. 28 ist ein Schemadiagramm mit dem Aufbau auf einem Chip ch einer Halbleitervorrichtung mit einer externen Span­ nungsversorgungsleitung L1 zum Empfangen einer externen Ver­ sorgungsspannung Vcc sowie einer internen Versorgungsspannungs­ leitung L2 zum Empfangen einer internen Versorgungsspannung IVcc. Wie in Fig. 28 gezeigt, ist die externe Versorgungsspan­ nungsleitung L1 mit einem Spannungsversorgungsanschluß (pad) pVcc verbunden. Eine Überwachungsschaltung (Monitor) 110 ist zwischen einem beliebigem Anschluß pa zum Empfangen eines Si­ gnals oder eines vorbestimmten Potentials und der internen Spannungsversorgungsleitung L2 verbunden. Der Anschluß pa ist mit einem externen Anschlußbein verbunden.
(a) Erste Überwachungsmethode
Die Überwachungsschaltung 110 umfaßt N-Kanal-MOS-Transistoren QN1-QN3. Die Transistoren QQN1-QN3 sind in Reihe zwischen ei­ nem externen Bein EP und der internen Spannungsversorgungslei­ tung L2 verbunden. Es wird eine Schwellenspannung der Transisto­ ren QN1-QN3 von Vth angenommen.
Zuerst wird der Standby-Strom gemessen, der zwischen einem Stromversorgungsanschluß zum Empfangen der externen Versor­ gungsspannung Vcc und einem Erdanschluß für ein Erdpotential fließt. Dann wird das Potential am externen Anschluß EP schrittweise erhöht, während der durch Stromversorgungsan­ schluß und Erdanschluß fließende Strom überwacht wird. Das Po­ tential VINT der internen Versorgungsspannungsleitung L2 wird aus der folgenden Gleichung ausgerechnet, in der das Potential am externen Anschluß EP beim Ansteigen des zwischen Versor­ gungsspannungsanschluß und Erdanschluß fließenden Stroms VEXT ist.
VINT = VEXT - 3 · Vth
Hierdurch wird es möglich, das Potential auf der internen Spannungsversorgungsleitung L2 zu überwachen, ohne direkt auf die interne Versorgungsspannungsleitung L2 zuzugreifen.
(b) Zweite Überwachungsmethode
Die Überwachungsschaltung 110 umfaßt N-Kanal-MOS-Transistoren QN4 und QN5. Die Transistoren QN4 und QN5 sind in Reihe zwi­ schen einer Konstantspannungsquelle V und einem beliebigen ex­ ternen Anschlußbein EP verbunden. Die Konstantspannungsquelle V ist beispielsweise ein Spannungsversorgungsanschluß zum Emp­ fangen einer externen Versorgungsspannung Vcc. Der Transistor QN4 ist mit seinem Gate mit der internen Spannungsversorgungs­ leitung L2 verbunden. An das Gate des Transistors Q5 wird ein sog. Spezialmodussignal Φ aus einem Spezialmodussignalgenerator­ kreis 111 angelegt.
Die Spezialmodussignalgeneratorschaltung 111 erzeugt das Spe­ zialmodussignal Φ als Reaktion auf ein Zeilenadreßpulssi­ gnal/RAS, ein Spaltenadreßpulssignal/CAS und ein Schreibakti­ vierungssignal/WE. Es wird angenommen, daß die Schwellenspannung der Transistoren QN4 und QN5 Vth beträgt.
Zuerst werden die betreffenden Potentiale der Konstantspan­ nungsquelle V und des externen Anschlußbeins EP auf 5 V ge­ setzt, und das Potential des Spezialmodussignals Φ wird auf 7 V gesetzt. Dann wird das Potential des externen Anschlußbeins EP schrittweise abgesenkt, während der zwischen dem externen An­ schlußbein EP und der Konstantspannungsquelle V fließende Strom überwacht wird. Das Potential VINT der internen Span­ nungsversorgungsleitung L2 wird durch die folgende Gleichung ausgerechnet, in der das Potential des externen Anschlusses EP VEXT ist, wenn der Strom zwischen dem externen Anschlußbein EP und der Konstantspannungsquelle V zu fließen beginnt.
VINT = VEXT + Vth
Hierdurch wird es möglich, das Potential der internen Span­ nungsversorgungsleitung L2 zu überwachen, ohne direkt auf die interne Spannungsversorgungsleitung L2 zuzugreifen.
(c) Dritte Überwachungsmethode
Eine Überwachungsschaltung 110 umfaßt einen P-Kanal-MOS-Tran­ sistor QP1. Der Transistor QP1 ist zwischen einer internen Spannungsversorgungsleitung L2 und einem beliebigen externen Anschlußbein EP verbunden. An das Gate des Transistors QP1 wird ein spezielles Modussignal Φ angelegt. Ein N-Kanal-MOS- Transistor QN6 ist einer der Transistoren der internen Schal­ tung.
Wenn das Potential des Spezialmodussignals Φ auf 0 V gesetzt wird, wird der Transistor QP1 eingeschaltet, so daß das ex­ terne Anschlußbein EP und die interne Spannungsversorgungslei­ tung L2 miteinander elektrisch verbunden sind. Folglich kann das Potential VINT der internen Spannungsversorgungsleitung L2 durch die folgende Gleichung berechnet werden, wodurch das Po­ tential VEXT des externen Anschlusses EP überwacht wird.
VINT = VEXT
Hierdurch wird es möglich, das Potential der internen Span­ nungsversorgungsleitung L2 zu überwachen, ohne direkt auf die interne Spannungsversorgungsleitung L2 zuzugreifen.
(d) Vierte Überwachungsmethode
Eine Überwachungsschaltung 110 umfaßt einen N-Kanal-MOS-Tran­ sistor QN7 sowie einen P-Kanal-MOS-Transistor QP2. Der Transi­ stor QN7 ist zwischen einem beliebigen externen Anschluß EP1 und einem beliebigen externen Anschluß EP2 verbunden. Der Transistor QP2 ist zwischen der internen Spannungsversorgungs­ leitung L2 und einem Gate des Transistors QN7 verbunden. Ein Spezialmodussignal Φ wird an ein Gate des Transistors P2 ange­ legt.
Es wird angenommen, daß eine Schwellenspannung des Transistors QN7 Vth beträgt. Wenn das Potential des Spezialmodussignals Φ auf 0 V gesetzt wird, wird der Transistor QP2 eing 03744 00070 552 001000280000000200012000285910363300040 0002004205040 00004 03625eschaltet, so daß das Potential der internen Spannungsversorgungsleitung L2 an das Gate des Transistors QN7 angelegt wird. Das Potential des externen Anschlusses EP1 wird auf 5 V gesetzt. Das Poten­ tial des externen Anschlusses EP2 wird schrittweise abgesenkt, während der zwischen den externen Anschlüssen EP1 und EP2 fließende Strom überwacht wird. Dann wird das Potential VINT der internen Spannungsversorgungsleitung L2 durch den folgen­ den Ausdruck berechnet, indem das Potential des externen An­ schlusses EP2 als VEXT bezeichnet wird, wenn der Stromfluß zwischen den externen Anschlüssen EP1 und EP2 beginnt.
VINT = VEXT + Vth
Hierdurch wird es möglich, das Potential der internen Span­ nungsversorgungsleitung L2 zu überwachen, ohne direkt auf die interne Spannungsversorgungsleitung L2 zuzugreifen.
(e) Fünfte Überwachungsmethode
Eine Überwachungsschaltung 110 umfaßt einen N-Kanal-MOS-Tran­ sistor QN8. Der Transistor QN8 ist zwischen der internen Span­ nungsversorgungsleitung L2 und einem beliebigen externen An­ schlußbein EP verbunden. Am Gate des Transistors QN8 liegt ein Spezialmodussignal Φ an. Ein N-Kanal-MOS-Transistor QN9 ist einer der Transistoren der internen Schaltung.
Wenn das Potential des Spezialmodussignals Φ auf 7 V gesetzt wird, wird der Transistor QN8 eingeschaltet, so daß der ex­ terne Anschluß EP und die interne Spannungsversorgungsleitung L2 miteinander elektrisch verbunden sind. Das Potential VINT der internen Spannungsversorgungsleitung L2 wird durch die folgende Gleichung berechnet, wobei VEXT das Potential des ex­ ternen Anschlußbeins EP mißt.
VINT = VEXT
Hierdurch wird es möglich, das Potential der internen Span­ nungsversorgungsleitung L2 zu überwachen, ohne direkt auf die Spannungsversorgungsleitung L2 zuzugreifen.
(f) Sechste Überwachungsmethode
Eine Überwachungsschaltung 110 umfaßt einen N-Kanal-MOS-Tran­ sistor QN10 sowie einen P-Kanal-MOS-Transistor QP3. Der Tran­ sistor QN10 und der Transistor QP3 sind miteinander in Reihe zwischen einer internen Spannungsversorgungsleitung L2 und ei­ nem beliebigen externen Anschlußbein EP verbunden. Der Transi­ stor QN10 ist als Diode geschaltet. Ein Spezialmodussignal Φ wird an das Gate des Transistors QP3 angelegt. Ein N-Kanal- MOS-Transistor QN11 ist einer der Transistoren der internen Schaltung. Es wird angenommen, daß die Schwellenspannung des Transistors QN10 Vth beträgt.
Wenn zuerst das Potential des Spezialmodussignals Φ auf 0 V ge­ setzt wird, wird daraufhin der Transistor QP3 eingeschaltet, so daß die interne Spannungsversorgungsleitung L2 und der ex­ terne Anschluß EP miteinander über den Transistor QN10 verbun­ den sind. Daher wird ein Potential VINT der internen Span­ nungsversorgungsleitung L2 durch die folgende Gleichung ausge­ drückt, wobei das Potential VEXT am externen Anschluß EP an­ liegt.
VINT = VEXT + Vth
Hierdurch wird es möglich, das Potential der internen Span­ nungsversorgungsleitung L2 zu überwachen, ohne direkt auf die Spannungsversorgungsleitung L2 zuzugreifen.
Die oben beschriebenen ersten bis sechsten Überwachungsmetho­ den sind nicht nur auf die Halbleitervorrichtung nach Fig. 1 anwendbar, sondern auf verschiedene Halbleitervorrichtun­ gen mit internen Spannungsversorgungsleitungen. Ein Auf­ bau wie der in den Fig. 16 oder 19 gezeigte kann als Aufbau der Spezialmodussignalgeneratorschaltung 111 benutzt werden.

Claims (31)

1. Halbleitervorrichtung mit
einer internen Spannungsabsenkungsvorrichtung (1) zum Absenken einer externen Versorgungsspannung auf eine vorbestimmte interne Versorgungsspannung und
einer von der internen Versorgungsspannung betriebenen internen Schaltung (3, 4),
dadurch gekennzeichnet, daß die interne Spannungsabsenkungs­ schaltung (1) eine erste Spannungsanlegeschaltung (10, 20, 30) aufweist, mit einem ersten Feldeffekttransistor (Q35) mit einem Kanal eines ersten Leitungstyps, der auf eine erste Referenzspannung zum Steuern des ersten Feldeffekttransistors über eine Rückkopp­ lungsschleife reagiert, womit die interne Versorgungsspannung an die interne Schaltung (3, 4) angelegt wird,
eine zweite Spannungsanlegeschaltung (40, 45) umfaßt,
mit einem zweiten Feldeffekttransistor (Q40) mit einem Kanal eines zweiten Leitungstyps, der auf eine zweite Referenzspannung reagiert, zum Ausgeben der internen Versorgungsspannung und zum Anlegen der ausgegebenen internen Versorgungsspannung an die interne Schaltung (3, 4),
und eine Steuerschaltung (60) umfaßt, zum Steuern einer Ak­ tivierung und einer Deaktivierung der ersten Spannungsanlege­ schaltung (10, 20, 30).
2. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der erste Feldeffekttransistor ein P-Kanal-MOS-Transistor (Q35) ist und der zweite Feldeffekttransi­ stor ein N-Kanal-MOS-Transistor (Q40) ist.
3. Halbleitervorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die erste Spannungsanlegeschaltung ferner umfaßt:
eine erste Referenzspannungsgeneratorschaltung (10), die auf die externe Versorgungsspannung zum Erzeugen der ersten Referenz­ spannung reagiert, und
einen Differenzverstärker (20) zum differentiellen Verstärken der ersten Referenzspannung und eines Ausgangssignals des P-Kanal- MOS-Transistors (Q35),
wobei der P-Kanal-MOS-Transistor (Q35) und der Differenzverstär­ ker (20) eine Rückkopplungsschleife bilden und die zweite Span­ nungsanlegevorrichtung ferner umfaßt:
eine zweite Referenzspannungsgeneratorschaltung (45), die auf die externe Versorgungsspannung zum Erzeugen der zweiten Referenz­ spannung reagiert.
4. Halbleitervorrichtung nach Anspruch 3, gekennzeichnet durch eine externe Spannungsversorgungsleitung (L1) zum Empfangen der externen Versorgungsspannung und eine interne Spannungsversorgungsleitung (L2) zum Empfangen der internen Versorgungsspannung, wobei
der P-Kanal-MOS-Transistor (Q35) zwischen der externen Span­ nungsversorgungsleitung (L1) und der internen Spannungsversorgung (L2) verbunden ist und an seinem Gate ein Ausgangssignal des Differenzverstärkers (20) empfängt und
der N-Kanal-MOS-Transistor (Q40) zwischen der externen Spannungs­ versorgungsleitung (L1) und der internen Spannungsversorgungs­ leitung (L2) verbunden ist und an seinem Gate die zweite Refe­ renzspannung empfängt.
5. Halbleitervorrichtung nach Anspruch 3 oder 4, dadurch gekennzeichnet, daß die erste Spannungsanlegeschaltung eine Pegelschiebeschaltung (90) zum Verschieben des Pegels eines Ausgangssignals des P-Kanal-MOS-Transistors (Q35) umfaßt, um das im Pegel verschobene Ausgangssignal an den Differenzverstärker (20) anzulegen.
6. Halbleitervorrichtung nach Anspruch 5, dadurch gekennzeichnet, daß die Steuerschaltung (60) eine Schaltung (91) umfaßt, die auf ein Steuersignal der ersten Spannungsanlegeschaltung (10, 20, 30) reagiert, zum Aktivieren oder Deaktivieren der Pegelschiebeschaltung (90).
7. Halbleitervorrichtung nach Anspruch 5 oder 6, dadurch gekennzeichnet, daß die erste Spannungsanlegeschaltung (10, 20, 30) einen Verstärker (100) umfaßt, zum Verstärken der Amplitude des Ausgangssignals der Pegelschiebeschaltung (90).
8. Halbleitervorrichtung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß die Steuerschaltung (60) die Akti­ vierung und Deaktivierung der ersten Spannungsanlegeschaltung (10, 20, 30) auf der Basis des Stromverbrauchs der internen Schaltung (3, 4) steuert.
9. Halbleitervorrichtung nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß die interne Schaltung (3, 4) einen Betrieb mit einer aktiven Periode und einer Standby-Periode durchführt und die Steuerschaltung (60) die erste Spannungsan­ legeschaltung (10, 20, 30) in der aktiven Periode aktiviert und die erste Spannungsanlegeschaltung (10, 20, 30) in der Standby- Periode deaktiviert.
10. Halbleitervorrichtung nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß die interne Schaltung (3, 4) einen Betrieb mit einer aktiven Periode und einer Standby-Periode durchführt, und die Steuerschaltung (60) die erste Spannungsan­ legeschaltung (10, 20, 30) in der aktiven Periode aktiviert, die erste Spannungsanlegeschaltung (10, 20, 30) in der Standby- Periode deaktiviert und die erste Spannungsanlegeschaltung (10, 20, 30) deaktiviert, wenn der Betrieb der internen Schaltung (3, 4) sich in einem stabilen Zustand in der aktiven Periode befin­ det.
11. Halbleitervorrichtung nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, daß die interne Schaltung einen dynami­ schen Speicher (3) umfaßt, der für einen Refresh-Betrieb geeignet ist, und
die Steuerschaltung (60) die erste Spannungsanlegevorrichtung (10, 20, 30) deaktiviert, wenn der Betrieb der Speichers (3) in einem stabilen Zustand in der aktiven Periode des Refresh-Betriebs ist.
12. Halbleitervorrichtung nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, daß eine Mehrzahl von internen Span­ nungsabsenkungsschaltungen (1A, 1B) zum Absenken einer externen Versorgungsspannung auf eine vorbestimmte interne Versorgungs­ spannung und
eine Mehrzahl von internen Schaltungen (3, 4) vorgesehen sind, die jeweils der Mehrzahl von internen Spannungsabsenkungsschal­ tungen (1A, 1B) entsprechen und jeweils durch interne Versor­ gungsspannungen betrieben werden.
13. Halbleitervorrichtung nach Anspruch 11, dadurch gekennzeichnet, daß der dynamische Speicher (3) von der internen Versorgungsspannung betrieben wird, und die Steuer­ schaltung (60) zum Aktivieren der internen Spannungsabsenkungs­ schaltung (1) für nur einen minimalen Zeitraum, der für den Refresh der Speichervorrichtung (3) während einer Refresh-Periode benötigt wird, ausgebildet ist.
14. Halbleitervorrichtung nach Anspruch 13, dadurch gekennzeichnet, daß der Speicher (3) ein Speicherfeld (MA) umfaßt, mit einer Mehrzahl von Speicherzellen zum Speichern von Daten darin,
eine Auswahlschaltung (63, 65) umfaßt, zum Auswählen einer wiederaufzufrischenden Speicherzelle, und
eine Leseverstärkervorrichtung (SA) umfaßt, zum Verstärken von Daten, die aus der durch die Auswahlschaltung (63, 65) ausge­ wählten Speicherzelle ausgelesen wurde,
wobei die interne Spannungsabsenkungsschaltung (1) die interne Versorgungsspannung an die Leseverstärkerschaltung (SA) anlegt und die Steuerschaltung (60) die interne Spannungsabsenkungs­ schaltung (1) nur für einen minimalen Zeitraum aktiviert, der für das Wiederauffrischen der durch die Auswahlvorrichtung (63, 65) ausgewählten Speicherzelle während der Refresh-Operation benötigt wird.
15. Halbleitervorrichtung nach Anspruch 14, dadurch gekennzeichnet, daß die Steuerschaltung eine erste Signalgeneratorschaltung (64; 69) umfaßt, die auf den Beginn des Wiederauffrischens der ausgewählten Speicherzelle reagiert, zum Erzeugen eines ersten Signals,
eine zweite Signalgeneratorschaltung (66; 68) umfaßt, die auf die Beendigung des Wiederauffrischens der ausgewählten Speicherzelle reagiert, zum Erzeugen eines zweiten Signals, und
eine Steuersignalgeneratorschaltung (60) umfaßt, zum Erzeugen eines Steuersignals, das als Reaktion auf das erste Signal akti­ viert und als Reaktion auf das zweite Signal deaktiviert wird.
16. Speichervorrichtung nach einem der Ansprüche 13 bis 15, dadurch gekennzeichnet, daß der Refresh-Betrieb ein Auto-Refresh- Betrieb ist.
17. Halbleitervorrichtung nach einem der Ansprüche 13 bis 15, dadurch gekennzeichnet, daß der Refresh-Betrieb ein CAS- vor RAS- Refresh-Betrieb ist.
18. Halbleitervorrichtung nach Anspruch 16, dadurch gekennzeichnet, daß die erste Signalgeneratorschaltung eine Zeitgeber- bzw. Timerschaltung (64) umfaßt, die in der Auto-Refresh- Betriebsperiode aktiviert wird und das erste Signal für jede bestimmte Periode erzeugt, und
die zweite Signalgeneratorschaltung eine Schaltung zum Verzögern des ersten Signals um einen vorbestimmten Zeitraum umfaßt, zum Erzeugen des zweiten Signals.
19. Halbleitervorrichtung nach Anspruch 17, dadurch gekennzeichnet, daß die Auswahlschaltung einen Adreßpuffer (65) umfaßt, zum Erzeugen eines Adreßsignals zum Auswählen einer Speicherzelle in der Refresh-Operation, der Speicher (3) eine Aktivierungssignalgeneratorschaltung (67) umfaßt, die auf das Adreßsignal reagiert, zum Erzeugen eines Aktivierungssignals zum Aktivieren der Leseverstärkerschaltung (SA),
die erste Signalgeneratorschaltung eine Signalgeneratorschaltung (69) ist, die auf das Adreßsignal reagiert, zum Erzeugen des er­ sten Signals, und
die zweite Signalgeneratorschaltung eine Verzögerungsschaltung (68) umfaßt, zum Verzögern des Aktivierungssignals um eine vor­ bestimmte Zeitperiode, um so das zweite Signal zu erzeugen.
20. Halbleitervorrichtung nach einem der Ansprüche 1 bis 19, gekennzeichnet durch einen Spannungsversorgungsanschluß (P1) zum Empfangen der externen Versorgungsspannung und
einen Schalter (50), der zwischen dem Versorgungsspannungsan­ schluß (P1) und der internen Schaltung (3, 4) vorgesehen ist, wobei die Steuerschaltung (70) zum Aktivieren der internen Span­ nungsabsenkungsschaltung (1) und zum Abschalten des Schalters (50) in einem Normalbetrieb, und zum Deaktivieren der internen Spannungsabsenkungsschaltung (1) sowie zum Einschalten des Schalters (50) während eines Tests ausgebildet ist.
21. Halbleitervorrichtung nach Anspruch 20, gekennzeichnet durch eine Schaltung (71) zum externen Empfangen eines Steuersignals zum Steuern der internen Schaltung (3, 4), wobei die Steuerschaltung (70) die Steuerung während des Tests durchführt, wenn der Zeitpunkt des Steuersignals ein vorbestimm­ ter Zeitpunkt verschieden vom Zeitpunkt der Normaloperation ist.
22. Halbleitervorrichtung nach Anspruch 20 oder 21, gekennzeichnet durch eine Schaltung (74) zum externen Empfangen eines Steuersignals zum Steuern der internen Schaltung (3, 4) und einen externen Anschluß (Ai) zum Empfangen eines vorbestimmten Signals oder Potentials,
wobei die Steuerschaltung (70) die Steuerung während des Tests vornimmt, wenn das Steuersignal einen vorbestimmten Zeitpunkt aufweist, der vom Zeitpunkt des Normalbetriebs verschieden ist und ein Spannungspegel des externen Anschlusses einen vorbe­ stimmten Spannungspegel aufweist, der vom Spannungspegel während des Normalbetriebs verschieden ist.
23. Halbleitervorrichtung nach einem der Ansprüche 20 bis 22, dadurch gekennzeichnet, daß der Schalter (50) ein MOS-Transistor (Q50; Q35) ist.
24. Halbleitervorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß der Verstärker (100) eine Stromspie­ gelschaltung umfaßt.
25. Halbleitervorrichtung nach einem der Ansprüche 1 bis 24, gekennzeichnet durch eine interne Spannungsversorgungsleitung (L2), die mit der internen Versorgungsspannung versorgt wird,
einem externen Anschluß (pa) zum Empfangen eines vorbestimmten Signals oder Potentials, und
eine Überwachungsschaltung (110) mit einem zwischen dem externen Anschluß (pa) und der internen Versorgungsspannungsleitung (L2) verbundenen Transistor mit einem bekannten Schwellenspannungswert.
26. Verfahren zum Überwachen eines Potentials auf einer internen Versorgungsspannungsleitung in einer Halbleitervorrichtung nach einem der Ansprüche 1 bis 25 mit einer internen Spannungsversorgungsleitung (L2), an die eine interne Versorgungsspannung angelegt wird,
einem externen Anschluß (pa) zum Empfangen eines vorbestimmten Signals oder Potentials, und
einem zwischen dem externen Anschluß (pa) und der internen Spannungsversorgungsleitung (L2) verbundenen Transistor, gekennzeichnet durch den Schritt:
Berechnen des Potentials der internen Spannungsversorgungsleitung (L2) auf der Basis einer Spannung des externen Anschlusses (pa) und einer Schwellenspannung des Transistors.
27. Verfahren nach Anspruch 26, dadurch gekennzeichnet, daß die Halbleitervorrichtung einen ersten Anschluß (P1) umfaßt, zum Empfangen eines Versorgungspotentials, und einen zweiten Anschluß (P2) umfaßt, zum Empfangen eines Erdpotentials, wobei eine Überwachungsvorrichtung (110) eine Mehrzahl von Transistoren (QN1, QN2, QN3) umfaßt, die zwischen dem externen Anschluß (pa; EP) und der internen Spannungsversorgungsleitung (L2) verbunden sind, und der Berechnungsschritt die folgenden Schritte umfaßt:
Überwachen eines zwischen dem ersten Anschluß (O1) und dem zweiten Anschluß (O2) fließenden Stroms,
Anlegen eines schrittweise ansteigenden Potentials an den ex­ ternen Anschluß (pa; EP),
Erkennen eines Anstiegs im Strom, der zwischen dem ersten An­ schluß (P1) und dem zweiten Anschluß (P2) fließt, und
Berechnen des Potentials der internen Spannungsversorgungsleitung (L2) auf der Basis eines Potentials des externen Anschlusses (pa; EP) bei dem Erkennen sowie einer Schwellenspannung der Mehrzahl von Transistoren (QN1, QN2, QN3).
28. Verfahren nach Anspruch 26, dadurch gekennzeichnet, daß die Halbleitervorrichtung eine Kon­ stantspannungsquelle (V) zum Bereitstellen einer Konstantspannung umfaßt,
eine Überwachungsvorrichtung (110) erste und zweite Transistoren (QN4, QN5) umfaßt, die in Reihe zwischen dem externen Anschluß (pa; EP) und der Konstantspannungsquelle (V) verbunden sind, und eine Signalgeneratorvorrichtung (111) umfaßt, zum Erzeugen eines Spezialmodussignals, wobei der erste Transistor (QN4) mit seinem Steueranschluß mit der internen Spannungsversorgungsleitung (L2) verbunden ist,
und der Berechnungsschritt die folgenden Schritte umfaßt:
Einschalten des zweiten Transistors (QN5) als Reaktion auf das Spezialmodussignal,
Überwachen eines Stroms, der zwischen dem externen Anschluß (pa; EP) und der Konstantspannungsquelle (V) fließt,
Anlegen eines schrittweise ansteigenden Potentials an den exter­ nen Anschluß (pa; EP),
Erkennen, daß ein Strom zwischen dem externen Anschluß (pa; EP) und der Konstantspannungsquelle (V) zu fließen beginnt, und Berechnen eines Potentials der internen Spannungsversorgungslei­ tung (L2) auf der Basis des Potentials des externen Anschlusses (pa; EP) bei dem Erkennen sowie auf der Basis einer Schwellenspan­ nung des ersten Transistors (QN4).
29. Verfahren nach Anspruch 26, dadurch gekennzeichnet, daß eine Überwachungsvorrichtung (110) einen Transistor (QP1; QN8) umfaßt, der zwischen dem externen Anschluß (pa; EP) und der internen Spannungsversorgungsleitung (L2) verbunden ist und eine Signalgeneratorschaltung (111) um­ faßt, zum Erzeugen eines Spezialmodussignals, und der Berechnungsschritt die folgenden Schritte umfaßt:
Einschalten des Transistors (QP1, QN8) als Reaktion auf das Spe­ zialmodussignal und
Überwachen des Potentials der internen Spannungsversorgungslei­ tung (L2) durch Überwachen des Potentials des externen Anschlus­ ses (pa; EP).
30. Verfahren nach Anspruch 26, dadurch gekennzeichnet, daß der externe Anschluß erste und zweite Anschlüsse (EP1, EP2) umfaßt, zum Empfangen eines vorbestimmten Signals oder Potentials,
eine Überwachungsschaltung (110) einen ersten Transistor (QN7) umfaßt, der zwischen den ersten und zweiten Anschlüssen (EP1, EP2) verbunden ist und einen Steueranschluß aufweist,
einen zweiten Transistor (QT2) umfaßt, der zwischen der internen Spannungsversorgungsleitung (L2) und dem Steueranschluß des er­ sten Transistors (QN7) verbunden ist und eine Signalgenerator­ vorrichtung (111) umfaßt, zum Erzeugen eines Spezialmodussignals, und
der Berechnungsschritt die folgenden Schritte umfaßt:
Einschalten des zweiten Transistors (QP2) als Reaktion auf das Spezialmodussignal,
Überwachen eines Stroms, der zwischen den ersten und zweiten Anschlüssen (EP1, EP2) fließt,
Anlegen eines vorbestimmten Potentials an den ersten Anschluß (EP1),
Anlegen einer schrittweise absinkenden Spannung an den zweiten Anschluß (EP2),
Erkennen, daß der Strom zwischen den ersten und zweiten An­ schlüssen (EP1, EP2) zu fließen beginnt, und
Berechnen eines Potentials der internen Spannungsversorgungslei­ tung (L2) auf der Basis des Potentials des zweiten Anschlusses (EP2) bei dem Erkennen sowie auf der Basis der Schwellenspannung des ersten Transistors (QN7).
31. Verfahren nach Anspruch 26, dadurch gekennzeichnet, daß eine Überwachungsschaltung (110) einen ersten Transistor (QN10) umfaßt, der als Diode geschaltet mit der in­ ternen Spannungsversorgungsleitung (L2) verbunden ist, einen zweiten Transistor (QP3) umfaßt, der zwischen dem ersten Transi­ stor (QN10) und dem externen Anschluß (pa; EP) verbunden ist, sowie eine Signalgeneratorvorrichtung (111) umfaßt, zum Erzeugen eines Spezialmodussignals, und
der Berechnungsschritt die folgenden Schritte umfaßt:
Einschalten des zweiten Transistors (QP3) als Reaktion auf das Spezialmodussignal,
Überwachen eines Potentials des externen Anschlusses (pa; EP) und Berechnen der internen Versorgungsspannung (L2) auf der Basis der Schwellenspannung des ersten Transistors (QN10) und des Potentials des externen Anschlusses (pa; EP).
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