JP2881825B2 - テスト回路 - Google Patents
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、例えば昇圧回路等の被測定回路の出力電圧
を測定するため、これら回路と同一基板上に設けられた
テスト回路に関する。
を測定するため、これら回路と同一基板上に設けられた
テスト回路に関する。
［従来の技術］ 従来、昇圧回路の出力電圧を測定するテスト回路とし
て、第６図に示す回路が知られている。
て、第６図に示す回路が知られている。
即ち、被測定回路としての昇圧回路600は、電源端子6
01にゲートとドレインとが接続されたＮチャネルMOSト
ランジスタ（以下、NMOSトランジスタと呼ぶ）と、この
NMOSトランジスタ602と昇圧回路の出力端607との間に直
列接続され、そのゲートとドレインとが接続された多数
のNMOSトランジスタ603と、これらNMOSトランジスタ60
2,603間の接続点と第１のクロック線605及び第２のクロ
ック線606の間に交互に接続されたコンデンサ604とによ
り構成されている。
01にゲートとドレインとが接続されたＮチャネルMOSト
ランジスタ（以下、NMOSトランジスタと呼ぶ）と、この
NMOSトランジスタ602と昇圧回路の出力端607との間に直
列接続され、そのゲートとドレインとが接続された多数
のNMOSトランジスタ603と、これらNMOSトランジスタ60
2,603間の接続点と第１のクロック線605及び第２のクロ
ック線606の間に交互に接続されたコンデンサ604とによ
り構成されている。
昇圧回路600の出力は内部回路618の電源電圧として供
給されると共に、テスト用端子608を介して外部に引き
出されている。
給されると共に、テスト用端子608を介して外部に引き
出されている。
この、昇圧回路600の出力電圧を測定するには、LSIの
拡散工程を終了したウェハをP/Wする際、LSIP/Wテスタ
によって、上記テスト用端子608に電圧計610を接続し、
内部回路618が動作中の場合及び動作停止中の場合の２
通りについて、電圧計610の測定値を読み取るようにし
ていた。
拡散工程を終了したウェハをP/Wする際、LSIP/Wテスタ
によって、上記テスト用端子608に電圧計610を接続し、
内部回路618が動作中の場合及び動作停止中の場合の２
通りについて、電圧計610の測定値を読み取るようにし
ていた。
［発明が解決しようとする課題］ しかしながら、上述した従来のテスト回路では、昇圧
回路の内部インピーダンスが数百ＫΩ乃至数ＭΩとなる
ため、電圧計の入力インピーダンスが測定値に影響を与
え、正しい出力電圧を測定することができないという問
題点がある。
回路の内部インピーダンスが数百ＫΩ乃至数ＭΩとなる
ため、電圧計の入力インピーダンスが測定値に影響を与
え、正しい出力電圧を測定することができないという問
題点がある。
本発明はかかる問題点に鑑みてなされたものであっ
て、被測定回路の出力インピーダンス及び測定器の入力
インピーダンスに影響を受けることなしに、被測定回路
の出力電圧を正確に測定することを可能にするテスト回
路を提供することを目的とする。
て、被測定回路の出力インピーダンス及び測定器の入力
インピーダンスに影響を受けることなしに、被測定回路
の出力電圧を正確に測定することを可能にするテスト回
路を提供することを目的とする。
［課題を解決するための手段］ 本発明に係るテスト回路では、被測定回路と同一基板
上に形成されたテスト回路であって、前記被測定回路か
らの測定電圧をゲートに入力し第１のテスト用外部端子
を介して上記測定電圧に応じた電流を流す第１のMIS型
トランジスタと、この第１のMIS型トランジスタと直列
に接続され外部から与えられる第１のテスト信号によっ
てオンオフする第２のMIS型トランジスタと、第２のテ
スト用外部端子から入力されるテスト用電圧をゲートに
入力し前記第１のテスト用外部端子を介して上記テスト
用電圧に応じた電流を流す第３のMIS型トランジスタ
と、この第３のMIS型トランジスタと直列に接続され外
部から与えられる第２のテスト信号によってオンオフす
る第４のMIS型トランジスタとを具備したことを特徴と
する。
上に形成されたテスト回路であって、前記被測定回路か
らの測定電圧をゲートに入力し第１のテスト用外部端子
を介して上記測定電圧に応じた電流を流す第１のMIS型
トランジスタと、この第１のMIS型トランジスタと直列
に接続され外部から与えられる第１のテスト信号によっ
てオンオフする第２のMIS型トランジスタと、第２のテ
スト用外部端子から入力されるテスト用電圧をゲートに
入力し前記第１のテスト用外部端子を介して上記テスト
用電圧に応じた電流を流す第３のMIS型トランジスタ
と、この第３のMIS型トランジスタと直列に接続され外
部から与えられる第２のテスト信号によってオンオフす
る第４のMIS型トランジスタとを具備したことを特徴と
する。
［作用］ 第２のMIS型トランジスタをオン、第４のMIS型トラン
ジスタをオフにすると、第１のMIS型トランジスタに
は、被測定回路からの測定電圧に応じた電流が流れる。
この電流は第１のテスト用外部端子を介して外部の電流
計によって測定することができる。
ジスタをオフにすると、第１のMIS型トランジスタに
は、被測定回路からの測定電圧に応じた電流が流れる。
この電流は第１のテスト用外部端子を介して外部の電流
計によって測定することができる。
次に、第２のMIS型トランジスタをオフ、第４のMIS型
トランジスタをオンにすると、第３のMIS型トランジス
タには、第２のテスト用外部端子からのテスト用電圧に
応じた電流が流れる。この電流値が先に電流計で測定し
た測定値と同じになるように上記テスト用電圧を調整す
ると、得られたテスト用電圧が上記被測定回路からの測
定電圧と一致することになる。
トランジスタをオンにすると、第３のMIS型トランジス
タには、第２のテスト用外部端子からのテスト用電圧に
応じた電流が流れる。この電流値が先に電流計で測定し
た測定値と同じになるように上記テスト用電圧を調整す
ると、得られたテスト用電圧が上記被測定回路からの測
定電圧と一致することになる。
本発明においては、被測定回路の出力電圧をMIS型ト
ランジスタのゲートで受けているので、実効的な直流的
インピーダンスは極めて大きく、このために高出力イン
ピーダンスの被測定回路の出力特性を正確に測定するこ
とができる。
ランジスタのゲートで受けているので、実効的な直流的
インピーダンスは極めて大きく、このために高出力イン
ピーダンスの被測定回路の出力特性を正確に測定するこ
とができる。
［実施例］ 以下、添付の図面を参照しながら本発明の実施例につ
いて説明する。
いて説明する。
第１図は本発明の第１の実施例に係る昇圧回路のテス
ト回路を示す回路図である。
ト回路を示す回路図である。
第１図において、被測定回路である昇圧回路100及び
内部回路118は、第６図において説明したものと同一で
あり、600乃至608及び618に夫々対応するものとして100
乃至108及び118の符号を付してある。したがって、この
部分の詳細は説明は省略する。
内部回路118は、第６図において説明したものと同一で
あり、600乃至608及び618に夫々対応するものとして100
乃至108及び118の符号を付してある。したがって、この
部分の詳細は説明は省略する。
これらと同一基板上に、テスト回路109が設けられて
いる。このテスト回路109は、外部のテスト用端子113と
接地端子との間に直列に接続されたNMOSトランジスタ11
0,114と、これらと並列に接続されたNMOSトランジスタ1
11,115の直列回路とにより構成されている。NMOSトラン
ジスタ110は、ゲートが昇圧回路の出力端107に接続さ
れ、ゲートに印加される測定すべき電圧値に応じた電流
値を流すものである。また、NMOSトランジスタ111は、
ゲートがテスト用端子112に接続され、テスト用端子112
に供給されるテスト電圧に応じた電流値を流すものであ
る。これらと直列に接続されたNMOSトランジスタ114,11
5は、上記NMOSトランジスタ110,111のいずれに電流を流
すかを選択するもので、テスト信号線116,117を介して
与えられる第１及び第２のテスト信号によって、オンオ
フ動作するものとなっている。
いる。このテスト回路109は、外部のテスト用端子113と
接地端子との間に直列に接続されたNMOSトランジスタ11
0,114と、これらと並列に接続されたNMOSトランジスタ1
11,115の直列回路とにより構成されている。NMOSトラン
ジスタ110は、ゲートが昇圧回路の出力端107に接続さ
れ、ゲートに印加される測定すべき電圧値に応じた電流
値を流すものである。また、NMOSトランジスタ111は、
ゲートがテスト用端子112に接続され、テスト用端子112
に供給されるテスト電圧に応じた電流値を流すものであ
る。これらと直列に接続されたNMOSトランジスタ114,11
5は、上記NMOSトランジスタ110,111のいずれに電流を流
すかを選択するもので、テスト信号線116,117を介して
与えられる第１及び第２のテスト信号によって、オンオ
フ動作するものとなっている。
第２図は、本テスト回路109を使用して、昇圧回路100
の出力特性の試験を行なう場合の装置構成を示す図であ
る。
の出力特性の試験を行なう場合の装置構成を示す図であ
る。
テスト用端子113には、電流計202を介して定電圧電源
203が接続される。また、テスト用端子112には、可変定
電圧電源204が接続される。また、昇圧回路100の出力端
107に接続されたテスト用端子108には、可変抵抗体205
が接続される。この可変抵抗体205は、スイッチ等によ
ってテスト用端子108と選択的に接続できることが望ま
しい。
203が接続される。また、テスト用端子112には、可変定
電圧電源204が接続される。また、昇圧回路100の出力端
107に接続されたテスト用端子108には、可変抵抗体205
が接続される。この可変抵抗体205は、スイッチ等によ
ってテスト用端子108と選択的に接続できることが望ま
しい。
次に本テスト回路を使用したテスト方法について説明
する。
する。
先ず、昇圧回路100のテストに際し、内部回路118に
は、充放電電流を含めて電流性の負荷が存在しにように
なっているものとする。なお、本実施例に使用されるよ
うな昇圧回路100は、電流供給能力が多くても100μＡ程
度であるので、回路動作においても、回路各部に存在す
る容量性負荷を充放電することだけにその出力電流を使
用するような回路構成となっている。このため、内部回
路118に、充放電電流を含めて電流性の負荷が存在しな
いようにすることは可能である。但し、この場合におい
ても昇圧回路100の出力が接続されるジャンクションか
らジャンクションリーク電流、トランジスタからチャネ
ル性のリーク電流が存在する。
は、充放電電流を含めて電流性の負荷が存在しにように
なっているものとする。なお、本実施例に使用されるよ
うな昇圧回路100は、電流供給能力が多くても100μＡ程
度であるので、回路動作においても、回路各部に存在す
る容量性負荷を充放電することだけにその出力電流を使
用するような回路構成となっている。このため、内部回
路118に、充放電電流を含めて電流性の負荷が存在しな
いようにすることは可能である。但し、この場合におい
ても昇圧回路100の出力が接続されるジャンクションか
らジャンクションリーク電流、トランジスタからチャネ
ル性のリーク電流が存在する。
いま、可変抵抗体205のスイッチをオフ（可変抵抗体2
05を接続しない状態）にして、昇圧回路100を動作させ
ると、電源端子101から電荷が供給され、昇圧回路100の
昇圧動作によって、その出力端107に高電圧が現れる。
このとき、テスト用信号線116をＨレベル、テスト用信
号線117をＬレベルにすると、NMOSトランジスタ114がオ
ン、NMOSトランジスタ115がオフとなる。これにより、N
MOSトランジスタ110には、そのゲートに供給されている
昇圧回路100の出力に応じた電流が流れる。この電流は
電流計202によって測定され、記録される。
05を接続しない状態）にして、昇圧回路100を動作させ
ると、電源端子101から電荷が供給され、昇圧回路100の
昇圧動作によって、その出力端107に高電圧が現れる。
このとき、テスト用信号線116をＨレベル、テスト用信
号線117をＬレベルにすると、NMOSトランジスタ114がオ
ン、NMOSトランジスタ115がオフとなる。これにより、N
MOSトランジスタ110には、そのゲートに供給されている
昇圧回路100の出力に応じた電流が流れる。この電流は
電流計202によって測定され、記録される。
次に、テスト用信号線116をＬレベル、テスト用信号
線117をＨレベルにすると、NMOSトランジスタ114がオ
フ、NMOSトランジスタ115がオンになる。この状態で、
電流計202の指示値に基づいて、上記記憶した電流値と
等しい電流値がNMOSトランジスタ111に流れるまで、可
変定電圧電源204の出力を変化させると、記録されてい
る電流値と同じ電流値になったときの可変定電圧電源20
4の出力電圧が、昇圧回路100の出力電圧と等しくなる。
線117をＨレベルにすると、NMOSトランジスタ114がオ
フ、NMOSトランジスタ115がオンになる。この状態で、
電流計202の指示値に基づいて、上記記憶した電流値と
等しい電流値がNMOSトランジスタ111に流れるまで、可
変定電圧電源204の出力を変化させると、記録されてい
る電流値と同じ電流値になったときの可変定電圧電源20
4の出力電圧が、昇圧回路100の出力電圧と等しくなる。
次に、可変抵抗体205のスイッチをオンにして、昇圧
回路100の負荷を変化させ、上記と同様に測定を繰り返
すことにより、昇圧回路100の負荷特性を測定すること
ができる。
回路100の負荷を変化させ、上記と同様に測定を繰り返
すことにより、昇圧回路100の負荷特性を測定すること
ができる。
本実施例では、NMOSトランジスタ110と111及び114と1
15とを同一寸法で形成することにより、測定器の内部イ
ンピーダンスに影響されない昇圧回路100の出力電圧を
測定することができる。このとき、トランジスタのオフ
セットは、通常大きくても10mV程度であるから、測定上
問題となることはない。
15とを同一寸法で形成することにより、測定器の内部イ
ンピーダンスに影響されない昇圧回路100の出力電圧を
測定することができる。このとき、トランジスタのオフ
セットは、通常大きくても10mV程度であるから、測定上
問題となることはない。
なお、トランジスタ110と111及び114と115とは、同一
寸法で設計され、同一の特性を有することが望ましい
が、これは本発明において特に本質的なことではない。
即ち、これらトランジスタのゲート電圧とドレイン電流
との関係を予め測定ておくことにより、測定された電流
値を適宜修正して目的とする電圧を求めることが可能で
ある。
寸法で設計され、同一の特性を有することが望ましい
が、これは本発明において特に本質的なことではない。
即ち、これらトランジスタのゲート電圧とドレイン電流
との関係を予め測定ておくことにより、測定された電流
値を適宜修正して目的とする電圧を求めることが可能で
ある。
また、P/W又は選別時に測定を行なう場合には、上記
テスト用端子108に数ＭΩの負荷抵抗を接続して上記の
計測を行ない、昇圧回路100の出力電圧がある一定の範
囲内にあることを調べることにより、昇圧回路100の特
性を従来よりも正確に測定することができる。
テスト用端子108に数ＭΩの負荷抵抗を接続して上記の
計測を行ない、昇圧回路100の出力電圧がある一定の範
囲内にあることを調べることにより、昇圧回路100の特
性を従来よりも正確に測定することができる。
第３図は本発明の第２の実施例に係る昇圧回路のテス
ト回路を示す回路図である。
ト回路を示す回路図である。
第３図において、被測定回路である昇圧回路300及び
内部回路318は、第６図において説明したものと同一で
あり、600乃至608及び618に夫々対応するものとして300
乃至308及び318の符号を付してある。したがって、この
部分の詳細な説明は省略する。
内部回路318は、第６図において説明したものと同一で
あり、600乃至608及び618に夫々対応するものとして300
乃至308及び318の符号を付してある。したがって、この
部分の詳細な説明は省略する。
この実施例では、これらと同一基板上に形成されたテ
スト回路309が、Ｐチャネル型MOSトランジスタ（以下、
PMOSトランジスタと呼ぶ）とNMOSトランジスタの組合せ
によって構成されている。即ち、このテスト回路309
は、外部のテスト用端子313と接地端子との間に直列に
接続されたPMOSトランジスタ314及びNMOSトランジスタ3
10と、これらと並列に接続されたPMOSトランジスタ315
及びNMOSトランジスタ311の直列回路とにより構成され
ている。NMOSトランジスタ310は、ゲートが昇圧回路300
の出力端307に接続され、ゲートに印加される測定すべ
き電圧値に応じた電流値を流すものである。また、NMOS
トランジスタ311は、ゲートにテスト用端子312が接続さ
れ、テスト用端子312に与えられるテスト電圧に応じた
電流値を流すものである。これらと直列に接続されたPM
OSトランジスタ314,315は、上記NMOSトランジスタ310,3
11のいずれに電流を流すかを選択するもので、テスト信
号線316,317を介して与えられる第１及び第２のテスト
信号によって、オンオフ動作するものとなっている。
スト回路309が、Ｐチャネル型MOSトランジスタ（以下、
PMOSトランジスタと呼ぶ）とNMOSトランジスタの組合せ
によって構成されている。即ち、このテスト回路309
は、外部のテスト用端子313と接地端子との間に直列に
接続されたPMOSトランジスタ314及びNMOSトランジスタ3
10と、これらと並列に接続されたPMOSトランジスタ315
及びNMOSトランジスタ311の直列回路とにより構成され
ている。NMOSトランジスタ310は、ゲートが昇圧回路300
の出力端307に接続され、ゲートに印加される測定すべ
き電圧値に応じた電流値を流すものである。また、NMOS
トランジスタ311は、ゲートにテスト用端子312が接続さ
れ、テスト用端子312に与えられるテスト電圧に応じた
電流値を流すものである。これらと直列に接続されたPM
OSトランジスタ314,315は、上記NMOSトランジスタ310,3
11のいずれに電流を流すかを選択するもので、テスト信
号線316,317を介して与えられる第１及び第２のテスト
信号によって、オンオフ動作するものとなっている。
第４図は、本テスト回路309を使用して、昇圧回路300
の出力特性の試験を行なう場合の装置構成を示す図であ
る。
の出力特性の試験を行なう場合の装置構成を示す図であ
る。
テスト用端子313には、電流計402を介して定電圧電源
403が接続される。また、テスト用端子312には、可変定
電圧電源404が接続される。また、昇圧回路300の出力端
307に接続されたテスト用端子308には、可変抵抗体405
が接続される。この可変抵抗体405は、スイッチ等によ
ってテスト用端子309と選択的に接続できるようになっ
ている。
403が接続される。また、テスト用端子312には、可変定
電圧電源404が接続される。また、昇圧回路300の出力端
307に接続されたテスト用端子308には、可変抵抗体405
が接続される。この可変抵抗体405は、スイッチ等によ
ってテスト用端子309と選択的に接続できるようになっ
ている。
この回路においても、前述した実施例と同様、テスト
用信号線316,317を夫々L,Hレベルにして電流計402の指
示値を記録し、次にテスト用信号線316,317を夫々H,Lレ
ベルにして可変定電圧電源404の出力値を変化させるこ
とにより、昇圧回路300の出力電圧及び負荷特性を正確
に求めることができる。
用信号線316,317を夫々L,Hレベルにして電流計402の指
示値を記録し、次にテスト用信号線316,317を夫々H,Lレ
ベルにして可変定電圧電源404の出力値を変化させるこ
とにより、昇圧回路300の出力電圧及び負荷特性を正確
に求めることができる。
第５図は本発明の第３の実施例に係る昇圧回路のテス
ト回路を示す回路図である。
ト回路を示す回路図である。
この実施例の回路が第４図の回路と異なる点は、テス
ト回路309のNMOSトランジスタ310,311に代えて、テスト
回路509では、素子分離絶縁膜をゲートに使用したＮチ
ャネルフィールドトランジスタ510,511を接続した点に
ある。
ト回路309のNMOSトランジスタ310,311に代えて、テスト
回路509では、素子分離絶縁膜をゲートに使用したＮチ
ャネルフィールドトランジスタ510,511を接続した点に
ある。
Ｎチャネルフィールドトランジスタのしきい値は、通
常、電源電圧よりも十分に高い電圧に設定されるが、昇
圧回路500の出力であれば導通する。他の構成について
は第４図のものと同様であるので、詳しい説明は省略す
る。
常、電源電圧よりも十分に高い電圧に設定されるが、昇
圧回路500の出力であれば導通する。他の構成について
は第４図のものと同様であるので、詳しい説明は省略す
る。
なお、以上の実施例では、テスト用端子108,308,508
を外部に引き出していたが、これを省略するようにして
も良い。この場合には、高電圧を外部に引き出すことな
く、昇圧回路の出力を測定することができる。従来、高
電圧を入出力する端子は、他の端子よりも静電気によっ
て破壊され易いという欠点があったが、この態様によれ
ば、そのような問題を解決することができる。
を外部に引き出していたが、これを省略するようにして
も良い。この場合には、高電圧を外部に引き出すことな
く、昇圧回路の出力を測定することができる。従来、高
電圧を入出力する端子は、他の端子よりも静電気によっ
て破壊され易いという欠点があったが、この態様によれ
ば、そのような問題を解決することができる。
また、本発明は、特に昇圧回路の測定に適用を限定さ
れるものではなく、例えば昇圧回路の出力電圧によって
動作する内部回路の任意の接続点を測定する場合にも有
効であることは言うまでもない。
れるものではなく、例えば昇圧回路の出力電圧によって
動作する内部回路の任意の接続点を測定する場合にも有
効であることは言うまでもない。
［発明の効果］ 以上説明したように、本発明によれば、被測定回路か
らの測定電圧を、被測定回路と同一基板上に形成された
テスト回路の第１のMIS型トランジスタで受け、これを
電流に変換して測定し、更に同一半導体基板上に形成さ
れている第３のMIS型トランジスタに上記電流と対応す
る電流を流すゲート電圧を測定することにより、測定器
のインピーダンスに影響を受けることなく、被臆定回路
の出力電圧を測定することができる。
らの測定電圧を、被測定回路と同一基板上に形成された
テスト回路の第１のMIS型トランジスタで受け、これを
電流に変換して測定し、更に同一半導体基板上に形成さ
れている第３のMIS型トランジスタに上記電流と対応す
る電流を流すゲート電圧を測定することにより、測定器
のインピーダンスに影響を受けることなく、被臆定回路
の出力電圧を測定することができる。
第１図は本発明の第１の実施例に係るテスト回路を備え
た半導体装置の回路図、第２図は同テスト回路と測定器
との接続例を示すブロック図、第３図は本発明の第２の
実施例に係るテスト回路を備えた半導体装置の回路図、
第４図は同テスト回路と測定器との接続例を示すブロッ
ク図、第５図は本発明の第３の実施例に係るテスト回路
と測定器との接続例を示すブロック図、第６図は従来の
昇圧回路の測定回路を示す回路図である。 100,300,500,600;昇圧回路、108,112,113,308,312,313,
508,512,513,608;テスト用端子、109,309,509;テスト回
路、118,318,518,618;内部回路、210,211,214,215,310,
311;NチャネルMOSトランジスタ、314,315,514,515;Pチ
ャネルMOSトランジスタ、510,511;Nチャネルフィールド
トランジスタ
た半導体装置の回路図、第２図は同テスト回路と測定器
との接続例を示すブロック図、第３図は本発明の第２の
実施例に係るテスト回路を備えた半導体装置の回路図、
第４図は同テスト回路と測定器との接続例を示すブロッ
ク図、第５図は本発明の第３の実施例に係るテスト回路
と測定器との接続例を示すブロック図、第６図は従来の
昇圧回路の測定回路を示す回路図である。 100,300,500,600;昇圧回路、108,112,113,308,312,313,
508,512,513,608;テスト用端子、109,309,509;テスト回
路、118,318,518,618;内部回路、210,211,214,215,310,
311;NチャネルMOSトランジスタ、314,315,514,515;Pチ
ャネルMOSトランジスタ、510,511;Nチャネルフィールド
トランジスタ
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G01R 31/28 - 31/3193 G01R 31/26 G01R 19/00 - 19/32 H01L 21/66 H01L 21/822 H01L 27/04
Claims (1)
- 【請求項１】被測定回路と同一基板上に形成されたテス
ト回路であって、前記被測定回路からの測定電圧をゲー
トに入力し第１のテスト用外部端子を介して上記測定電
圧に応じた電流を流す第１のMIS型トランジスタと、こ
の第１のMIS型トランジスタと直列に接続され外部から
与えられる第１のテスト信号によってオンオフする第２
のMIS型トランジスタと、第２のテスト用外部端子から
入力されるテスト用電圧をゲートに入力し前記第１のテ
スト用外部端子を介して上記テスト用電圧に応じた電流
を流す第３のMIS型トランジスタと、この第３のMIS型ト
ランジスタと直列に接続され外部から与えられる第２の
テスト信号によってオンオフする第４のMIS型トランジ
スタとを具備したことを特徴とするテスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1182979A JP2881825B2 (ja) | 1989-07-14 | 1989-07-14 | テスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1182979A JP2881825B2 (ja) | 1989-07-14 | 1989-07-14 | テスト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0346575A JPH0346575A (ja) | 1991-02-27 |
| JP2881825B2 true JP2881825B2 (ja) | 1999-04-12 |
Family
ID=16127647
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1182979A Expired - Lifetime JP2881825B2 (ja) | 1989-07-14 | 1989-07-14 | テスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2881825B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2945508B2 (ja) * | 1991-06-20 | 1999-09-06 | 三菱電機株式会社 | 半導体装置 |
-
1989
- 1989-07-14 JP JP1182979A patent/JP2881825B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0346575A (ja) | 1991-02-27 |
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