KR100430973B1 - 2개의전기값을비교하기위한회로 - Google Patents

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Abstract

본 발명은 전류의 제 1 횡축 성분(I1) 및 제 횡축 성분(I2)의 형태인 2개의 전기값을 서로 비교하기 위한 회로에 관한 것이다.
회로는 제 1 인버터단(n1, p1) 및 제 1 인버터단(n2, p2)를 포함한다. 2개의 인버터단(n1, p1), (n2, p2)의 출력(50, 51)은 각각 다른 인버터단의 입력(52, 53)에 결합된다.
2개의 인버터단(n1, p2)의 2개의 출력 사이에는 활성화시 전류의 비교를 개시시키는 리세트 유닛(5)이 배치된다. 리세트 유닛(5)이 비활성화되면, 평가시 얻어진 출력 데이터가 안정하게 유지된다.

Description

２개의 전기값을 비교하기 위한 회로{CIRCUIT FOR COMPARING TWO ELECTRICAL QUANTITIES}
많은 기술 분야에서 2개의 전기값을 서로 비교할 필요가 있다. 이러한 비교는 예컨대 전기 측정 기술의 기초이다. 한계치 방정식은 평가 회로에 의해 기술적으로 구현될 수 있다.
연산 증폭기에 의해 전기값을 비교하는 방법은 공지되어 있으며 종종 사용된다(U. Tietze, Ch. Schenk, Halbleiterschaltungstechnik, 9권, Springer-출판사, 1990, 페이지 132-143). 이 방법의 중요한 단점은 정적 전력 손실의 변환, 및 특히 많은 수의 회로가 필요한 경우 이러한 회로의 비교적 큰 공간이 필요하다는 것이다. 2개의 전기값을 평가할 수 있는 또다른 가능성은 뉴런-MOS-인버터를 사용하는 것이다. 이 경우, 다른 전기값과 비교되어야 하는 기준값은 뉴런-MOS-인버터의 스위칭 한계치에 의해 결정된다(T. Shibata and T. Ohmi, "A functional MOS Transistor featuring gate-level weighted sum and threshold operations", IEEE Trans. Electron Devices, 39, 1992, 페이지 1444-1455). 뉴런-MOS-인버터의 사용은 몇가지 단점을 갖는다. VSS+ Vth,n< ΦF< VDD- Vth,p를 가진 부동 게이트에서 모든 전위에 대한 정적 횡축 성분이 흐르며, 이것은 한계치 게이트로서의 작동 동안 정상의 경우에 상응한다. 또한, 한계치의 치수 설정이 소정 특성에 부합하기 위해서는 극도로 양호한 기술 파라미터가 필요하다. 즉, 한계치 전압의 작은 허용 오차가 지켜져야 한다.
J. A. Hidalgo-Lopez등 저, New Types of Digital Comparators, IEEE Internat. Symposium of Circuits and Systems(ISCAS), Seattle, 1995년 4월 30일 내지 5월 3일, 제 1권, 페이지 29-32에는 2개의 전류를 비교하기 위한 회로가 공지되어 있다. 이 회로에는 2개의 결합된 인버터단이 제공된다. 인버터단의 출력에는 비교될 전기값이 인가된다. 2개의 인버터단의 소오스 단자는 서로 접속되고 클록 트랜지스터를 통해 접지에 접속된다.
본 발명은 2개의 전기값을 비교하기 위한 회로에 관한 것이다.
도 1은 본 발명에 따른 회로의 회로도이고,
도 2는 MOSFET로 형성된, 2개의 전기값을 서로 비교하는 도 1의 평가 회로를 포함하는 회로의 개략도이며,
도 3은 뉴런 MOSFET로 형성된, 2개의 전기값을 서로 비교하는 도 1의 평가 회로를 포함하는 회로의 개략도이고,
도 4는 평가 회로의 출력이 부가로 디커플링되는 뉴런 MOSFET로 형성된, 2개의 전기값을 서로 비교하는 도 1의 평가 회로를 포함하는 회로의 개략도이며,
도 5는 뉴런 MOSFET를 사용해서 승산기 셀을 구현하기 위한 평가 회로의 적용을 나타낸 개략도이고,
도 6 내지 11은 칩 내부에서 기준 전류를 발생시키기 위한 회로의 회로도이며,
도 12 및 13은 전류의 제 1 횡축 성분(I1) 및 제 2 횡축 성분(I2)이 동작 전위(VDD)를 통해 인가되는 경우, 본 발명에 따른 회로의 구성을 나타낸다.
본 발명의 목적은 공지된 방법의 전술한 단점을 피하면서 2개의 전기값을 서로 비교하는 것이다.
상기 목적은 청구의 범위 제 1항에 따른 회로에 의해 달성된다.
회로는 몇가지 장점을 갖는다. 평가가 다른 평가 회로에서 종종 통상적인 바와 같은 전하를 통해서 이뤄지는 것이 아니라 전류를 통해 이루어지기 때문에, 회로는 간섭 신호의 결합에 강력히 대항하며, 전하 평가의 원리 보다 확실한 평가를 가능하게 한다. 따라서, 한계치 방정식의 구현시 한계치 형성에 대한 작은 허용 오차가 지켜질 수 있다. 또 다른 장점은 출력 신호가 2개의 출력에 상보적으로 주어지므로, 양호한 구동력을 가진 전체 CMOS-스윙이 얻어진다는 것이다. 많은 용도에서, 상기 사실에 의해 반전 신호를 발생시키기 위한 인버터 또는 복잡한 드라이버 회로가 생략될 수 있다. 또한, 회로는 저장 특성을 가지며, 이것은 파이프 라인 방식의 회로 아키텍쳐에 바람직하게 이용될 수 있다. 상기 회로의 또다른 장점은 휴지 상태에서 횡축 성분이 흐르지 않는다는 것이다. 단 하나의 제어 라인이 필요하다는 사실은 특히 어레이-회로에 바람직하다. 회로의 높은 안정성에 의해 회로의 치수 설정이 비임계적이다. 통상적으로 최소 트랜지스터에 의한 구현이 이루어질 수 있다. 이것은 적은 수의 트랜지스터와 함께 집적 회로 내에서 전체 회로에 대한 바람직한 표면 사용을 야기시킨다. 또한, 회로가 매우 신속히 안정한 상태로 플립되며, 이로 인해 회로가 고주파 회로에 매우 적합하다.
본 발명의 바람직한 실시예는 청구의 범위 종속항에 제시된다.
본 발명의 실시예를 첨부한 도면을 참고로 구체적으로 설명하면 하기와 같다.
도 1에는 2개의 전기값을 평가하기 위한 회로(B)가 도시된다. 여기서는, 2개의 전류원, 즉 제 1 전류원(Q1) 및 제 2 전류원(Q2)에 의해 발생된 전류의 횡축 성분(I1) 및 (I2)이 서로 비교됨으로써, 제 1 횡축 성분(I1)이 제 2 횡축 성분(I2) 보다 크면 제 2 인버터단(n2, p2)의 출력(51)에 동작 전위(VDD)가 인가되어야 한다. 이 경우, 제 1 인버터단(n1, p1)의 출력(50)에는 0 볼트의 전위가 인가된다.
회로는 전류의 제 1 횡축 성분(I1)이 흐르는, n-채널 MOSFET(1) 및 p-채널 MOSFET(2)를 포함하는 제 1 인버터단(n1, p1)으로 이루어진다. 전류의 제 2 횡축 성분(I2)은 제 2 인버터단(n2, p2)을 통해 흐른다. 제 1 인버터단(n1, p1)의 출력(50)은 제 2 인버터단(n2, p2)의 입력(52)에 접속된다. 제 2 인버터단(n2, p2)의 출력(51)은 제 1 인버터단(n1, p1)의 입력(53)에 접속된다. 제 1 인버터단(n1, p1)의 입력(53)은 또한 리세트 유닛(5)의 제 2 단자(55)에 접속된다. 리세트 유닛(5)의 제 1 단자(54)는 제 2 인버터단(n2, p2)의 입력(52)에 접속된다. 리세트 유닛(5)의 게이트 단자에 있는 제어 신호(Φ)에 의해, 제 2 인버터단(n2, p2)의 출력(51)에 인가되는 제 1 출력 전위(A)와, 제 1 인버터단(n1, p1)의 출력(50)에 인가되는 제 2 출력 전위() 사이의 전위차가 보상된다.
회로(B)의 기능을 설명하기 위해, 먼저 제 2 인버터단(n2, p2)의 출력(51) 및 제 1 인버터단(n1, p1)의 출력(50)에 동일한 전위가 존재한다고 가정한다. 전류의 제 1 횡축 성분(I1)이 제 2 횡축 성분(I2) 보다 크다면, 제 2 인버터단(n2, p2)의 출력(51)에서 약간 더 낮은 전위가 제 1 인버터단(n1, p1)의 출력(50)에 인가된다. 이로 인해, 제 1 인버터단(n1, p1)의 출력(50)에 결합된 게이트 단자를 가진 p-채널 MOSFET(3)이 p-채널 MOSFET(2) 보다 양호하게 도통됨으로써, 제 2 인버터단(n2, p2)의 출력(51)에서의 전위가 동작 전위(VDD)에 이를 때까지 상승된다. 그 결과, 제 1 인버터단(n1, p1)의 출력 전위가 0 볼트에 이른다. 따라서, 회로의 안정한 상태가 얻어진다.
평가 시점에서 전류의 제 1 횡축 성분(I1) 보다 큰 제 2 횡축 성분(I2)이 제 2 인버터단(n2, p2)을 통해 흐르면, 전술한 프로세스에 따라 제 2 인버터단(n2, p2)의 출력(51)에 0 볼트의 전위가 설정되고 제 1 인버터단(n1, p1)의 출력(50)에 동작 전위(VDD)가 설정된다.
회로는 평가 프로세스 동안 매우 높은 내부 증폭 및 평가 프로세스의 종료 후에 매우 양호한 구동력을 갖기 때문에, 높은 주파수에서 동작될 수 있다.
새로운 평가가 이루어지기 전에, 제 1 출력 전위(A) 및 제 2 출력 전위() 사이의 전위차가 보상되어야 한다. 즉, 회로가 리세트되어야 한다. 이것은 n-채널 MOSFET로 구현된 리세트 유닛(5)에 의해 이루어진다. 상기 리세트 유닛(5)은 제어 신호(Φ)에 의해 제어된다. n-채널 MOSFET 대신에 p-채널 MOSFET를 사용하여 리세트 유닛(5)을 만들 수도 있다.
전하 보상은 제 2 인버터단(n2, p2)의 출력(51)에 있는 또는 제 1 인버터단(n1, p1)의 출력(50)에 있는 비대칭 부하에 따라 높은 전위 또는 낮은 전위에 대한 보상을 야기시킨다. n-채널 MOSFET가 리세트 유닛(5)을 구현하기 위해 사용되면, 낮은 전위 및 평균 전위에서 두 출력 전위(A) 및 ()의 양호한 보상이 이루어진다. 동작 전위(VDD) 근처의 높은 레벨에서는 보상이 경우에 따라 불완전하다. 그 경우 MOSFET(2) 및 (3)은 나쁘게 도통되지만 MOSFET(1) 및 (4)는 양호하게 도통된다. 이것은 전위를 낮은 레벨로 신속히 강하시킨다. 상기 낮은 레벨에서는 n-채널 MOSFET(5)가 보다 양호하게 도통되며 전위 보상을 야기시킬 수 있다. 유사한 이유로 리세트 유닛(5)를 구현하기 위해 n-채널 MOSFET 대신에 p-채널 MOSFET를 사용하는 경우에도 제 1 인버터 단(n1, p1)의 출력(50) 및 제 2 인버터 단(n2, p2)의 출력(51)에서 전위의 양호한 보상이 이루어진다. 제어 신호(Φ)가 차단되면, 출력에 새로운 값을 야기시키는 새로운 평가가 시작된다.
회로(B)는 도 2에 도시된 바와 같이, 입력 전위와 기준 전위 사이의 전위차를 비교함으로써, 예컨대 한계치 방정식의 구현이 가능하다. 제 1 MOSFET(1)의 게이트 단자에서의 전위가 제 2 뉴런 MOSFET(Ref)에서의 기준 전위 보다 크면, 그리고 제 1 MOSFET(1)의 드레인 전류가 회로(B)에서 전류의 제 1 횡축 성분(I1)을 형성하고 제 2 MOSFET(Ref)의 드레인 전류가 전류의 제 2 횡축 성분(I2)을 형성하면, 전류의 제 2 횡축 성분, 즉 기준 전류 보다 큰 전류의 제 1 횡축 성분(I1)이 회로(B)를 통해 흐른다. 회로(B)는 회로(B)의 전술한 기능성에 따라 일정한 상태로 플립된다. 따라서, 출력 상태가 직접 입력 전위의 평가를 나타낸다.
도 3에 도시된 바와 같이, 제 1 전류원(Q1)은 뉴런 MOSFET(6)로도 구현될 수 있으며, 일정한 입력 전위가 상기 MOSFET의 게이트 단자에 인가된다. 뉴런 MOSFET(6)의 게이트 용량은 입력 전위에 따라 설계될 수 있다. 뉴런 MOSFET(6)의 소오스 단자는 제 2 동작 전위(VSS)에 접속된다.
기준 전류원(Q2)은 뉴런 MOSFET(7)로 구현된다. 뉴런 MOSFET(7)의 제 1 게이트 단자(60)는 동작 전위(VDD)에 접속된다. 뉴런 MOSFET(7)의 제 2 게이트 단자(61) 및 단자(S1)는 접지 전위에 접속된다. 따라서, 뉴런 MOSFET(7)의 2개의 게이트 단자(60) 및 (61)의 게이트 용량 설계에 의해 기준 전류(I2)가 설정될 수 있다.
여기서, 평가는 뉴런 MOSFET(6) 및 (7)를 통해 흐르는 전류의 횡축 성분에 의해 이루어진다. 이러한 평가는 간섭 신호의 결합에 강력히 대항하므로, 예컨대 메모리의 판독 증폭기에서 통상적인 바와 같은 전하 평가의 원리 보다 확실한 평가를 가능하게 한다. 따라서, 한계치 형성에 대한 작은 허용 오차가 지켜질 수 있다. 20 밀리 볼트의 부동 게이트에서 작은 전위 차가 확실하게 분리되어 정확하게 평가될 수 있다.
출력 신호는 2개의 출력에 상보적으로 주어지므로, 양호한 구동력을 가진 전체 스윙이 이루어진다. 이로 인해, 많은 용도에서 반전 신호를 발생시키기 위한 인버터 또는 복잡한 드라이버 회로가 생략될 수 있다. 또한, 제 1 인버터단(n1, p1)의 출력(50) 및 제 2 인버터단(n2, p2)의 출력(51)은 저장 특성을 가지며, 이것은 파이프 라인 방식 회로 아키텍쳐에 바람직하게 이용될 수 있다.
회로(B)의 출력 신호의 완충을 위해 부가로 회로(B)의 적어도 하나의 출력에 버퍼 유닛(11,12)이 도 4에 도시된 바와 같이 제공될 수 있다. 버퍼 유닛은 예컨대 인버터(12) 및 전달 트랜지스터(11)로 구성될 수 있다. 전달 트랜지스터(11)의 게이트 단자는 제어 신호(Φ)와 결합된다. 전달 트랜지스터(11)의 단자(P1)는회로(B)의 출력 신호와 결합된다. 전달 트랜지스터(11)의 단자(P2)는 인버터(12)의 입력에 접속된다.
회로(B)의 리세트시, 즉 제어 신호(Φ)의 활성화시 전달 트랜지스터(11)는 차단된다. 따라서, 선행 출력 전위(A)의 값이 인버터(12)의 입력 캐패시터에 저장된다. 따라서, 인버터(12)의 출력에서 출력 전위(A)의 반전된 값, 즉 ()이 얻어진다. 제어 신호(Φ)가 비활성화되면, 전달 트랜지스터(11)가 도통되고 새로운 출력 전위(A)의 값이 인버터(12)의 입력에 접속된다. 상기 값은 인버터(12)에 의해 반전됨으로써, 출력 전위(A)의 반전된 값, 즉()이 완충되어 주어진다.
휴지 상태에서, 회로(B)에 전류의 횡축 성분이 흐르지 않는다. 이것은 다수의 다른 평가 회로에 비해 중요한 장점이다. 또한, 단 하나의 제어 신호(Φ)만이 필요하며, 이것은 어레이 회로에 바람직하다.
회로(B)의 적용은 도 5에 도시된다. 여기서는, 제 1 평가 회로(B1) 및 제 2 평가 회로(B2)가 제 3 뉴런 MOSFET(13), 제 4 뉴런 MOSFET(14), 제 1 평가 트랜지스터(15) 및 제 2 평가 트랜지스터(16)에 접속됨으로써, 전체 회로가 승산기 셀의 기능을 한다. 제 3 및 제 4 뉴런 MOSFET(13) 및 (14)의 게이트 단자는 각각 회로의 입력 전위(Va1), (Va2), (Vb) 및 (Vc)에 접속된다. 여기서, 입력 전위 (Va1)은 승수 비트이고, 입력 전위(Va2)는 피승수 비트이다. 상기 두 입력 전위는 승산기 셀에서 처리된다. 전위(Vb)는 선행 부분 적의 합계 비트이다. 입력 전위(Vc)는 선행 부분 적의 자리 올림-비트이다. 입력 전위(Va1), (Va2), (Vb) 및 (Vc)는 입력 전위 (Vb) 및(Vc)가 입력 전위(Va1) 및 (Va2)의 2배로 가중되도록, 제 3 및 제 4 뉴런 MOSFET(13) 및 (14)에서 가중된다.
제어 트랜지스터(23)를 통해 제어 신호(Φ)를 가진 제어 트랜지스터(23)의 게이드 단자에 접속된 제 1 평가 회로(B1)는 제 3 뉴런 MOSFET(13)를 통해 흐르는 전류의 횡축 성분(I4)과 기준 전류(I3)의 비교에 의해 승산기 셀의 출력-자리 올림-비트(u)의 값을 형성한다. 제 1 평가 회로(B1) 및 제 2 평가 회로(B2)의 기능은 전술한 회로(B)와 다르지 않다.
제 1 평가 회로(B1)에 의한 입력 전류(I3)과 (I4), 즉 기준 전류(I3)와 뉴런 MOSFET(13)를 통해 흐르는 전류의 횡축 성분(I4)의 비교는 한계치 방정식의 기술적 구현이다. 전류의 횡축 성분(I4)이 기준 전류(I3) 보다 크면, 제 1 평가 회로(B1)의 출력-자리 올림-비트(u)의 논리 값은 1 이다. 제 3 뉴런 MOSFET(13)의 게이트 단자에서의 입력 신호, 및 논리 값 3.5를 나타내는 기준 전류(I3)의 전술한 가중에 의해, 부분 회로(18) 전체가 하기 방정식을 나타낸다:
a1+ a2+ 2b + 2c > 3.5.
여기서, a1및 a2는 승산기 셀에서 처리되는 승수 비트 및 피승수 비트이다. 선행 부분 적의 합계 비트는 b로 표시된다. 선행 부분 적의 자리 올림-비트는 c로 표시된다.
승산기 셀의 부분 회로(19)는 전술한 입력 전위 및 전술한 부분 회로(18)의 부정 출력-자리 올림-비트()로부터 승산기 셀의 출력-합계-비트를 형성한다. 이 경우, 출력()으로 표시되는 부정 출력-자리 올림-비트는 값 4로 가중되고 제 4 뉴런 MOSFET(14)의 제 5 게이트 단자(20)에 접속된다. 부분 회로(19)의 기능이 전술한 부분 회로(18)에 상응하므로, 기준 전류(I5)와, 제 4 뉴런 MOSFET(14)를 통해 흐르는 전류의 횡축 성분(I6)이 비교된다. 상기 부분 회로(19)에 의해 표현되는 한계치 방정식은 하기와 같다:
a1+ a2+ 2b + 2c + 4> 5.5.
5.5의 논리 값을 나타내는 기준전류(I5)는 제 2 평가 트랜지스터(16)의 전류 횡축 성분이다. 기준 전류(I3) 및 (I5)에 의해 표현되는 논리 값은 MOSFET로 구현되는 평가 트랜지스터(15) 및 (16)의 적합한 치수 설계를 통해 얻어진다. 이 경우 제 1 평가 트랜지스터(15)의 단자(71)는 제 1 평가 회로(B1)의 입력(21)에 접속된다. 제 2 평가 트랜지스터(16)의 단자(72)는 평가 회로(17)의 입력(22)에 접속된다.
평가 회로(15) 및 (16)의 게이트 단자는 기준 전위(VRef)에 접속된다. 평가 트랜지스터(15) 및 (16)의 단자(73) 및 (74)는 접지 전위에 접속된다. 제 3 뉴런 MOSFET(13) 및 제 4 뉴런 MOSFET(14)의 단자(75) 및 (76)도 접지 전위에 접속된다.
부분 회로(18)의 MOSFET(23)의 게이트 단자는 제어 신호(Φ1)와 결합된다.MOSFET(23)가 도통되면, 부정 출력-자리 올림-비트()와 출력-자리 올림-비트(u)사이의 전위차가 보상된다. 동일한 것이 제어 신호(Φ2)와 결합된 게이트 단자를 가진 MOSFET(24)에도 상응하게 적용된다. 부분 회로(19)에서 MOSFET(24)가 도통되면, 부정 출력-합계-비트()와 출력-합계-비트(s) 사이의 전위 차가 MOSFET(24))에 의해 보상된다.
하기 표 1 에는 2진 승산의 진을 나타내는 표가 전술한 승산기 셀의 동작 확인을 위해 제시된다.
뉴런 MOSFET에 의하지 않고(참고: 도 3), 전류의 제 2 횡축 성분(I2)을 발생시키기 위한 기준 형성이 도 5에 도시된 바와 같이 다수의 회로(B)에 대해 전체적으로 이루어질 수도 있다. 이것은 외부에서 공급된 또는 내부에서 발생된 기준 전위(VRef)를 요구한다. 이것은 기준 전류(I2)의 미세한 설정이 요구되는 경우 바람직할 수 있다. 또한, 이렇게 함으로써 회로가 현저히 작은 장소를 필요로 하는데, 그 이유는 MOSFET가 뉴런 MOSFET보다 현저히 작은 장소를 필요로 하기 때문이다. 기준 전위(VRef) 및 그에 따라, 기준 전위(VRef)가 인가되는 본 발명에 따른 회로에서는, 전류의 제 2 횡축 성분(I2)을 내부에서 발생시키기 위한 회로가 도 6 내지 11에 도시되며 이하에서 설명된다. 뉴런 MOSFET(M1)이 제 2 기준 전류(IRef)를 발생시키기 위해 모든 회로에서 공통적으로 사용된다. 제 2 기준 전류(IRef)는 전류 미러 회로를 통해 전류-전위-변환기로서 동작하는 MOSFET(M2) 내로 공급된다. MOSFET(M2)는 단자(80) 및 (81)에 기준 전위(VRef)를 갖는다. 경우에 따라 결과되는 기준 전위(VRef)가 연산 증폭기에 의해 완충될 수 있다. 도 6 내지 11에 도시된 회로는 뉴런 MOSFET 및 MOSFET의 유전체 두께가 매우 상이할 때도 기준 전위의 매우 정확한 설정을 가능하게 한다.
스위칭 한계치의 정확한 설정을 위해, 뉴런 MOSFET에 적어도 하나의 부가 게이트 단자가 제공될 수 있다. 상기 부가 게이트 단자에 의해 이것의 커플링 용량에 따라 스위칭 한계치의 미세 조정이 수행될 수 있다.
또한, 다수의 회로(B)에 대해 기준 단자가 사용되면, 전체 회로에 필요한 장소가 현저히 감소된다.
도 6에 도시된 회로(C)에서 p-MOSFET(M3) 및 (M4)는 전류 미러를 형성한다. (M3)은 뉴런 MOSFET(M1)에 의해 발생되는 제 2 기준 전류(IRef)를 등가 게이트 전위로 변환시킨다. (M4)도 상기 게이트 전위에 의해 동작되기 때문에, 제 2 기준 전류(IRef)와 대략 동일하며 MOSFET(M2)에 공급되는 부가 횡축 성분(IQ)이 (M4)를 통해 흐른다. (M2)는 부가 횡축 성분(IQ)을 등가 게이트 전위로 변환시킨다. 등가 게이트 전위는 본 발명에 따른 회로에 사용될 수 있는 기준 전위(VRef)이다.
도 6에 도시된 회로(C)에 의해 낮은 옴 저항을 갖기 때문에 간섭 신호에 강력히 대항하는 기준 전위를 발생시키기 위해, 기준 전위(VRef)가 연산 증폭기(82)에 의해 완충된다(참고: 도 7). 연산 증폭기(82)에서 출력(83)은 연산 증폭기(82)의 반전 입력(84)에 의해 단락된다. 기준 전위(VRef)는 연산 증폭기(82)의 비반전 입력(85)에 접속되고, 완충된 기준 전위(VRef)는 연산 증폭기(82)의 출력(83)에 접속된다.
도 8에 도시된 회로(D)에서는, MOSFET(M3) 및 (M4)로 이루어진 간단한 전류 미러 대신에, MOSFET(M5), (M6), (M7) 및 (M8)로 이루어진 캐스코드(cascode)-전류 미러가 사용된다. 이러한 전류 미러는 도 6에 도시된 간단한 전류 미러에 비해, 전류 미러의 입력 전류(IRef) 및 출력 전류(IQ) 사이의 편차가 현저히 작다는 장점을 갖는다. 이것은 기준 전위(VRef)의 발생시 높은 정확도를 가능하게 한다. 회로(D)는또한 부가의 장점을 갖는다. 드레인 전위(M1)의 값이 평가 시점에서 도 3에 따른 회로에서 입력 트랜지스터의 드레인 전위(VDO)의 뉴런 MOSFET의 평균값에 더 근접하면, 뉴런 MOSFET(M1)에 의한 제 2 기준 전류(IRef)의 발생이 그만큼 더 정확해진다. 드레인 전위의 값은 -동작 전위(VDD)에 비해- 너무 높지 않은 값이다. 회로(D)에서 동작 전위(VDD)와 MOSFET(M1)의 단자(86) 사이의 전압 강하가 도 6에 도시된 회로(C)에서 보다 높기 때문에, 도 8에서는 도 6에 도시된 회로(C)에서 보다 평균값(VDO)에 더 근접한 MOSFET(M1)의 드레인 전위가 얻어진다.
도 9는 완충된 기준 전위(VRef)를 가진 도 8에 도시된 회로(D)를 나타낸다. 기준 전압(VRef)의 완충은 전술한 바와 동일한 방식으로 수행된다.
도 10에 도시된 회로(E)에는 재차 도 6의 회로(C)에서와 같은 MOSFET(M9) 및 (M10)로 이루어진 간단한 전류 미러가 제공된다. 그러나, 제 2 기준 전류(IRef)의 경로에 있는 MOSFET(M11)가 도 6에 도시된 회로(C)에 비해 감소된 (M1)의 드레인 전위를 위해 제공된다. 이러한 조치의 장점은 전술하였다.
도 11은 완충된 기준 전압(VRef)을 가진 도 10에 도시된 회로(E)를 나타낸다. 기준 전위(VRef)의 완충은 전술한 방식으로 수행된다.
본 발명에 따른 회로를 구현하기 위한 또다른 가능성은 동작 전위(VDD) 를 통해 제 1 횡축 성분(I1) 및 제 2 횡축 성분(I2)을 인가하는 것이다. 이 경우에는 도 12 및 13에 도시된 회로가 주어진다.

Claims (12)

  1. - 제 1 인버터단(n1, p1)을 통해 흐르는 전류의 제 1 횡축 성분(I1)을 공급하며, 상기 제 1 인버터단(n1, p1)의 소오스 단자에 접속된 제 1 전류원(Q1)이 제공되며,
    - 제 2 인버터단(n2, p2)을 통해 흐르는 전류의 제 2 횡축 성분(I2)을 공급하며, 상기 제 2 인버터단(n2, p2)의 소오스 단자에 접속된 기준 전류원(Q2)이 제공되며,
    - 상기 제 1 인버터단(n1, p1)과 상기 제 2 인버터단(n2, p2)이 서로 결합되는데, 상기 제 1 인버터단(n1, p1)의 출력(50)은 상기 제 2 인버터단(n2, p2)의 입력(52)에 접속되며, 상기 제 2 인버터단(n2, p2)의 출력(51)은 상기 제 1 인버터단(n1, p1)의 입력(53)에 접속되고,
    - 상기 제 1 인버터단(n1, p1)의 출력 전위(A)와 상기 제 2 인버터단(n2, p2)의 출력 전위() 사이의 전위차를 보상하기 위한 리세트 유닛(5)이 제공되며, 그리고
    - 상기 제 1 인버터단(n1, p1)의 출력 전위(A)가 제 1 전류원(I1)과 제 2 전류원(I2)의 비교 결과를 나타내는 것을 특징으로 하는 2개의 전기값을 비교하기 위한 회로.
  2. 제 1항에 있어서, 제 1 인버터단(n1, p1) 및 제 2 인버터단(n2, p2)이 MOSFET로 구성되는 것을 특징으로 하는 회로.
  3. 제 1항 또는 2항에 있어서, 리세트 유닛(5)이 제어 신호(Φ)에 의해 제어되는 MOSFET로 이루어지고,
    리세트 유닛(5)의 제 1 단자(54)가 제 2 인버터단(n2, p2)의 입력(52)에 접속되고, 리세트 유닛(5)의 제 2 단자(55)가 제 1 인버터단(n1, p1)의 입력(53)에 접속되며, 리세트 유닛(5)의 게이트 단자(56)가 제어 신호(Φ)에 결합되는 것을 특징으로하는 회로.
  4. 제 1항 또는 제 2항에 있어서, 제 1 전류원(Q1)이 제 1 뉴런 MOSFET(6)로 이루어지는 것을 특징으로 하는 회로.
  5. 제 4항에 있어서, 기준 전류원(Q2)이 제 1 뉴런 MOSFET(6)와 동일한 극성을 가진 제 2 뉴런 MOSFET(7)로 이루어지는 것을 특징으로 하는 회로.
  6. 제 5항에 있어서, 제 2 뉴런 MOSFET(7)에 2개의 게이트 단자(60, 61)가 제공되며, 이 경우
    - 제 1 게이트 단자(60)가 제 1 동작 전위(VDD)에 접속되고,
    - 제 2 게이트 단자(61)가 제 2 동작 전위(VSS)에 접속되며,
    - 전류의 제 2 횡축 성분(I2)이 제 2 뉴런 MOSFET(7)의 제 1 게이트 단자(60) 및 제 2 게이트 단자(61)의 커플링 용량 비에 의해 결정되는 것을 특징으로 하는 회로.
  7. 제 6항에 있어서, 기준 전류(I2)의 미세 세팅을 위한 적어도 하나의 부가 게이트 단자가 제 2 뉴런 MOSFET(7)에 제공되는 것을 특징으로 하는 회로.
  8. 제 4항에 있어서, 기준 전류원(Q2)이 제 1 뉴런 MOSFET(6)의 극성을 가진 MOSFET로 이루어지는 것을 특징으로 하는 회로.
  9. 제 8항에 있어서, 칩 내부에서 기준 전류원(Q2)을 발생시키는 유닛이 제공되는 것을 특징으로 하는 회로.
  10. 제 1항 또는 제 2항에 있어서, 제 1 인버터단의 출력 전위(A) 및 제 2 인버터단의 출력 전위()를 완충하기 위한 부가 유닛(11, 12)이 제 1 인버터단의출력(50) 및 제 2 인버터단의 출력(51)에 제공되는 것을 특징으로 하는 회로.
  11. 제 1항 또는 제 2항에 있어서, 제 1 인버터단의 출력 전위(A) 또는 제 2 인버터단의 출력 전위()를 완충하기 위한 부가 유닛(11, 12)이 제 1 인버터단의 출력(50) 또는 제 2 인버터단의 출력(51)에 제공되는 것을 특징으로 하는 회로.
  12. 출력-합계-비트(s), 출력-자리 올림-비트(u), 부정 출력-합계-비트() 및 부정 출력-자리 올림-비트()에 대한 입력 전위로서 승수 비트(Va1), 피승수 비트(Va2), 선행 부분 적의 합계 비트(Vb) 및 선행 부분 적의 자리 올림-비트(Vc)를 연산하기 위한 제 1항 또는 제 2 항을 따르는 2개의 회로를 포함하는 2진 승산기 셀에 있어서,
    - 전기값을 비교하기 위한 제 1 평가 회로(B1) 및 전기값을 비교하기 위한 제 2 평가회로(B2)가 제공되며, 상기 제 1 평가회로(B1)는 출력-자리 올림-비트(u)를 계산하기 위해 제공되고 상기 제 2 평가 회로(B2)는 출력-합계-비트(s)를 계산하기 위해 제공되며,
    - 제 3 뉴런 MOSFET(13)가 제 1 평가 회로(B2)의 기준 전류원(Q1)을 구현하기 위해 제공되고,
    - 제 4 뉴런 MOSFET(14)가 제 2 평가 회로(B2)의 기준 전류원(Q1)을 구현하기 위해 제공되며,
    - 제 1 평가 트랜지스터(15)가 제 1 평가 회로(B1)의 제 1 전류원(Q1)을 구현하기 위해 제공되고,
    - 제 2 평가 트랜지스터(16)가 제 2 평가 회로(B2)의 제 1 전류원(Q1)을 구현하기 위해 제공되며,
    - 4개의 입력 전위(Va1, Va2, Vb및 Vc)가 제 3 뉴런 MOSFET(13)의 게이트 단자 및 제 4 뉴런 MOSFET(14)의 게이트 단자에 인가되고,
    - 부정 출력-자리 올림-비트()가 제 4 뉴런 MOSFET(14)의 제 5 게이트 단자(20)에 접속되며,
    - 제 3 뉴런 MOSFET(13) 및 제 4 뉴런 MOSFET(14)의 입력 전위(Va1, Va2, Vb및 Vc)가 출력-합계-비트(s)의 사용된 한계치 방정식 및 출력-자리 올림-비트(u)의 사용된 한계치 방정식에 따라 상이하게 웨이팅되는 방식으로, 2개의 뉴런 MOSFET(13, 14)가 구현되는 것을 특징으로 하는 2진 승산기 셀.
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