KR100346020B1 - 아날로그 스위치 및 아날로그 스위치를 가진아날로그/디지털 변환기 - Google Patents

아날로그 스위치 및 아날로그 스위치를 가진아날로그/디지털 변환기 Download PDF

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Abstract

아날로그 스위치는 제1 트랜스퍼 게이트(1), 제2 트랜스퍼 게이트(2), 인버터(4, 5) 및 트랜지스터 스위치 N31을 포함한다. 제1 트랜스터 게이트(1)는 제1 입력 단자와 제1 출력 단자를 가지며, 제1 제어 신호와 이 제1 제어 신호의 반전 신호인 제2 제어 신호에 따라 입력 신호의 전송을 제어한다. 제2 트랜스퍼 게이트(2)는 제2 입력 단자와 제2 출력 단자를 갖는다. 제2 트랜스퍼 게이트(2)의 제2 입력 단자는 제1 출력 단자에 접속된다. 제2 트랜스퍼 게이트(2)는 제1 제어 신호와 제2 제어 신호에 따라, 제1 트랜스퍼 게이트(1)를 통과한 입력 신호의 전송을 제어한다. 트랜스퍼 게이트(1)는 제1 입력 단자에 접속된 소스, 제1 출력 단자에 접속된 드레인, 및 제1 제어 신호를 수신하는 게이트를 갖는 제1 도전형 제1 트랜지스터 P11; 및 제1 트랜지스터 P11의 소스에 접속된 소스 및 백 게이트(back gate), 제1 트랜지스터의 드레인에 접속된 드레인, 및 제2 제어 신호를 수신하는 게이트를 갖는 제2 도전형 제2 트랜지스터 N11을 갖는다. 인버터(4, 5)와 트랜지스터 스위치 N31은 소정 스위치 제어 신호에 따라, 제1 트랜스퍼 게이트(1)와 제2 트랜스퍼 게이트(2)의 접속점 X1과 접지의 접속을 제어한다. 특히, 인버터(4, 5)와 트랜지스터 스위치 N31은 접속점 X1이 소정 기간 동안 접지되도록 제어하여, 제1 트랜스퍼 게이트(1)를 통과한 입력 신호가 제2 트랜스퍼 게이트(2)로 흐르는 것을 차단한다.

Description

아날로그 스위치 및 아날로그 스위치를 가진 아날로그/디지털 변환기{ANALOG SWITCH AND A/D CONVERTER HAVING THE SAME}
본 발명은 아날로그 스위치에 관한 것이다. 본 발명은 또한 아날로그 스위치를 가진 아날로그/디지털(A/D) 변환기에 관한 것이다.
예를 들면, 샘플 앤드 홀드(sample and hold) 회로에는 다수의 아날로그 스위치가 사용된다. 다수의 아날로그 스위치를 가진 샘플 앤드 홀드 회로는 이들 회로가 예를 들면 축차 비교형 아날로그/디지털 변환기에 접속되는 구조에서 사용된다.
샘플 앤드 홀드 회로는 다수의 아날로그 입력 신호 중 소정의 입력 신호를 샘플하여 소정 기간 동안 홀드하여 아날로그/디지털 변환기에 신호를 공급한다.
특히, 다수의 입력 신호들이 각각 다수의 아날로그 스위치로 송출된다. 다수의 아날로그 스위치 중의 하나가 입력 신호가 아날로그 스위치를 지나는 모드에서 동작되기 때문에 입력 신호는 아날로그/디지털 변환기로 송출된다.
아날로그 스위치가 상술한 모드에서 동작되는 경우에 이러한 아날로그 스위치는 선택 모드 상태에 있는 것이다. 반대로, 아날로그 스위치가 하나의 입력 신호가 아날로그 스위치를 지나지 않는 모드에서 동작되는 경우에, 이러한 아날로그스위치는 비-선택 모드 상태에 있는 것이다.
차량의 구조와 유사하게, 소스 전압이 크게 변동하고 입력 신호가 실질적으로 소스 전압의 것과 동일 레벨을 갖는 구조에 있어서, 입력 신호의 레벨이 소스 전압의 레벨보다 더 큰 경우에, 입력 신호는 부분적으로 비-선택 모드 상태에 있는 아날로그 스위치를 지날 수 있다. 부분적으로 아날로그 스위치를 지나는 이러한 입력 신호에 의해서 야기될 수 있는 주입 전류는 A/D 변환기에 송출될 입력 신호, 즉, A/D 변환기의 입력 전압에 영향을 준다.
이러한 주입 전류의 발생을 방지하기 위해서, 일반적으로 아날로그 스위치는 입력단 및 출력단의 2단에 2개의 트랜스퍼 게이트를 갖는다. 게다가, 아날로그 스위치가 비-선택 모드 상태에 있을 때에 트랜스퍼 게이트의 접속점을 접지 상태로 제어하기 위한 트랜지스터 스위치가 포함되어 있다. 또한, 입력단으로서 하나의 트랜스퍼 게이트에 포함되는 N-채널 MOS 트랜지스터의 백 게이트(back gate)(기판 전극)의 전위가 입력 신호의 전위와 동일하게 설정된다.
이렇게 아날로그 스위치를 형성한 경우에, 아날로그 스위치는 주입 전류의 발생을 방지하기 위한 큰 회로 구조를 갖게 된다.
도 4는 주입 전류의 발생을 방지하는 일반적인 아날로그 스위치를 나타내는 회로도이다.
도 4에 도시한 바와 같이, 아날로그 스위치는 트랜스퍼 게이트(100, 200), 인버터(4, 5, 600), 및 트랜지스터(N-채널 MOS 트랜지스터)(N31)를 포함한다.
트랜스퍼 게이트(100, 200)는 입력 단자 TI과 출력 단자 TO 사이에서 서로종속 접속되어 있다. 트랜스퍼 게이트(100, 200)의 접속점은 X1으로 표시되어 있다.
트랜스퍼 게이트(100)는 트랜지스터(N-채널 MOS 트랜지스터) N101, N102, N103, N104 및 트랜지스터(P-채널 MOS 트랜지스터) P101, P102, 및 P103을 포함한다.
트랜지스터 N101, P101의 소스는 서로 접속되어 있으며, N102 및 P102의 소스는 서로 접속되어 있으며, N103 및 P103의 소스는 서로 접속되어 있다. 트랜지스터 N101, P101의 드레인은 서로 접속되어 있으며, N102 및 P102의 드레인은 서로 접속되어 있으며, N103 및 P103의 드레인은 서로 접속되어 있다.
N101 및 P101의 소스는 입력 단자 TI에 접속되며, 드레인은 접속점 X1에 접속된다. 트랜지스터 N102 및 P102의 소스는 트랜지스터 N103 및 P103의 소스에 접속되며, 드레인은 입력 단자 TI에 접속된다. 트랜지스터 N103 및 P103의 소스는 트랜지스터 N102 및 P102의 소스에 접속되며, 드레인은 접속점 X1에 접속된다.
트랜지스터 N101, N102, N103의 게이트들은 서로 접속되어 샘플링 제어 신호 C를 수신한다. 트랜지스터 P101, P102, P103의 게이트는 서로 접속되어 샘플링 제어 신호 CB를 수신한다.
또한, 트랜지스터 N101, N102, N103의 백 게이트는 트랜지스터 N102 및 P102의 소스(또는 트랜지스터 N103 및 P103의 소스)에 접속된다. 트랜지스터 P101, P102, P103의 백 게이트는 전원에 접속된다.
트랜지스터 N104의 게이트는 트랜지스터 P101, P102, P103의 게이트에 접속되고, 트랜지스터 N104의 소스는 접지되고, 드레인은 트랜지스터 N102 및 P102의 소스(또는 트랜지스터 N103 및 P103의 소스)에 접속되어 있다.
트랜스퍼 게이트(200)는 트랜지스터(N-채널 MOS 트랜지스터) N201, N202, N203, N204, 및 트랜지스터(P-채널 MOS 트랜지스터) P201, P202, P203을 포함한다.
트랜지스터(N201, P201)의 소스는 서로 접속되어 있으며, 트랜지스터 N202 및 P202의 소스는 서로 접속되어 있으며, 트랜지스터 N203 및 P203의 소스는 서로 접속되어 있다. 트랜지스터 N201, P201의 드레인은 서로 접속되어 있으며, 트랜지스터 N203 및 P203의 드레인은 서로 접속되어 있다.
트랜지스터(N201 및 P201)의 소스는 접속점 X1에 접속되어 있으며, 드레인은 출력 단자 TO에 접속되어 있다. 트랜지스터 N202 및 P202의 소스(25)는 트랜지스터 N203 및 P203의 소스에 접속되어 있으며, 그 드레인은 접속점 X1에 접속되어 있다. 트랜지스터 N203 및 P203의 소스는 트랜지스터 N202 및 P202의 소스에 접속되어 있으며, 그의 드레인은 출력 단자 TO에 접속되어 있다.
트랜지스터 N201, N202, N203의 게이트들은 서로 접속되어 샘플링 제어 신호 C를 수신한다. 트랜지스터 P201, P202, P203의 게이트는 서로 접속되어 샘플링 제어 신호 CB를 수신한다.
트랜지스터 N201, N202, N203의 백 게이트는 트랜지스터 N202 및 P202의 소스(또는 트랜지스터 N203 및 P203의 소스)에 접속된다. 트랜지스터 P201, P202, P203의 백 게이트는 전원에 접속된다.
트랜지스터 N204의 게이트는 트랜지스터 P201, P202, P203의 게이트에 접속되고, 트랜지스터 N204의 소스는 접지되고, 드레인은 트랜지스터 N202 및 P202의 소스(또는 트랜지스터 N203 및 P203의 소스)에 접속되어 있다.
인버터(4)는 선택 신호 S에 따라서 트랜지스터 N31의 게이트에 풀-다운 제어 신호 PD를 공급하여 접속점 X1 및 접지의 접속을 제어한다. 인버터(4)는 트랜지스터(N-채널 MOS 트랜지스터) N41 및 트랜지스터(P-채널 MOS 트랜지스터) P41을 포함한다.
트랜지스터 N41 및 P41의 게이트는 서로 접속되며 선택 신호 S를 수신한다. 트랜지스터 N41 및 P41의 드레인은 서로 접속되며, 트랜지스터 N31의 게이트에 접속된다. 트랜지스터 N41의 소스는 접지되며, 트랜지스터 P41의 소스는 전원에 접속된다.
인버터(5, 600)는 샘플링 신호 SA에 따라서, 트랜스퍼 게이트(100, 200)에 상보 샘플링 제어 신호 C 및 CB를 공급한다.
인버터(5)는 트랜지스터(N-채널 MOS 트랜지스터) N51 및 트랜지스터(P-채널 MOS 트랜지스터) P51를 포함한다. 트랜지스터 N51, P51의 게이트는 서로 접속되며 샘플링 신호 SA를 수신한다. 트랜지스터 N51, P51의 드레인은 서로 접속되며 트랜스퍼 게이트(100, 200) 및 인버터(600)에 접속된다. 트랜지스터 N51의 소스는 접지되며, 반면에 트랜지스터 P51의 소스는 전원에 접속된다.
인버터(600)는 트랜지스터(N-채널 MOS 트랜지스터)(N601) 및 트랜지스터(P-채널 MOS 트랜지스터) P601를 포함한다.
트랜지스터 N601, P601의 게이트는 서로 접속되며 트랜지스터 N51, P51의 드레인에 접속된다. 트랜지스터 N601, P601의 드레인은 서로 접속되며 트랜스퍼 게이트(100)에 접속된다. 트랜지스터 N601의 소스는 접지되며, 반면에 트랜지스터 P601의 소스는 전원에 접속된다.
트랜지스터 N31는 인버터(4)에 접속된 게이트, 접지된 소스 및 접속점 X1에 접속된 드레인을 포함한다. 인버터(4)로부터 하이 레벨의 풀-다운 제어 신호 PD를 수신한 후에, 트랜지스터 N31는 접속점 X1을 접지 상태로 제어한다. 로우 레벨의 풀-다운 제어 신호 PD를 수신한 후에 트랜지스터 N31는 접속점 X1을 접지로부터 해제한다.
이하, 도 4에 도시된 아날로그 스위치의 동작에 대하여 설명한다.
선택 신호 S가 하이 레벨이면, 아날로그 스위치는 선택 모드 상태이다.
하이 레벨의 선택 신호 S에 따라서, 인버터(4)는 트랜지스터 N31의 게이트에 로우 레벨의 풀-다운 제어 신호 PD를 공급한다. 그러면, 트랜지스터 N31은 오프 상태로 되고, 접속점 X1은 접지로부터 해제된다.
접속점 X1이 접지로부터 해제된 상태에서, 샘플링 신호 SA가 하이 레벨인 경우에, 인버터(5)가 로우 레벨의 샘플링 제어 신호 CB를 트랜스퍼 게이트(100, 200)로 송출하고, 인버터(600)는 하이 레벨의 샘플링 제어 신호 C를 트랜스퍼 게이트(100, 200)에 송출한다. 그 후에, 트랜지스터 N101, P101, N201, P201은 온 상태로 되고, 트랜스퍼 게이트(100, 200)는 도통 모드로 된다. 따라서, 입력 단자 TI로 송출될 입력 신호 IN은 출력 단자 TO로부터 트랜스퍼 게이트(100, 200)를 통하여 출력 신호 OUT로서 출력된다.
트랜지스터 N104, N204는 오프되고, 트랜지스터 N102, P102, N103, P103, N202, P202, N203, P203은 온된다. 이때, 트랜지스터 N101의 백 게이트는 입력 단자 TI에 접속되고, 트랜지스터 N201의 백 게이트는 접속점 X1에 접속된다. 따라서, 트랜지스터 N101, N201의 백 게이트의 전위는 입력 신호 IN의 전위와 동일하다.
반면에, 선택 신호 S가 로우 레벨인 경우에, 아날로그 스위치는 비-선택 모드 상태이다.
로우 레벨의 선택 신호 S에 따라서, 인버터(4)는 트랜지스터 N31의 게이트에 하이 레벨의 풀-다운 제어 신호 PD를 공급한다. 그러면, 트랜지스터 N31은 온 상태로 되고, 접속점 X1은 접지 상태이다. 이러한 구조에서는 입력 신호 IN가 트랜스퍼 게이트(100)을 지나가도 트랜스퍼 게이트(200)로 흐르지 않게 된다. 즉, 어떤 주입 전류도 출력 신호 OUT에 영향을 주지 않는다.
상술한 바와 같이, 트랜스퍼 게이트(100)의 트랜지스터 N102, P102, N103, P103 및 트랜스퍼 게이트(200)의 트랜지스터 N202, P202, N203, P203은 특정한 신호에 영향을 주는 임의의 주입 전류를 방지하도록 스위치 게이트에 반드시 포함된다. 그러나, 이러한 트랜지스터는 아날로그 스위치의 필수적인 동작과는 관계가 없다.
따라서, 출력 신호에 영향을 주는 주입 전류의 발생을 방지하는 일반적인 아날로그 스위치는 다수의 트랜지스터를 포함하고 있기 때문에 회로 구조가 복잡하다는 문제점이 있다.
따라서, 본 발명의 목적은 간단한 회로 구성을 갖는 아날로그 스위치를 제공하는 것이다.
본 발명의 다른 목적은 간단한 회로 구성을 갖는 아날로그 스위치를 사용하는 A/D 컨버터를 제공하는 것이다.
전술된 목적들을 달성하기 위하여, 본 발명의 제1 특징에 따른 아날로그 스위치는
제1 입력 단자와 제1 출력 단자를 가지며, 제1 제어 신호와 상기 제1 제어 신호의 반전 신호인 제2 제어 신호에 따라 입력 신호의 전송을 제어하는 제1 트랜스퍼 게이트(1); 및
상기 제1 출력 단자에 접속된 제2 입력 단자와 제2 출력 단자를 가지며, 상기 제1 제어 신호와 상기 제2 제어 신호에 따라, 상기 제1 트랜스퍼 게이트를 통과한 입력 신호의 전송을 제어하는 제2 트랜스퍼 게이트(2)를 포함할 수 있으며,
상기 제1 트랜스퍼 게이트(1)는
상기 제1 입력 단자에 접속된 소스, 상기 제1 출력 단자에 접속된 드레인, 및 상기 제1 제어 신호를 수신하는 게이트를 갖는 제1 도전형 제1 트랜지스터 P11; 및
상기 제1 트랜지스터 P11의 소스에 접속된 소스 및 백 게이트(back gate), 상기 제1 트랜지스터의 드레인에 접속된 드레인, 및 상기 제2 제어 신호를 수신하는 게이트를 갖는 제2 도전형 제2 트랜지스터 N11를 포함한다.
본 발명에 따르면, 간단한 회로 구성을 갖는 아날로그 스위치가 구현될 수 있다.
상기 제2 트랜스퍼 게이트(2)는
상기 제2 입력 단자에 접속된 소스, 상기 제2 출력 단자에 접속된 드레인, 및 상기 제1 제어 신호를 수신하는 게이트를 갖는 제1 도전형 제3 트랜지스터 P21; 및
상기 제3 트랜지스터 P21의 소스에 접속된 소스, 상기 제3 트랜지스터의 드레인에 접속된 드레인, 및 상기 제2 제어 신호를 수신하는 게이트를 갖는 제2 도전형 제4 트랜지스터 N21를 포함한다.
상기 아날로그 스위치는 소정 스위치 제어 신호에 따라, 상기 제1 트랜스퍼 게이트(1)와 상기 제2 트랜스퍼 게이트(2)의 접속점 X1과 접지의 접속을 제어하는 스위치 회로(4, N31)를 더 포함할 수도 있으며,
상기 스위치 회로(4, N31)는 접속점 X1이 소정 기간 동안 접지되도록 제어하여, 상기 제1 트랜스퍼 게이트(1)를 통과한 상기 입력 신호가 상기 제2 트랜스퍼 게이트(2)로 흐르는 것을 차단할 수도 있다.
상기 스위치 회로(4, N31)는 상기 접속점 X1에 접속된 드레인, 접지된 소스, 및 상기 스위치 제어 신호를 수신하는 게이트를 갖는 제2 도전형 제5 트랜지스터 N31를 포함할 수 있다.
상기 제4 트랜지스터 N21는 백 게이트를 포함할 수 있고;
상기 제4 트랜지스터 N21의 백 게이트는 상기 제4 트랜지스터(N21)의 드레인에 접속될 수 있다.
상기 제1 트랜지스터 P11와 상기 제3 트랜지스터 P21 각각은 P-채널 MOS 트랜지스터일 수 있고;
상기 제2 트랜지스터 N11와 상기 제4 트랜지스터 N21 각각은 N-채널 MOS 트랜지스터일 수 있다.
본 발명의 제2 특징에 따른 A/D 컨버터는,
"N"(N은 양의 정수)개의 아날로그 신호들 중 한 신호를 샘플링하고 홀딩하여 이 신호를 샘플링 및 홀딩된 신호로서 출력하는 샘플 앤드 홀드 유닛(10); 및
상기 샘플링 및 홀딩된 신호를 "M"(M은 양의 정수)비트의 디지털 신호로 변환하는 컨버터 유닛(60)을 포함할 수 있으며;
상기 샘플 앤드 홀드 유닛(10)은
각기 서로 접속된 출력 단자를 가지고, 샘플링 및 홀딩될 타겟 아날로그 신호를 선택하기 위한 "N"개의 아날로그 스위치들(11, 12, ..., 1N), 및
일측단은 상기 "N"개의 아날로그 스위치들(11, 12, ..., 1N)의 출력 단자들에 접속되고 타단은 접지되며, 상기 아날로그 스위치(11, 12, ..., 1N)에 의해 선택된 아날로그 신호를 샘플링 및 홀딩하고 상기 아날로그 신호를 상기 샘플링 및 홀딩된 신호로서 출력하는 캐패시터 C11를 포함할 수 있고;
상기 아날로그 스위치들(11, 12, ..., 1N) 각각은
제1 입력 단자와 제1 출력 단자를 가지며, 제1 제어 신호와 상기 제1 제어 신호의 반전 신호인 제2 제어 신호에 따라 상기 아날로그 신호의 전송을 제어하는제1 트랜스퍼 게이트(1),
제2 입력 단자와 제2 출력 단자를 가지며, 상기 제2 입력 단자는 상기 제1 출력 단자에 접속되고, 상기 제1 제어 신호와 상기 제2 제어 신호에 따라, 상기 제1 트랜스퍼 게이트(1)를 통과한 아날로그 신호의 전송을 제어하는 제2 트랜스퍼 게이트(2), 및
소정 스위치 제어 신호에 따라, 상기 제1 트랜스퍼 게이트(1)와 상기 제2 트랜스퍼 게이트(2)의 접속점 X1과 접지의 접속을 제어하고, 상기 캐패시터 C11가 아날로그 신호를 홀딩하는 동안 접속점 X1이 접지되도록 제어함으로써, 상기 제1 트랜스퍼 게이트(1)를 통과한 상기 아날로그 신호가 상기 제2 트랜스퍼 게이트(2)로 흐르는 것을 차단하는 스위치 회로(4, N31)를 포함할 수 있고;
상기 제1 트랜스퍼 게이트(1)는
상기 제1 입력 단자에 접속된 소스, 상기 제1 출력 단자에 접속된 드레인, 및 상기 제1 제어 신호를 수신하는 게이트를 갖는 제1 도전형 제1 트랜지스터 P11, 및
상기 제1 트랜지스터 P11의 소스에 접속된 소스 및 백 게이트, 상기 트랜지스터의 드레인에 접속된 드레인, 및 상기 제2 제어 신호를 수신하는 게이트를 갖는 제2 도전형 제2 트랜지스터 N11를 포함할 수 있다.
상기 제2 트랜스퍼 게이트(2)는
상기 제2 입력 단자에 접속된 소스, 상기 제2 출력 단자에 접속된 드레인, 및 상기 제1 제어 신호를 수신하는 게이트를 갖는 제1 도전형 제3 트랜지스터 P21;및
상기 제3 트랜지스터 P21의 소스에 접속된 소스, 상기 제3 트랜지스터의 드레인에 접속된 드레인, 및 상기 제2 제어 신호를 수신하는 게이트를 갖는 제2 도전형 제4 트랜지스터 N21를 포함할 수 있다.
상기 제4 트랜지스터 N21는 백 게이트를 포함하고;
상기 제4 트랜지스터 N21의 백 게이트는 상기 제4 트랜지스터 N21의 드레인에 접속될 수 있다.
상기 제1 트랜지스터 P11와 제3 트랜지스터 P21 각각은 P 채널 MOS 트랜지스터일 수 있고;
상기 제2 트랜지스터 N11와 상기 제4 트랜지스터 N21 각각은 N 채널 MOS 트랜지스터일 수 있다.
도 1은 본 발명의 제1 실시예에 따른 아날로그 스위치를 나타내는 회로도.
도 2는 도 1의 아날로그 스위치에 송신된 선택 신호와 샘프링 신호 사이의 관계를 나타내는 타이밍 챠트.
도 3은 본 발명의 제2 실시예에 따른 축차 비교형(successive approximation type) A/D(아날로그에서 디지탈로) 컨버터의 구조를 나타내는 블록도.
도 4는 일반적인 아날로그 스위치를 나타내는 회로도.
<도면의 주요 부분에 대한 부호의 설명>
1, 2, 100, 200 ; 트랜스퍼 게이트
6 ; A/D 컨버터부
10 ; 샘플 앤드 홀드 회로
11, 12, ..., 1N ; 아날로그 스위치
61 ; 비교 회로
62 ; 레지스터
63 ; D/A 컨버터
64 ; 기준 전압원
65 ; 출력 래치 회로
66 ; 클럭 발생 회로
4, 5, 600 ; 인버터
이하, 본 발명의 제1 실시예에 따른 아날로그 스위치가 첨부된 도면을 참조하여 설명된다.
도 1에 나타낸 바와 같이 제1 실시예에 따른 아날로그 스위치는 트랜스퍼 게이트(1 및 2), 인버터(4 및 5), 및 트랜지스터(N-채널 MOS 트랜지스터) N31을 포함한다.
트랜스퍼 게이트(1 및 2)는 입력 단자 TI와 출력 단자 TO 사이에서 서로 종속 접속되어 있다. 참조 부호 X1은 트랜스퍼 게이트(1 및 2)의 접속점을 나타낸다.
트랜스퍼 게이트(1)는 트랜지스터(N-채널 MOS 트랜지스터) N11 및 트랜지스터(P-채널 MOS 트랜지스터) P11을 포함한다.
트랜스퍼 게이트(2)는 트랜지스터(N-채널 MOS 트랜지스터) N21 및 트랜지스터(P-채널 MOS 트랜지스터) P21을 포함한다.
트랜지스터 N11 및 N21의 게이트는 서로 접속되어, 공급되는 샘플링 신호 SA를 수신한다. 트랜지스터 P11 및 P21의 게이트는 또한 서로 접속되어, 공급되는 샘플링 신호 CB를 수신한다.
트랜지스터 N11 및 P11의 소스는 서로 접속되고, 드레인은 서로 접속된다. 트랜지스터 N11 및 P11 소스는 입력 단자 TI에 접속되고, 반면에 드레인은 접속점 X1에 접속된다. 트랜지스터 N11의 백 게이트는 입력 단자 TI(소스)에 접속되고, 반면에 트랜지스터 P11의 백 게이트는 전력 소스 VD에 접속된다. 트랜지스터 P11의 백 게이트가 소스에 접속된 이러한 구조에서, 트랜지스터 N11의 임계 전압은 안정될 수 있고, 과도 전류는 트랜지스터 N11의 백 게이트(기판)에 흐르지 않는다. 일반적으로, 과도 전류는 기판에 그리고 기판을 통해서 흘러서 커패시터로서 기능을 갖는 PN 접합은 충전되거나 방전될 수 있다.
트랜지스터 N21 및 P21의 소스는 서로 접속되고, 드레인도 서로 접속된다. 트랜지스터 N21 및 P21의 소스는 접속점 X1에 접속되고, 반면에 드레인은 출력 단자 TO에 접속된다. 트랜지스터 N21의 백 게이트는 출력 단자 TO(드레인)에 접속되고, 반면에 트랜지스터 P21의 백 게이트는 전력 소스 VD에 접속된다. 트랜지스터 N21의 백 게이트가 출력 단자 TO에 접속된 이러한 구조에서, 트랜지스터 N21의 임계 전압은 안정될 수 있고, 과도 전류는 백 게이트(기판)에 흐르지 않는다.
인버터(4)는 트랜지스터 N31의 게이트에 풀-다운 제어 신호 PD를 공급하여 선택 신호 S에 따라 접속점 X1 및 접지의 접속을 제어한다.
인버터(4)는 트랜지스터(N-채널 MOS 트랜지스터) N41 및 트랜지스터(P-채널 MOS 트랜지스터) P41을 포함한다.
트랜지스터 N41 및 P41의 게이트는 서로 접속되고, 드레인도 서로 접속된다. 트랜지스터 N41의 소스는 접지되고, 반면에 트랜지스터 P41의 소스는 전력 소스 VD에 접속된다. 선택 신호 S는 각 트랜지스터 N41 및 P41의 게이트에 송신된다. 선택 신호 S에 따른 풀-다운 제어 신호 PD는 트랜지스터 N41 및 P41의 드레인으로부터 트랜지스터 N31의 게이트로 송신된다. 특히, 선택 신호 S가 하이 레벨인 경우, 로우 레벨에서 풀-다운 제어 신호 PD는 트랜지스터 N31의 게이트에 송신된다. 반면에, 선택 신호 S가 로우 레벨인 경우, 하이 레벨에서 풀-다운 제어 신호 PD는 트랜지스터 N31의 게이트에 보내진다.
인버터(5)는 트랜스퍼 게이트(1 및 2)에 샘플링 제어 신호 CG를 공급하여 샘풀링 신호 SA에 따라 트랜스퍼 게이트(1 및 2)의 상태를 제어한다.
인버터(5)는 트랜지스터(N-채널 MOS 트랜지스터) N51 및 트랜지스터(P-채널 MOS 트랜지스터) P51를 포함한다.
트랜지스터 N51 및 P51의 게이트는 서로 접속되고, 드레인도 서로 접속된다. 트랜지스터 N51의 소스는 접지되고, 반면에 트랜지스터 P51의 소스는 전원 VD에 접속된다. 샘플링 신호 SA는 트랜지스터 N51 및 P51의 게이트에 송신된다. 이 샘플링 신호 SA에 따라 샘플링 제어 신호 CB는 각각 트랜지스터 N51 및 P51의 드레인으로부터 트랜지스터 P11 및 P21의 게이트에 송신된다. 특히, 샘플링 신호 SA가 하리 레벨인 경우에, 로우 레벨에서 샘플링 제어 신호 CB는 트랜지스터 P11 및 P21의 게이트에 송신된다.
트랜지스터 N31은 접속점 X1에 접속된 드레인, 접지된 소스, 및 인버터(4)에 접속된 게이트를 포함한다. 트랜지스터 N31는 인버터(4)로부터 송신된 풀-다운 제어 신호 PD에 따라 접속점 X1을 접지에 접속하고 접속점 X1을 접지로부터 단절한다. 특히, 트랜지스터 N31은 하이 레벨에서 풀-다운 제어 신호 PD를 수신하여 접속점 X1을 접지에 접속하고, 로우 레벨에서 풀-다운 제어 신호 PD를 수신하여 접지로부터 접지점 X1을 단절한다.
상술한 구조를 갖는 아날로그 스위치의 동작은 이하에 설명된다.
도 2는 선택 신호 S및 샘플링 신호 SA 사이의 관계를 나타내는 타이밍 차트이다.
인버터(4)에 보내진 선택 신호 S가 하이 레벨일 때, 아날로그 신호는 선택 모드이다.
인버터(4)는 하이 레벨에서 선택 신호 S에 반응하여 트랜지스터 N31의 게이트에 로우 레벨에서 풀-다운 제어 신호 PD를 공급한다. 이 후에, 트랜지스터 N31은 오프되고, 접속점 X1은 접지로부터 단절된다. 따라서, 트랜스퍼 게이트(2)에 입력된 신호의 전위는 트랜스퍼 게이트(1)로부터 신호 출력과 동일한 전위이다.
샘플링 신호 SA가 위의 상태에서 하이 레벨인 경우, 트랜지스터 N11 및 N21은 온된다. 인버터(5)는 트랜지스터 P11 및 P21의 게이트에 로우 레벨에서 샘플링 제어 신호 CB를 공급한다. 샘플링 제어 신호 CB를 수신하여 트랜지스터 P11 및 P21은 온된다. 즉, 트랜지스터 게이트(1 및 2)는 도통 모드이다. 입력 단자 TI에 송신된 아날로그 입력 신호 IN은 출력 단자 TO로부터 트랜스퍼 게이트(1 및 2)를 통하여 출력 신호 OUT로서 출력된다. 이 입력 신호 IN은 샘플 기간 TS 동안 출력된다.
샘플링 신호 SA가 로우 레벨인 경우, 트랜지스터 N11 및 N21은 오프 상태이다. 인버터(5)는 각 트랜지스터 P11 및 P21에 하이 레벨에서 샘플링 제어 신호 CB를 공급한다. 그리고, 트랜지스터 P11 및 P21이 오프된다. 따라서, 트랜스퍼 게이트(1 및 2)가 닫혀서, 입력단자 TI에 송신된 아날로그 입력 신호 IN가 트랜지스터 게이트(1 및 2)를 통과하는 것을 막는다. 따라서, 트랜스퍼 게이트(1 및 2)는 홀딩 기간 TH 동안 닫힌다.
반면에, 인버터(4)에 송신된 선택 신호 S가 로우 레벨인 경우, 이 실시예의 아날로그 스위치는 비-선택 모드이다.
인버터(4)는 로우 레벨에서 선택 신호 S를 수신하여, 하이 레벨에서 풀-다운 제어 신호 PD를 공급한다. 이 후에, 트랜지스터 N31은 온되고, 접속점 X1은 접지된다. 따라서, 접속점 X1의 전위는 접지 전위이고, 트랜지스터 게이트(2)에 입력된 신호의 전위도 접지 전위이다.
상술된 바와 같이, 아날로그 스위치가 비-선택 모드인 경우에, 접속점 X1은 접지된다. 따라서, 트랜스퍼 게이트(1 및 2)가 도통 상태인 경우에도, 입력 단자TI에 송신된 입력 신호 IN은 트랜지스터 N31을 통하여 접지로 흐르고, 출력 단자 TO에는 흐르지 않는다.
설명된 바와 같이, 트랜지스터 N11의 백 게이트는 입력 단지 TI에 접속되고, 반면에 트랜지스터 N21의 백 게이트는 출력 단자 TO에 접속된다. 따라서, 이후 설명되는 바와 같이, 트랜지스터 N11 및 N21의 입계 전압은 안정되고, 어떤 과도 전류가 이들 백 게이트에 흐르는 것을 막는다.
일반적으로, MOS 트랜지스터는 드레인, 게이트, 소스 및 백 게이트(기판 단자)의 네개 단자를 갖는 소자이다.
일반적으로, 드레인 전위 VD, 게이트 전위 Vg, 및 소스 전위 Vs가 안정한 경우에도, 백 게이트의 전위의 어떤 진동이 트랜지스터의 동작에 영향을 미친다. 이를 소위 백 게이트 바이어스 효과라고 한다.
많은 경우에, 백 게이트 전위는 접지 전위로 고정된다. 그러나, 드레인 전위 VD, 게이트 전위 Vg 및 소스 전위 Vs가 접지 전위에 따라 다양하고, 트랜지스터의 특성은 변한다. 드레인 전위 VD, 게이트 전위 Vg 및 소스 전위 Vs가 동일한 경우에도, 접지 전위에 따라 이들 전위가 변하는 한, 트랜지스터 특성은 변한다.
드레인 전위 VD, 게이트 전위 Vg 및 소스 전위 Vs가 다양한 경우, PN 접합에 인가되는 접압의 값은 변한다. 따라서, PN 접합(커패시터)을 충전하고/방전하는 과도 전류는 백 게이트에 흐른다. 과도 전류가 백 게이트에 흐를 때, 백 게이트의 전위는 변하여, 트랜지스터의 특성에 중대한 영향을 초래한다.
MOS 트랜지스터의 임계 전압 VT는 다음 식에 의해 표현될 수 있다.
참조부호 VT0은 소스와 백 게이트 사이의 바이어스 전압이 0 V일 경우 MOS 트랜지스터의 임계 전압을 나타낸다. 참조부호 tG는 게이트 산회막의 두께, 참조 부호 εG는 게이트 산화막의 유전율, 및 참조 부호 εS는 실리콘의 유전율을 나타낸다. 또한, 참조 부호 q는 전자 전하의 양을 나타낸다. 참조 부호 VBS는 소스와 백 게이트 사이의 바이어스 전위(이후 백 게이트 바이어스 전위)를 나타낸다. 참조 부호 φF는 페르미 레벨을 나타낸다.
MOS 트랜지스터의 온 저항 R은 다음 식으로 표현할 수 있다.
참조 부호는 게이트와 소스 사이의 바이어스 전압을 나타내고 부호 K는 계수를 나타낸다.
식 1로부터 알 수 있듯이, 백 게이트 바이어스 전압 VBS가 클수록 임계 전압 VT는 커진다. 또한, 식 2에서 알 수 있듯이, 임계 전압 VT가 커질수록 온 저항 R은 커진다.
일반적인 트랜시퍼 게이트에 적용되는 P-채널 MOS 트랜지스터는 N-형 반도체 기판에 형성되고, 반면에 N-채널 MOS 트랜지스터는 확산 기술을 이용하여 N-형 반도체 기판에 형성된 P-웰 영역에 형성된다.
P-웰 영역의 불순물 농도는 N-형 반도체 기판의 불순물 농도 보다 높다. 따라서, N-채널 MOS 트랜지스터의 임계 전압은 일반적으로 세 배이고, 백 게이트 바이어스 전압 VBS에 관한 감도 측면에서 P-채널 MOS 트랜지스터의 임계 전압 보다 높다. 즉, 백 게이트 바이어스 전압 VBS가 변할 경우에, N-채널 MOS 트랜지스터의 임계 전압의 진동은 P-채널 MOS 트랜지스터의 임계 전압의 진동보다 훨씬 크다.
따라서, N-채널 MOS 트랜지스터에 대하여 백 게이트 바이어스 효과가 적절하게 감소될 필요가 있다.
상술한 바외 같이, 제1 실시예에서 트랜스퍼 게이트(1)를 형성하는 N-채널 MOS 트랜지스터 N11의 백 게이트는 입력 단자 TI, 즉 소스에 접속된다. 이러한 구조에서, 백 게이트의 전위는 소스 전위와 동일하고, 백 게이트 바이어스 전압 VBS는 0 V이다. 이 결과로, N-채널 MOs 트랜지스토 N11의 임계 전압 VT는 일정한 값으로 유지된다.
예를들어, 아날로그 스위치가 비-선택 모드인 경우에, 트랜지스터 N11은 온된다. 이러한 경우에도, 트랜지스터 N11의 임계 전압은 일정한 값으로 유지되어 과도 전류가 발생하는 것을 막는다.
트랜스퍼 게이트(2)에 포함된 N-채널 MOS 트랜지스터 N21의 백 게이트는 전술된 바와 같이 본 실시예의 아날로그 스위치의 출력 단자 TO, 즉 드레인에 접속된다. 이러한 구조에서, 백 게이트의 전위는 드레인의 전위외 동일하다. 아날로그 스위치가 비-선택 모드인 경우에 트랜지스터 N21이 온되면, 트랜지스터 N21의 소스가 접지되어 백 게이트 바이어스 전압 VSB가 대략 0 V가 된다. 즉, 백 게이트의전위는 실질적으로 소스의 전위와 동일하게 된다. 이러한 구조에 따라, 트랜지스터 N21의 임계 전압이 일정한 값으로 유지되어 과도 전류가 흐르는 것을 막는다.
전술된 바와 같이, 아날로그 스위치가 비-선택 모드인 경우에 접속점 X1이 접지될 뿐만 아니라, 트랜스퍼 게이트(1)에서 트랜지스터 N11의 백 게이트가 트랜지스터 N11의 소스에 접속되고, 트랜스퍼 게이트(2)의 트랜지스터 N21의 백 게이트가 트랜지스터 N21의 드레인에 접속된다. 아날로그 스위치의 이러한 구조를 단순하게 형성하여, 트랜지스터 N11 및 N21의 임계 전압은 거의 일정한 값으로 유지되어, 과도 전류가 발생하는 것을 막고 비-선택 모드에서 공급된 입력 신호 IN는 출력 단자 TO에 흐르는 것을 막는다. 임계 전압이 일정한 값으로 유지되기 때문에, 아날로그 스위치는 안정적으로 동작될 수 있다.
이하에, 본 발명의 제2 실시예에 따른 축차 비교형 A/D 컨버터는 첨부된 도면을 참조하여 설명된다.
제2 실시예에 따른 A/D 컨버터는 제1 실시예의 아날로그 스위치를 포함한다. 특히, 도 3에 도시된 바와 같이, A/D 컨버터는 샘플 앤드 홀드 회로(10) 및 컨버터 회로(60)을 포함한다.
입력 신호 IN1, IN2, ..., INN의 "N"개는 샘플 앤드 홀드 회로(10)에 송신된다. 입력 신호의 수신에 대하여, 샘플 인드 홀드 회로(10)은 입력 신호 IN1, IN2, ..., INN의 "N"개의 특정 입력 신호를 샘플하고 홀드하고, 샘플 및 홀드된 신호 SH로서 컨버터 회로(60)에 입력 신호를 공급한다. 샘플 앤드 홀드 회로(10)는 "N" 개의 아날로그 스위치(11, 12, ..., 1N) 및 커패시터 C11을 포함한다.
각 아날로그 스위치 11, 12, ..., 1N은 실질적으로 제1 실시예에 따른 아날로그 스위치와 동일한 구조이다. 아날로그 스위치(11, 12, ..., 1N)은 각각 샘플링 신호 SA 및 선택 신호 S1, S2, ..., SN에 따라 동작한다. 더 상세하게는, 아날로그 스위치(11, 12, ..., 1N)의 하나의 스위치는 도통 모드이고, 입력 신호 IN1, IN2, ..., INN의 하나의 대응하는 입력 신호와 아날로그 스위치를 통하여 커패시터 C11로 송신된다.
커패시터 C11은 아날로그 스위치(11, 12, ..., 1N) 중의 하나의 스위치로부터 입력 신호의 수신에 따라 충전된다. 그 후에, 커패시터 C11은 아날로그 스위치 11, 12, ..., 1N 중의 하나의 스위치로부터 입력 신호를 샘플하고 홀드한다. 충전된 커패시터 C11은 컨버터 회로(60)에 수신된 입력 신호와 대략 동일한 레벨인 샘플되고 홀드된 신호 SH를 공급한다.
컨버터 회로(60)는 축차 비교형 A/D 컨버터로서 잘 알려져 있다. 컨버터 회로(60)은 비교 회로(61), 레지스터(62), "M" 비트 D/A 컨버터(63), 기준 전압원(64), 래치 회로(65), 및 클럭 발생 회로(66)를 포함한다.
비교 회로(60)는 샘플 앤드 홀드 회로(10)으로부터 송신된 샘플되고 홀드된 신호 SH의 레벨과 D/A 컨버터(63)의 출력 신호 AC의 레벨을 비교한다. 그리고, 비교 회로(61)는 비교 결과 신호 CH로서 레지스터(62)에 비교 결과를 출력한다.
레지스터(62)는 비교 회로(61)로부터 송신된 비교 결과 신호 CH를 저장하고, "M" 비트 신호를 D/A 컨버터(63)에 출력한다.
D/A 컨버터(63)는 레지스터(62)로부터 송신된 "M" 비트 신호의 값에 따른 레벨을 갖는 출력 전압 AC을 비교 회로(61)에 출력한다.
기준 전압원(64)는 D/A 컨버터(63)를 동작하기 위하여 D/A 컨버터(63)에 기준 전압을 공급한다.
래치 회로(65)는 레지스터(62)에 의해 "M" 비트 신호 출력을 홀드하고, 상기 "M" 비트 신호로서 동일한 값을 갖는 "M" 비트 병렬 신호를 출력한다.
클럭 발생 회로(66)는 회로 동작을 위하여 필요한 클럭 CK를 컨버터 회로(60)에 포함된 각 회로에 공급한다.
이러한 구조를 갖는 축차 비교형 A/D 컨버터의 동작은 이하에 설명된다.
상기 A/D 컨버터는 A/D 컨버터가 예를들어 도시되지 않은 신호 발생 회로 및 신호 처리 회로 등에 접속된 이러한 구조에 적용된다.
신호 발생 회로는 소정의 프로그램 등에 따라 샘플 앤드 홀드 회로(10), 샘플링 신호 SA 및 선택 신호 S1, S2, ..., SN에 송신된 입력 신호 IN1, IN2, ..., INN를 발생한다. 신호 발생 회로는 동시에 하이 레벨로 선택 신호 S1, S2, ..., SN 중의 둘 보다 많이 설정하지 않는다. 즉, 선택 신호 S1, S2, ..., SN 중의 한의 신호만 하이 레벨 신호이다.
신호 처리 회로는 A/D 컨버터에 의해 "M" 비트 병렬 신호 출력을 이용하여 소정의 처리를 수행한다.
입력 신호 IN1, IN2, ..., INN 및 선택 신호 S1, S2, ..., SN은 신호 발생 회로로부터 샘플 앤드 홀드 회로(10)에 포함된 아날로그 스위치(11, 12, ..., 1N)에 송신된다. 특히, 입력 신호 IN1 및 선택 신호 S1이 아날로그 스위치(11)에 송신되고, 입력 신호 IN2 및 선택 신호 S2가 아날로그 신호 12에 송신되고, 입력 신호 INN 및 선택 신호 SN이 아날로그 신호(1N)에 송신된다.
전술된 바와 같이, 선택 신호 S1, S2, ..., SN 중의 한 신호만이 하이 레벨 신호이다. 이하, 선택 신호 S1은 예를 통하여 하이 레벨 신호로서 설명된다.
선택 신호 S1를 수신하여, 아날로그 스위치(11)는 선택 모드이다. 특히, 아날로그 스위치(11)의 인버터(4)는 로우 레벨에서 트랜지스터 N31의 게이트에 풀-다운 제어 신호 PD를 공급한다. 그 이후, 트랜지스터 N31이 온되고, 접속점 X1이 접지로부터 단절된다.
반면에, 선택 신호 S2, ..., SN를 수신하여 각 아날로그 스위치(12, ..., 1N)는 비-선택 모드가 된다. 특히, 각 아날로그 스위치(12, ..., 1N)의 인버터(4)는 하이 레벨에서 트랜지스터 N31의 게이트에 풀-다운 제어 신호 PD를 공급한다. 그 후에, 트랜지스터 N31은 온되고, 접속점 X1은 접지된다. 따라서, 샘플링 신호 SA가 하이 레벨인 경우에도, 각 아날로그 스위치(12, ..., 1N)에 송신된 입력 신호(IN2, ..., INN)는 제1 실시예에서 설명된 이유와 동일한 이유로 컨버터 회로(60)에 송신되지 않는다. 그러므로, 컨버터 회로(60)에 보내진 샘플되고 홀드된 신호 SH는 입력 신호 IN2, ..., INN으로부터 효과 없이 남아있다.
신호 발생 회로에 의해 발생된 샘플링 신호 SA가 하이 레벨인 경우, 선택 모드에서 라날로그 스위치(11)는 제1 실시예에 설명된 바와 동일한 방법으로 도통 모드에 있다. 그리고, 입력 신호 IN1은 아날로그 스위치(11)를 통하여 커패시터 C11에 송신된다.
커패시터 C11은 이들 샘플 기간 TS 동안 입력 신호 IN1를 수신하여 충전된다. 충전되어 커패시터 C11은 컨버터 회로(60)에 입력 신호 IN1과 동일한 레벨의 샘플되고 홀드된 신호 SH를 공급한다.
신호 발생 회로에 의해 송신된 샘플링 신호 SA가 로우 레벨인 경우, 아날로그 스위치(11)는 제1 실시예와 달리 도통 모드가 아니다. 따라서, 입력 신호 IN1은 커패시터 C11와 컨버터 회로(60)에 더 이상 송신되지 않는다.
커패시터 C11은 이 홀딩 기간 TH 동안 방전되어, 커패시터 C11은 컨버터 회로(60)에 입력 신호 IN1과 동일한 레벨의 샘플되고 홀드된 신호 SH를 계속 공급한다.
컨버터 회로(60)의 비교 회로(61)는 샘플 앤드 홀드 회로(10)로부터 송신된 D/A 컨버터(63)의 출력 전압 AC를 비교한다.
레지스터(62) 및 D/A 컨버터(63)는 클럭 발생 회로(66)로부터 송신된 클럭 CK에 반응하여 비교 회로(61)로 동시에 동작한다.
특히, 비교 회로(61)가 비교 동작을 시작하기 직전에 레지스터(62)는 미리 설정된 값의 "M" 비트 신호를 D/A 컨버터(63)에 출력한다. 이들 "M" 비트 신호는 가장 중요한 숫자, 즉 가장 중요한 비트인 "M" 번째 비트의 위치에서 1의 비트 값을 포함한다.
D/A 컨버터(63)은 비교 회로(61)에 레지스터(62)로부터 송신된 "M" 비트 신호의 값에 대응하는 레벨의 출력 전압 AC을 출력한다. "M" 비트 신호의 값(예를들어, 100...00)에 대응하는 출력 전압 AC의 레벨은 비교 회로(61)에 입력된 입력 신호의 가장 하이 레벨과 동일한 샘플되고 홀드된 신호 SH의 가장 하이 레벨의 절반이다.
비교 회로(61)는 샘플 앤드 홀드 회로(10)로부터 송신된 샘플되고 홀드된 신호 SH의 레벨과 D/A 컨버터(63)으로부터 송신된 출력 전압 AC의 레벨(ML/2)을 비교한다.
샘플되고 홀드된 신호 SH의 레벨이 ML/2 보다 큰(즉, 샘플되고 홀드된 신호 SH의 레벨이 출력 전압 AC의 레벨 보다 크다) 경우에, 비교 회로(61)는 하이 레벨에서 레지스터(62)에 비교 결과를 출력한다.
이 비교 결과 신호 CH에 반응하여, 레즈스터(62)는 하이 레벨 "M" 번째 비트 신호, 즉 신호 그대로 유지된다. 그리고, 레지스터(62)는 "M-1" 번째 비트 신호의 값을 1로 설정하고, "M" 비트 신호(110...00)를 D/A 컨버터(63)로 출력한다.
샘플되고 홀드된 신호 SH의 레벨이 ML/2 보다 작은(즉, 샘플되고 홀드된 신호 SH의 레벨이 출력 전압 AC의 레벨 보다 작다) 경우에, 비교 회로(61)는 로우 레벨에서 비교 결과 신호 CH를 레지스터(62)에 출력한다.
비교 결과 신호 CH에 반응하여, 레지스터(62)는 "M" 번째 비트의 비트 값을 로우 레벨, 즉 0(제로)으로 설정한다. 그리고, 레지스터(62)는 "M-1" 번째 비트를 1로 설정하고 "M" 비트 신호(010...00)를 D/A 컨버터(63)에 출력한다.
따라서, "M" 비트 신호 내에서 "M" 번째 비트에 대하여 샘플되고 홀드된 신호 SH의 레벨과 출력 전압 AC의 레벨을 비교하는 처리를 한다.
동일한 방법으로, 비교 회로(61), 레지스터(62) 및 D/A 컨버터(63)는 "M" 비트 신호 내에서 덜 중요한 비트까지 이들 비트에 대하려 비교 처리를 수행함으로써, 각 비트 신호의 비트 값을 결정한다. 비교 처리를 수행하여 아날로그 입력 신호 IN1은 "M" 비트 디지탈 신호로 전환된다.
비교 처리에 따라 처리된 이들 비트는 래치 회로(65)에 연속적으로 저장된다.
래치 회로(65)는 소정의 시간에 도시되지 않은 신호 처리 회로에 "M" 비트 병렬 신호를 클럭 발생 회로(66)로부터 송신된 클럭 CK와 함께 출력한다.
신호 처리 회로는 컨버터 회로(60)로부터 "M" 비트 병렬 신호를 사용하여 소정의 처리를 수행한다.
전술된 바와 같이 A/D 컨버터는 제1 실시예에서 전술된 동일한 구조를 갖는 아날로그 스위치를 갖는다. 따라서, 선택된 입력 신호는 비-선택 입력 신호로부터 영향 없이 디지탈 신호로 전환될 수 있다. 제1 실시예에서 제시된 바와 같이, 아날로그 스위치는 단순한 회로 구성을 가져서, A/D 컨버터의 작은 크기를 달성한다.
상기 제2 실시예에서, 입력 신호 IN1이 "M" 비트 병렬 신호로 전환되는 경우에 대한 설명이다. 입력 신호 IN 2, ..., INN에도 동일하게 적용될 수 있다.
다양한 실시예 및 변경이 본 발명의 넓은 범위 및 정신으로부터 벗어나지 않고 이루어질 수 있다. 전술된 실시예는 본 발명을 설명하기 위한 것이고 본 발명의 범위를 한정하는 것이 아니다. 본 발명의 범위는 실시예 보다는 첨부된 청구범위에 의해 나타난다. 본 발명의 청구 범위와 동일한 의미 내에서 그리고 청구 범위 내에서 이루어진 다양한 변경이 본 발명의 범위로 간주될 수 있다.
이 적용은 1999년 10월 27일자의 일본 특허 출원 제 11-305604호에 기초하고 명세서, 청구항, 도면 및 요약을 포함한다. 상기 일본 특허 출원이 여기서 완전한 참조로서 구체화 되었다.
본 발명의 구성을 통하여 간단한 회로 구성을 갖는 아날로그 스위치를 제공하고 간단한 회로 구성을 갖는 아날로그 스위치를 사용하는 A/D 컨버터를 제공한다. 본 발명에 따라 아날로그 스위치를 단순한 구조로 형성하여, 트랜지스터의 임계 전압은 거의 일정한 값으로 유지되어, 과도 전류가 발생하는 것을 막고 비-선택 모드에서 공급된 입력 신호가 출력 단자에 흐르는 것을 막는 효과가 있다. 또한, 임계 전압이 일정한 값으로 유지되기 때문에, 아날로그 스위치가 안정적으로 동작되는 효과가 있다.

Claims (10)

  1. 아날로그 스위치에 있어서,
    제1 입력 단자와 제1 출력 단자를 가지며, 제1 제어 신호와 상기 제1 제어 신호의 반전 신호인 제2 제어 신호에 따라 입력 신호의 전송을 제어하는 제1 트랜스퍼 게이트(1); 및
    상기 제1 출력 단자에 접속된 제2 입력 단자와 제2 출력 단자를 가지며, 상기 제1 제어 신호와 상기 제2 제어 신호에 따라, 상기 제1 트랜스퍼 게이트를 통과한 입력 신호의 전송을 제어하는 제2 트랜스퍼 게이트(2)를 포함하며,
    상기 제1 트랜스퍼 게이트(1)는
    상기 제1 입력 단자에 접속된 소스, 상기 제1 출력 단자에 접속된 드레인, 및 상기 제1 제어 신호를 수신하는 게이트를 갖는 제1 도전형 제1 트랜지스터(P11); 및
    상기 제1 트랜지스터(P11)의 소스에 접속된 소스 및 백 게이트(back gate), 상기 제1 트랜지스터의 드레인에 접속된 드레인, 및 상기 제2 제어 신호를 수신하는 게이트를 갖는 제2 도전형 제2 트랜지스터(N11)를 포함하는
    것을 특징으로 하는 아날로그 스위치.
  2. 제1항에 있어서, 상기 제2 트랜스퍼 게이트(2)는
    상기 제2 입력 단자에 접속된 소스, 상기 제2 출력 단자에 접속된 드레인,및 상기 제1 제어 신호를 수신하는 게이트를 갖는 제1 도전형 제3 트랜지스터(P21); 및
    상기 제3 트랜지스터(P21)의 소스에 접속된 소스, 상기 제3 트랜지스터의 드레인에 접속된 드레인, 및 상기 제2 제어 신호를 수신하는 게이트를 갖는 제2 도전형 제4 트랜지스터(N21)를 포함하는 것을 특징으로 하는 아날로그 스위치.
  3. 제2항에 있어서, 소정 스위치 제어 신호에 따라, 상기 제1 트랜스퍼 게이트(1)와 상기 제2 트랜스퍼 게이트(2)의 접속점(X1)과 접지의 접속을 제어하는 스위치 회로(4, N31)를 더 포함하며,
    상기 스위치 회로(4, N31)는 접속점(X1)이 소정 기간 동안 접지되도록 제어하여, 상기 제1 트랜스퍼 게이트(1)를 통과한 상기 입력 신호가 상기 제2 트랜스퍼 게이트(2)로 흐르는 것을 차단하는 것을 특징으로 하는 아날로그 스위치.
  4. 제3항에 있어서, 상기 스위치 회로(4, N31)는 상기 접속점(X1)에 접속된 드레인, 접지된 소스, 및 상기 스위치 제어 신호를 수신하는 게이트를 갖는 제2 도전형 제5 트랜지스터(N31)를 포함하는 것을 특징으로 하는 아날로그 스위치.
  5. 제3항에 있어서, 상기 제4 트랜지스터(N21)는 백 게이트를 포함하고;
    상기 제4 트랜지스터(N21)의 백 게이트는 상기 제4 트랜지스터(N21)의 드레인에 접속되는 것을 특징으로 하는 아날로그 스위치.
  6. 제5항에 있어서, 상기 제1 트랜지스터(P11)와 상기 제3 트랜지스터(P21) 각각은 P-채널 MOS 트랜지스터이고;
    상기 제2 트랜지스터(N11)와 상기 제4 트랜지스터(N21) 각각은 N-채널 MOS 트랜지스터인 것을 특징으로 하는 아날로그 스위치.
  7. A/D 컨버터에 있어서,
    "N"(N은 양의 정수)개의 아날로그 신호들 중 한 신호를 샘플링하고 홀딩하여 이 신호를 샘플링 및 홀딩된 신호로서 출력하는 샘플 앤드 홀드 유닛(10); 및
    상기 샘플링 및 홀딩된 신호를 "M"(M은 양의 정수)비트의 디지털 신호로 변환하는 컨버터 유닛(60)을 포함하되;
    상기 샘플 앤드 홀드 유닛(10)은
    각기 서로 접속된 출력 단자를 가지고, 샘플링 및 홀딩될 타겟 아날로그 신호를 선택하기 위한 "N"개의 아날로그 스위치들(11, 12, ..., 1N), 및
    일측단은 상기 "N"개의 아날로그 스위치들(11, 12, ..., 1N)의 출력 단자들에 접속되고 타단은 접지되며, 상기 아날로그 스위치(11, 12, ..., 1N)에 의해 선택된 아날로그 신호를 샘플링 및 홀딩하고 상기 아날로그 신호를 상기 샘플링 및 홀딩된 신호로서 출력하는 캐패시터(C11)를 포함하고;
    상기 아날로그 스위치들(11, 12, ..., 1N) 각각은
    제1 입력 단자와 제1 출력 단자를 가지며, 제1 제어 신호와 상기 제1 제어신호의 반전 신호인 제2 제어 신호에 따라 상기 아날로그 신호의 전송을 제어하는 제1 트랜스퍼 게이트(1),
    상기 제1 출력 단자에 접속된 제2 입력 단자와 제2 출력 단자를 가지며, 상기 제1 제어 신호와 상기 제2 제어 신호에 따라, 상기 제1 트랜스퍼 게이트(1)를 통과한 아날로그 신호의 전송을 제어하는 제2 트랜스퍼 게이트(2), 및
    소정 스위치 제어 신호에 따라, 상기 제1 트랜스퍼 게이트(1)와 상기 제2 트랜스퍼 게이트(2)의 접속점(X1)과 접지의 접속을 제어하고, 상기 캐패시터(C11)가 아날로그 신호를 홀딩하는 동안 접속점(X1)이 접지되도록 제어함으로써, 상기 제1 트랜스퍼 게이트(1)를 통과한 상기 아날로그 신호가 상기 제2 트랜스퍼 게이트(2)로 흐르는 것을 차단하는 스위치 회로(4, N31)를 포함하고;
    상기 제1 트랜스퍼 게이트(1)는
    상기 제1 입력 단자에 접속된 소스, 상기 제1 출력 단자에 접속된 드레인, 및 상기 제1 제어 신호를 수신하는 게이트를 갖는 제1 도전형 제1 트랜지스터(P11), 및
    상기 제1 트랜지스터(P11)의 소스에 접속된 소스 및 백 게이트, 상기 트랜지스터의 드레인에 접속된 드레인, 및 상기 제2 제어 신호를 수신하는 게이트를 갖는 제2 도전형 제2 트랜지스터(N11)를 포함하는
    것을 특징으로 하는 A/D 컨버터.
  8. 제7항에 있어서, 상기 제2 트랜스퍼 게이트(2)는
    상기 제2 입력 단자에 접속된 소스, 상기 제2 출력 단자에 접속된 드레인, 및 상기 제1 제어 신호를 수신하는 게이트를 갖는 제1 도전형 제3 트랜지스터(P21); 및
    상기 제3 트랜지스터(P21)의 소스에 접속된 소스, 상기 제3 트랜지스터의 드레인에 접속된 드레인, 및 상기 제2 제어 신호를 수신하는 게이트를 갖는 제2 도전형 제4 트랜지스터(N21)를 포함하는 것을 특징으로 하는 A/D 컨버터.
  9. 제8항에 있어서, 상기 제4 트랜지스터(N21)는 백 게이트를 포함하고;
    상기 제4 트랜지스터(N21)의 백 게이트는 상기 제4 트랜지스터(N21)의 드레인에 접속되는 것을 특징으로 하는 A/D 컨버터.
  10. 제9항에 있어서,
    상기 제1 트랜지스터(P11)와 제3 트랜지스터(P21) 각각은 P 채널 MOS 트랜지스터이고;
    상기 제2 트랜지스터(N11)와 상기 제4 트랜지스터(N21) 각각은 N 채널 MOS 트랜지스터인 것을 특징으로 하는 A/D 컨버터.
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