CN115903974A - 低功耗带隙基准电路、实现方法及芯片 - Google Patents

Abstract

本发明公开了一种低功耗带隙基准电路、实现方法及芯片，电路包括：带隙基准模块、采样保持模块、采样模块以及检测控制模块。带隙基准模块用于间隔输出第一基准电压；采样保持模块用于接收、锁存第一基准电压并输出第二基准电压；采样模块用于对第一基准电压进行采样而获得用于表征第二基准电压的变化的比较电压；检测控制模块用于根据比较电压来控制带隙基准模块以控制第一基准电压的间隔输出。本发明的低功耗带隙基准电路，通过采样保持模块接收、锁存第一基准电压并输出第二基准电压，通过采样模块动态的检测第二基准电压的变化，通过检测控制模块根据比较电压间隔输出第一基准电压，从而得到一个平均功耗超低并且精度很高的基准电压。

Description

低功耗带隙基准电路、实现方法及芯片

技术领域

本发明是关于集成电路领域，特别是关于一种低功耗带隙基准电路、实现方法及芯片。

背景技术

在无线通讯、物联网、便携式设备的应用中，都需要低功耗的实现方式，带隙基准作为其中非常重要的模拟模块，其低功耗的设计对整个应用来讲是非常重要的。

传统的带隙基准电路为提供稳定的参考电压保证其性能，功耗都在μA级别。现有技术为了实现nA级别的电压基准，通常让带隙基准电路的MOS管工作在亚阈值区域的状态，其性能并不稳定，而且对工艺和温度都比较敏感。

公开于该背景技术部分的信息仅仅旨在增加对本发明的总体背景的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域一般技术人员所公知的现有技术。

发明内容

本发明的目的在于提供一种低功耗带隙基准电路、实现方法及芯片，其能够得到一个平均功耗超低并且精度很高的带隙基准电压。

为实现上述目的，本发明的实施例提供了一种低功耗带隙基准电路，包括：带隙基准模块、采样保持模块、采样模块以及检测控制模块。

带隙基准模块用于间隔输出第一基准电压，具体为，在带隙基准模块开启时输出第一基准电压，在带隙基准模块关闭时不输出第一基准电压，带隙基准模块关闭的时长为间隔输出时间长度；采样保持模块用于接收、锁存第一基准电压并输出第二基准电压，所述第二基准电压的大小随间隔输出时间长度而变化；采样模块用于对第一基准电压进行采样而获得用于表征第二基准电压的大小变化的比较电压，所述比较电压的大小随间隔输出时间长度而变化；检测控制模块用于根据比较电压的大小来控制带隙基准模块的开启和关闭以控制第一基准电压的间隔输出。

在本发明的一个或多个实施例中，所述采样保持模块包括第三开关和第一电容，所述第三开关的第一端作为采样保持模块的输入端与带隙基准模块相连，所述第三开关的第二端与第一电容的第一端相连作为采样保持模块的输出端，所述第一电容的第二端与地相连。

在本发明的一个或多个实施例中，所述采样模块包括第四开关、放电单元和第二电容，所述第四开关的第一端与带隙基准模块相连，所述第四开关的第二端与放电单元和第二电容的第一端相连，所述放电单元和第二电容的第二端与地相连。

在本发明的一个或多个实施例中，所述放电单元包括第一MOS管或二极管，所述第一MOS管的漏极与第二电容的第一端相连，所述第一MOS管的源极和栅极与地相连，所述二极管的阳极与第二电容的第一端相连，所述二极管的阴极与地相连。

在本发明的一个或多个实施例中，所述采样保持模块包括用于锁存第一基准电压并输出第二基准电压的第一电容，所述采样模块包括用于对间隔输出的第一基准电压进行采样而获得比较电压的第二电容，所述第一电容的面积为第二电容的面积的三到六倍。

在本发明的一个或多个实施例中，所述检测控制模块包括若干比较器，所述比较器用于将比较电压与若干预设电压进行比较以输出控制信号来控制带隙基准模块的开启和关闭。

在本发明的一个或多个实施例中，所述比较器包括第一比较器和第二比较器，所述第一比较器的第一输入端和第二输入端分别用于接收第一预设电压和比较电压，所述第二比较器的第一输入端和第二输入端分别用于接收第二预设电压和比较电压，所述第一比较器通过将第一预设电压和比较电压进行比较以输出第一控制信号，所述第二比较器通过将第二预设电压和比较电压进行比较以输出第二控制信号，所述带隙基准模块在第一控制信号和第二控制信号的控制下实现开启和关闭。

在本发明的一个或多个实施例中，所述检测控制模块还包括与比较器的输出端和带隙基准模块相连的逻辑模块。

在本发明的一个或多个实施例中，所述第一比较器和/或第二比较器包括第二MOS管、第一反相器、第二反相器和电流源；

所述第二MOS管的栅极接收比较电压，所述电流源的第一端与电源电压相连，所述电流源的第二端与第二MOS管的漏极相连，所述第二MOS管的源极与地相连，所述第一反相器的输入端与第二MOS管的漏极相连，所述第二反相器的输入端与第一反相器的输出端相连，所述第二反相器的输出端用于输出控制信号。

在本发明的一个或多个实施例中，所述带隙基准电路还包括同步模块，所述同步模块与采样保持模块的输入端和输出端相连以使得采样保持模块输入端的电压等于输出端的电压。

在本发明的一个或多个实施例中，所述同步模块包括第二开关和缓冲器，所述第二开关的第一端与采样保持模块的输入端相连，所述第二开关的第二端与缓冲器的输出端相连，所述缓冲器的正输入端与采样保持模块的输出端相连，所述缓冲器的负输入端反馈连接到缓冲器的输出端。

在本发明的一个或多个实施例中，所述带隙基准电路还包括第一开关，所述第一开关的第一端与带隙基准模块相连，所述第一开关的第二端与采样保持模块和采样模块相连。

本发明还公开了一种低功耗带隙基准的实现方法，包括：

间隔输出第一基准电压，没有第一基准电压输出的时长为间隔输出时间长度；

接收、锁存第一基准电压并获得随间隔输出时间长度而变化的第二基准电压；

对第一基准电压进行采样而获得随间隔输出时间长度而变化的比较电压，通过所述比较电压的大小变化表征第二基准电压的大小变化；

根据比较电压的大小来控制第一基准电压的间隔输出。

本发明还公开了一种芯片，包括所述的低功耗带隙基准电路。

与现有技术相比，根据本发明的低功耗带隙基准电路、实现方法及芯片，通过采样保持模块接收、锁存第一基准电压并输出第二基准电压，第二基准电压在带隙基准模块关闭后开始下降，通过采样模块根据比较电压的变化放大第二基准电压的变化，使得第二基准电压在下降较小的情况就能被精准地检测到，保证了第二基准电压的输出精度。通过同步模块减少了第二基准电压输出电路上的漏电，减缓了第二基准电压的下降速度，使得带隙基准模块的启动间隔时间增长。因而，通过检测控制模块在一个较长的间隔时间内启动带隙基准模块以输出第一基准电压，从而得到一个平均功耗超低并且精度很高基准电压。

附图说明

图1是根据本发明一实施例的低功耗带隙基准电路的电路原理图。

图2是根据本发明一实施例的第一比较器的电路原理图。

图3是根据本发明一实施例的各电压与信号的波形图。

图4是根据本发明一实施例的低功耗带隙基准的实现方法的流程图。

具体实施方式

下面结合附图，对本发明的具体实施例进行详细描述，但应当理解本发明的保护范围并不受具体实施例的限制。

除非另有其它明确表示，否则在整个说明书和权利要求书中，术语“包括”或其变换如“包含”或“包括有”等等将被理解为包括所陈述的元件或组成部分，而并未排除其它元件或其它组成部分。

应当理解，在以下的描述中，“电路”可包括单个或多个组合的硬件电路、可编程电路、状态机电路和/或能存储由可编程电路执行的指令的元件。当称元件或电路“连接到”另一元件，或与另一元件“相连”，或称元件/电路“连接在”两个节点之间时，它可以直接耦合或连接到另一元件或者可以存在中间元件，元件之间的连接可以是物理上的、逻辑上的、或者其结合。相反，当称元件“直接耦合到”或“直接连接到”另一元件时，意味着两者不存在中间元件。

下面结合附图和实施例对本发明进一步说明。

如图1所示，一种低功耗带隙基准电路，包括：带隙基准模块BG、采样保持模块10、采样模块20以及检测控制模块30。

其中，带隙基准模块BG用于间隔输出第一基准电压VBG，即在带隙基准模块BG开启时输出第一基准电压VBG，在带隙基准模块BG关闭时无输出，带隙基准模块BG关闭的时长为间隔输出时间长度。在本实施例中，带隙基准模块BG属于常规的带隙基准模块，能够在一个较宽的温度范围内提供一个比较稳定的基准电压，耗电大概在uA级别。

采样保持模块10用于接收、锁存第一基准电压VBG并输出第二基准电压VBG0，第二基准电压VBG0的大小随间隔输出时间长度而变化。当带隙基准模块BG开启而输出第一基准电压VBG时，采样保持模块10对第一基准电压VBG进行锁存而获得第二基准电压VBG0，此时的第二基准电压VBG0和第一基准电压VBG相等。当带隙基准模块BG关闭时，采样保持模块10输出第二基准电压VBG0，并且随着时间的推移，第二基准电压VBG0逐级减小，直至下次带隙基准模块BG的开启使得第二基准电压VBG0增大而再次与第一基准电压VBG相等。

采样模块20用于对第一基准电压VBG进行采样而获得用于表征第二基准电压VBG0的大小变化的比较电压vref-f，比较电压vref-f的大小随间隔输出时间长度而变化。当带隙基准模块BG开启而输出第一基准电压VBG时，采样模块20对第一基准电压VBG进行采样而获得比较电压vref-f，当带隙基准模块BG关闭时，比较电压vref-f随着时间的推移而逐级减小，由于第二基准电压VBG0和比较电压vref-f均基于第一基准电压VBG产生，从而通过比较电压vref-f的减小表征第二基准电压VBG0的减小，当带隙基准模块BG再次开启时，采样模块20对第一基准电压VBG进行再次采样从而增大比较电压vref-f，此时通过比较电压vref-f的增大表征第二基准电压VBG0的增大。

检测控制模块30用于根据比较电压vref-f的大小来控制带隙基准模块BG的开启和关闭以控制第一基准电压VBG的间隔输出。在比较电压vref-f减小至小于第一预设值时，检测控制模块30输出高电平的带隙使能信号BG_EN，以控制带隙基准模块BG开启而输出第一基准电压VBG，以增大第一基准电压VBG、第二基准电压VBG0和比较电压vref-f；在比较电压vref-f增大至第二预设值时(此时第二基准电压VBG0等于第一基准电压VBG)，检测控制模块30输出低电平的带隙使能信号BG_EN，以控制带隙基准模块BG关闭。

如图1所示，采样保持模块10包括第三开关TG3和第一电容C1。第三开关TG3的第一端与带隙基准模块BG相连，第三开关TG3的第二端与第一电容C1的第一端相连，第一电容C1的第二端与地相连。

结合图1和图3所示，在带隙基准模块BG输出第一基准电压VBG(即第一基准电压VBG为高电平)，且第三开关TG3导通时，通过往第一电容C1内补充电荷而锁存第一基准电压VBG；在带隙基准模块BG无输出(即第一基准电压VBG为低电平)时，第三开关TG3关断，通过第一电容C1放电而从第一电容C1的第一端输出第二基准电压VBG0。随着时间的推移，第二基准电压VBG0逐级减小，当带隙基准模块BG再次输出第一基准电压VBG时，再往第一电容C1内补充电荷使得第二基准电压VBG0增大而等于第一基准电压VBG。

如图1所示，采样模块20包括第四开关TG4、放电单元21和第二电容C2。第四开关TG4的第一端与带隙基准模块BG和第三开关TG3的第一端相连，第四开关TG4的第二端与放电单元21和第二电容C2的第一端相连，放电单元21和第二电容C2的第二端与地相连。

结合图1和图3所示，在带隙基准模块BG输出第一基准电压VBG(即第一基准电压VBG为高电平)，且第四开关TG4导通时，通过往第二电容C2内补充电荷而采样获得比较电压vref-f，在带隙基准模块BG无输出(即第一基准电压VBG为低电平)时，第四开关TG4关断，第二电容C2上的比较电压vref-f通过放电单元21进行放电。随着时间的推移，比较电压vref-f逐级减小，当带隙基准模块BG再次输出第一基准电压VBG时，再往第二电容C2内补充电荷使得比较电压vref-f增大。

在本实施例中，放电单元21包括第一MOS管M1。第一MOS管M1的漏极与第二电容C2的第一端相连，第一MOS管M1的源极和栅极与地相连。在其他实施例中，第一MOS管M1可以是PMOS管。在其他实施例中，放电单元21包括二极管，二极管的阳极与第二电容C2的第一端相连，二极管的阴极与地相连。

由上述可知，所谓通过比较电压vref-f的大小变化表征第二基准电压VBG0的大小变化，是指在第二基准电压VBG0增大或减小时，对应的比较电压vref-f或早或迟也会增大或减小，比较电压vref-f的大小变化和第二基准电压VBG0的大小变化相互联动。比较电压vref-f和第二基准电压VBG0的大小变化的联动则主要体现在第一电容C1和第二电容C2的充、放电上，为了提高对比效果，一般需要在第一电容C1放了较小电荷时，第二电容C2已经放了较多电荷，所以需要选择第一电容C1的面积要大于第二电容C2。在本实施例中，选择第一电容C1的面积为第二电容C2的面积的三到六倍，优选为五倍，使得第一电容C1上的第二基准电压VBG0的变化在一个周期内小于0.5％时就对第一电容C1进行充电，使得平均功耗达到nA级别。

另外，第一MOS管M1的尺寸也需合理选择，减小功耗，加快第二电容C2放电。

如图1所示，检测控制模块30包括若干比较器，比较器用于将比较电压vref-f与预设电压进行比较以输出控制信号来控制带隙基准模块BG的开启和关闭。

在本实施例中，比较器设置有两个，分别为第一比较器CMP1和第二比较器CMP2。

第一比较器CMP1的第一输入端用于接收第一预设电压Vthn，第一比较器CMP1的第二输入端用于接收比较电压vref-f，第一比较器CMP1的第一输入端为正输入端，第一比较器CMP1的第二输入端为负输入端。在其他实施例中，第一比较器CMP1的第一输入端可以为负输入端，第一比较器CMP1的第二输入端可以为正输入端。

第二比较器CMP2的第一输入端用于接收第二预设电压VBG1，第二比较器CMP2的第二输入端用于接收比较电压vref-f，第一比较器CMP1的第一输入端为正输入端，第一比较器CMP1的第二输入端为负输入端。在其他实施例中，第二比较器CMP2的第一输入端可以为负输入端，第二比较器CMP2的第二输入端可以为正输入端。

第一比较器CMP1通过将第一预设电压Vthn和比较电压vref-f进行比较以输出第一控制信号。第二比较器CMP2通过将第二预设电压VBG1和比较电压vref-f进行比较以输出第二控制信号。带隙基准模块BG在第一控制信号和第二控制信号的控制下实现开启和关闭。

另外，检测控制模块30还包括与第一比较器CMP1和第二比较器CMP2的输出端和带隙基准模块BG相连的逻辑模块LOGIC，通过逻辑模块LOGIC对第一控制信号和第二控制信号进行逻辑处理而输出高、低电平的带隙使能信号BG_EN。

在本实施例中，在比较电压vref-f小于第一预设电压Vthn时，第一比较器CMP1输出的第一控制信号翻高；在比较电压vref-f不小于第二预设电压VBG1时，第二比较器CMP2输出的第二控制信号翻高。在第一控制信号翻高时，通过逻辑模块LOGIC输出高电平的带隙使能信号BG_EN，使得带隙基准模块BG开启，输出第一基准电压VBG；在第二控制信号翻高时，通过逻辑模块LOGIC输出低电平的带隙使能信号BG_EN，使得带隙基准模块BG关闭，不再输出第一基准电压VBG。在没有设置逻辑模块LOGIC时，可通过第一比较器CMP1输出高电平的第一控制信号控制带隙基准模块BG开启，通过第二比较器CMP2输出低电平的第二控制信号控制带隙基准模块BG关闭。

在本实施例中，第一比较器CMP1选择为常开的比较器，第二比较器CMP2选择为常闭的比较器，作为常闭比较器的第二比较器CMP2为常规的比较器，所谓常闭比较器是指通过外部信号控制以在需要第二比较器CMP2开启时才开启。在其他实施例中，第一比较器CMP1和第二比较器CMP2可以选择均为常开比较器或常闭比较器，即第一比较器CMP1和第二比较器CMP2的结构可以相同。

其中，如图2所示，第一比较器CMP1包括第二MOS管M2、第一反相器INV1、第二反相器INV2和电流源IBIAS。

第二MOS管M2的栅极接收比较电压vref-f，电流源IBIAS的第一端与电源电压相连，电流源IBIAS的第二端与第二MOS管M2的漏极相连，第二MOS管M2的源极与地相连，第一反相器INV1的输入端与第二MOS管M2的漏极相连，第二反相器INV2的输入端与第一反相器INV1的输出端相连，第二反相器INV2的输出端用于输出控制信号。在其他实施例中，第二MOS管M2可以为PMOS管。

在本实施例中，第一预设电压Vthn选择为第二MOS管M2的阈值电压，当比较电压vref-f小于第一预设电压Vthn时，第二MOS管M2的漏极上的电压会被拉高，输出端OUT的电压就会变高，输出高电平的第一控制信号。第一比较器CMP1的电路结构非常简单，功耗可以做到nA级别。在其他实施例中，第一预设电压Vthn也可以由其他电路产生。

在本实施例中，第二预设电压VBG1由带隙基准模块BG产生，第二预设电压VBG1小于第一基准电压VBG。在其他实施例中，第二预设电压VBG1也可以由其他电路产生。

如图1所示，带隙基准电路还包括同步模块40，同步模块40与采样保持模块10的输入端和输出端相连以使得采样保持模块10的输入端和输出端的电压相等。

同步模块40包括第二开关TG2和缓冲器BUF，缓冲器BUF为常开缓冲器。第二开关TG2的第一端与采样保持模块10的输入端相连，第二开关TG2的第二端与缓冲器BUF的输出端相连，缓冲器BUF的输入端与采样保持模块10的输出端相连。即第二开关TG2的第一端与第三开关TG3的第一端相连，缓冲器BUF的第一输入端与第一电容C1的第一端相连，缓冲器BUF的第二输入端与输出端相连，缓冲器BUF的第一输入端为正输入端，缓冲器BUF的第二输入端为负输入端。

在带隙基准模块BG的关断期间，第三开关TG3和第四开关TG4处于关断状态，第二开关TG2处于导通状态，所以A点电压就等于第二基准电压VBG0，所以第二开关TG2和第三开关TG3的两端的压差就是0，从而可以极大优化采样保持模块10输出端的漏电，提高第二基准电压VBG0的输出精度。在其他实施例中，也可以不增设同步模块40。

如图1所示，带隙基准电路还包括第一开关TG1，第一开关TG1的第一端与带隙基准模块BG相连，第一开关TG1的第二端与采样保持模块10和采样模块20相连，即第一开关TG1的第二端与第三开关TG3的第一端、第四开关TG4的第一端和第二开关TG2的第一端相连。

如图3所示，第一开关TG1的开启和关断由带隙信号TG1_EN以及带隙控制信号TG1_EN控制，第二开关TG2的开启和关断由带隙信号TG2_EN以及带隙控制信号TG2_EN控制，第三开关TG3的开启和关断由带隙信号TG3_EN以及带隙控制信号TG3_ENB控制，第四开关TG4的开启和关断由带隙信号TG4_EN以及带隙控制信号TG4_ENB控制，各带隙信号和带隙控制信号为非交叠信号。在带隙信号TG3_EN、TG4_EN、TG1_EN和TG2_EN的控制下，第三开关TG3、第四开关TG4和第一开关TG1导通，第二开关TG2关断；在带隙控制信号TG3_ENB、TG4_ENB、TG1_ENB和TG2_ENB的控制下，第三开关TG3、第四开关TG4和第一开关TG1关断，第二开关TG2导通。

第三开关TG3、第四开关TG4、第二开关TG2和第一开关TG1的开启和关断时序不做具体限制。在本实施例中，第三开关TG3、第四开关TG4和第一开关TG1可以同时导通或关断，第二开关TG2在第三开关TG3、第四开关TG4和第一开关TG1导通时关断，第二开关TG2在第三开关TG3、第四开关TG4和第一开关TG1关断时导通。

在其他实施例中，可以通过设置多个带隙信号TG1_EN～TG4_EN来分别控制第一开关TG1、第二开关TG2、第三开关TG3和第四开关TG4，且通过改变各带隙信号TG1_EN～TG4_EN之间的翻转顺序从而改变第一开关TG1、第二开关TG2和第四开关TG4的开启以及第三开关TG3的关断的时序。通过设置多个带隙控制信号TG1_ENB～TG4_ENB来分别控制第三开关TG1、第四开关TG2、第二开关TG3和第一开关TG4，且通过改变各带隙控制信号TG1_ENB～TG4_ENB之间的翻转顺序从而改变第三开关TG3、第四开关TG4和第一开关TG1的关断以及第二开关TG2的开启的时序。例如，第一开关TG1可以先于第三开关TG3和第四开关TG4导通前导通、在第三开关TG3和第四开关TG4关断后再关断。第三开关TG3可以先于第四开关TG4导通前导通、在第四开关TG4关断后再关断。第二开关TG2可以在第三开关TG3、第四开关TG4和第一开关TG1均关断后再导通、在第三开关TG3导通前关断。通过设置第一开关TG1、第二开关TG2、第三开关TG3和第四开关TG4的开启和关断时序能够提高第一电容C1的第一端的输出精度。在其他实施例中，第一开关TG1、第二开关TG2、第三开关TG3和第四开关TG4的开启和关断时序可以根据需要进行设置。

在本实施例中，第三开关TG3、第四开关TG4和第一开关TG1为NMOS管，第二开关TG2为PMOS管。对应的，第三开关TG3、第四开关TG4和第一开关TG1的第一端为漏极，第三开关TG3、第四开关TG4和第一开关TG1的第二端为源极，第三开关TG3、第四开关TG4和第一开关TG1的控制端为栅极以接收带隙信号TG3_EN、TG4_EN、TG1_EN和带隙控制信号TG3_ENB、TG4_ENB、TG1_ENB，第二开关TG2的第一端为漏极，第二开关TG2的第二端为源极，第二开关TG2的控制端为栅极以接收带隙信号TG2_EN和带隙控制信号TG2_ENB。在其他实施例中，第三开关TG3、第四开关TG4和第一开关TG1也可以为PMOS管，第二开关TG2为NMOS管。

对于图1电路的工作原理：带隙使能信号BG_EN为高电平时，带隙基准模块BG开启，输出第一基准电压VBG，第三开关TG3、第四开关TG4和第一开关TG1导通，第一电容C1和第二电容C2被充电，第一基准电压VBG从第一电容C1的第一端正常输出，第二电容C2上产生比较电压vref-f。同时第二比较器CMP2开始同步检测比较电压vref-f是否冲到第二预设电压VBG1，当比较电压vref-f不小于第二预设电压VBG1时，说明第一基准电压VBG输出通路已建立好，第一电容C1和第二电容C2对应的采样也建立完成，第一电容C1上第二基准电压VBG0等于第一基准电压VBG。

此时第二比较器CMP2的输出被拉高，通过逻辑模块LOGIC的逻辑处理，逻辑模块LOGIC输出低电平的带隙使能信号BG_EN，带隙基准模块BG关闭，第三开关TG3、第四开关TG4和第一开关TG1关断，第一电容C1对外输出第二基准电压VBG0，由于第一MOS管M1的导电沟道和寄生二极管会漏电，所以第二电容C2上的电荷会慢慢减少，比较电压vref-f(第二电容C2上的电压)慢慢降低，当比较电压vref-f比第一预设电压Vthn小时，第一比较器CMP1的输出翻高，通过逻辑模块LOGIC逻辑处理之后，输出高电平的带隙使能信号BG_EN，第三开关TG3、第四开关TG4和第一开关TG1导通，带隙基准模块BG开启而输出第一基准电压VBG，第一电容C1和第二电容C2再次被充电。

带隙基准电路在整个周期的平均功耗为：

其中，Ton是带隙基准模块BG的开启时间，Toff是带隙基准模块BG(输出靠第一电容C1锁存的第二基准电压VBG0)的关闭时间，Iq_bg是带隙基准模块BG的功耗，Iq_CMP1是第一比较器CMP1的功耗，Iq_buf是缓冲器BUF的功耗。

若没有缓冲器BUF，则带隙基准电路在整个周期的平均功耗为：

本发明还公开了一种低功耗带隙基准的实现方法，包括：

S1、间隔输出第一基准电压VBG，没有第一基准电压输出的时长为间隔输出时间长度。

S2、接收、锁存第一基准电压VBG并获得随间隔获取时间长度而变化的第二基准电压VBG0。

S3、对第一基准电压VBG进行采样而获得随间隔获取时间长度而变化的比较电压vref-f，通过比较电压vref-f的大小变化表征第二基准电压VBG0的大小变化。

S4、根据比较电压vref-f的大小来控制第一基准电压VBG的间隔输出。

本发明还公开了一种芯片，包括上述的低功耗带隙基准电路。

前述对本发明的具体示例性实施方案的描述是为了说明和例证的目的。这些描述并非想将本发明限定为所公开的精确形式，并且很显然，根据上述教导，可以进行很多改变和变化。对示例性实施例进行选择和描述的目的在于解释本发明的特定原理及其实际应用，从而使得本领域的技术人员能够实现并利用本发明的各种不同的示例性实施方案以及各种不同的选择和改变。本发明的范围意在由权利要求书及其等同形式所限定。

Claims (14)

1.一种低功耗带隙基准电路，其特征在于，包括：

带隙基准模块，用于间隔输出第一基准电压，具体为，在带隙基准模块开启时输出第一基准电压，在带隙基准模块关闭时不输出第一基准电压，带隙基准模块关闭的时长为间隔输出时间长度；

采样保持模块，用于接收、锁存第一基准电压并输出第二基准电压，所述第二基准电压的大小随间隔输出时间长度而变化；

采样模块，用于对第一基准电压进行采样而获得用于表征第二基准电压的大小变化的比较电压，所述比较电压的大小随间隔输出时间长度而变化；以及

检测控制模块，用于根据比较电压的大小来控制带隙基准模块的开启和关闭，以控制第一基准电压的间隔输出。

2.如权利要求1所述的低功耗带隙基准电路，其特征在于，所述采样保持模块包括第三开关和第一电容，所述第三开关的第一端作为采样保持模块的输入端与带隙基准模块相连，所述第三开关的第二端与第一电容的第一端相连作为采样保持模块的输出端，所述第一电容的第二端与地相连。

3.如权利要求1所述的低功耗带隙基准电路，其特征在于，所述采样模块包括第四开关、放电单元和第二电容，所述第四开关的第一端与带隙基准模块相连，所述第四开关的第二端与放电单元和第二电容的第一端相连，所述放电单元和第二电容的第二端与地相连。

4.如权利要求3所述的低功耗带隙基准电路，其特征在于，所述放电单元包括第一MOS管或二极管，所述第一MOS管的漏极与第二电容的第一端相连，所述第一MOS管的源极和栅极与地相连，所述二极管的阳极与第二电容的第一端相连，所述二极管的阴极与地相连。

5.如权利要求2或3所述的低功耗带隙基准电路，其特征在于，所述采样保持模块包括用于锁存第一基准电压并输出第二基准电压的第一电容，所述采样模块包括用于对间隔输出的第一基准电压进行采样而获得比较电压的第二电容，所述第一电容的面积为第二电容的面积的三到六倍。

6.如权利要求1所述的低功耗带隙基准电路，其特征在于，所述检测控制模块包括若干比较器，所述比较器用于将比较电压与若干预设电压进行比较以输出控制信号来控制带隙基准模块的开启和关闭。

7.如权利要求6所述的低功耗带隙基准电路，其特征在于，所述比较器包括第一比较器和第二比较器，所述第一比较器的第一输入端和第二输入端分别用于接收第一预设电压和比较电压，所述第二比较器的第一输入端和第二输入端分别用于接收第二预设电压和比较电压，所述第一比较器通过将第一预设电压和比较电压进行比较以输出第一控制信号，所述第二比较器通过将第二预设电压和比较电压进行比较以输出第二控制信号，所述带隙基准模块在第一控制信号和第二控制信号的控制下实现开启和关闭。

8.如权利要求6所述的低功耗带隙基准电路，其特征在于，所述检测控制模块还包括与比较器的输出端和带隙基准模块相连的逻辑模块。

9.如权利要求7所述的低功耗带隙基准电路，其特征在于，所述第一比较器和/或第二比较器包括第二MOS管、第一反相器、第二反相器和电流源；

所述第二MOS管的栅极接收比较电压，所述电流源的第一端与电源电压相连，所述电流源的第二端与第二MOS管的漏极相连，所述第二MOS管的源极与地相连，所述第一反相器的输入端与第二MOS管的漏极相连，所述第二反相器的输入端与第一反相器的输出端相连，所述第二反相器的输出端用于输出控制信号。

10.如权利要求1所述的低功耗带隙基准电路，其特征在于，所述带隙基准电路还包括同步模块，所述同步模块与采样保持模块的输入端和输出端相连以使得采样保持模块输入端的电压等于输出端的电压。

11.如权利要求10所述的低功耗带隙基准电路，其特征在于，所述同步模块包括第二开关和缓冲器，所述第二开关的第一端与采样保持模块的输入端相连，所述第二开关的第二端与缓冲器的输出端相连，所述缓冲器的正输入端与采样保持模块的输出端相连，所述缓冲器的负输入端反馈连接到缓冲器的输出端。

12.如权利要求1所述的低功耗带隙基准电路，其特征在于，所述带隙基准电路还包括第一开关，所述第一开关的第一端与带隙基准模块相连，所述第一开关的第二端与采样保持模块和采样模块相连。

13.一种低功耗带隙基准的实现方法，其特征在于，包括：

间隔输出第一基准电压，没有第一基准电压输出的时长为间隔输出时间长度；

接收、锁存第一基准电压并获得随间隔输出时间长度而变化的第二基准电压；

对第一基准电压进行采样而获得随间隔输出时间长度而变化的比较电压，通过所述比较电压的大小变化表征第二基准电压的大小变化；

根据比较电压的大小来控制第一基准电压的间隔输出。

14.一种芯片，其特征在于，包括如权利要求1～12任一项所述的低功耗带隙基准电路。

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