JP2002261608A - Ａ／ｄ変換回路 - Google Patents

Abstract

(57)【要約】 【課題】 アナログ入力信号がサンプルホールド回路で
ホールドされた後に、電源電圧範囲を超えるノイズが印
加されてもリークを起こさないＡ／Ｄ変換回路を得る。 【解決手段】 サンプルホールド回路２において、入力
端１４からのアナログ信号の入力制御を行ってサンプリ
ング制御を行うために使用するスイッチ回路１１に、し
きい値をそれぞれ大きくしたＮＭＯＳトランジスタＱＮ
及びＰＭＯＳトランジスタＱＰからなるトランスミッシ
ョンゲートを使用した。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、Ａ／Ｄ変換回路に
関し、特にノイズ等によってＡ／Ｄ変換回路で使用され
るサンプルホールド回路が誤動作することを防止する技
術に関する。

【０００２】

【従来の技術】図６は、従来のＡ／Ｄ変換回路における
サンプルホールド回路の例を示した概略の回路図であ
る。図６において、トランスミッションゲートからなる
スイッチ回路１０１がオンして導通すると、スイッチ回
路１０１を介して入力されたアナログ信号の電圧ＶＡに
応じた電荷がキャパシタ１０２に蓄えられる。次に、ス
イッチ回路１０１がオフするとアナログ信号の入力が遮
断され、電荷保存則からボルテージホロワをなす演算増
幅器１０３の非反転入力端は、キャパシタ１０２に充電
された電圧ＶＡで保持される。

【０００３】演算増幅器１０３は、バッファ接続されて
いるため出力電圧ＶＯが入力電圧ＶＡと同電圧になって
いる。キャパシタ１０２の電圧は、スイッチ回路１０１
がオンされない限り電圧ＶＡで保持される。スイッチ回
路１０１は、Ｐチャネル型ＭＯＳトランジスタ（以下、
ＰＭＯＳトランジスタと呼ぶ）１０４とＮチャネル型Ｍ
ＯＳトランジスタ（以下、ＮＭＯＳトランジスタと呼
ぶ）１０５の相補形回路で構成されており、このような
スイッチ回路は入力範囲が広く比較的オン抵抗が小さい
という特徴がある。

【０００４】

【発明が解決しようとする課題】しかし、Ａ／Ｄ変換回
路に入力されるアナログ信号にはノイズ等の電源電圧範
囲を超える信号が含まれている場合があり、このような
場合、スイッチ回路１０１にはグランド電圧より低い負
の電圧、又は正側電源電圧より高い電圧が印加される。
例えば、グランド電圧より低い負の電圧がスイッチ回路
１０１に入力されると、スイッチ回路１０１のＮＭＯＳ
トランジスタ１０５には、ゲート−ソース間に順方向電
圧が印加されることになり、該電圧がしきい値を超える
とＮＭＯＳトランジスタ１０５がオンし、スイッチ回路
１０１がオンした状態になる。このような状態になる
と、キャパシタ１０２で保持されていた電荷が、アナロ
グ信号が入力される入力端を介して外部に放出され、演
算増幅器１０３の非反転入力端の電圧値が変わってしま
う。

【０００５】このため、サンプルホールド回路で保持す
るべき電圧が保持できなくなり、Ａ／Ｄ変換回路として
誤ったＡ／Ｄ変換値を出力するという問題があった。ま
た、たとえスイッチ回路１０１に入力された信号が、Ｎ
ＭＯＳトランジスタ１０５のしきい値以下の電圧であっ
た場合でも、非常に小さな電圧でない限りＭＯＳトラン
ジスタにおけるサブスレッショルド領域の電流がリーク
電流として流れるため、キャパシタ１０２で保持された
電圧が変化してしまうという問題があった。このような
問題の発生を防ぐために、キャパシタ１０２の容量を非
常に大きくして、リークによるキャパシタ１０２の電荷
変化の割合を小さくする方法が考えられる。しかし、こ
のような方法では、キャパシタ１０２が占める面積が非
常に大きくなると共に、高い周波数の入力信号に追従で
きなくなるといった問題があった。

【０００６】そこで、特開平８−３０７２６４号公報で
は、入力信号を複数回ＡＤ変換し、その内のノイズ性の
高い信号を選択除去しスパイクノイズ等に強くするＡ／
Ｄ変換装置が開示されている。また、特開平６−２５２
７５６号公報では、ＡＤ変換器の前段にサンプルホール
ド回路を複数備え、該サンプルホールド回路にアナログ
信号遅延回路を設けて、該遅延量をそれぞれ異なった時
間に設定すると共に、ＡＤ変換する前に入力信号がスパ
イクノイズかどうかを判定してスパイクノイズの場合
は、遅延させたサンプルホールド回路からのデータをＡ
Ｄ変換させることによってノイズの影響を低減させるＡ
／Ｄサンプリング装置が開示されている。

【０００７】しかし、上記のような従来技術はいずれも
スパイクノイズ等のノイズを一旦ホールドするか又はＡ
Ｄ変換した後に、ノイズかどうかを判断することによっ
て、ノイズであると判断した場合は変換しないか、又は
変換データを除去してノイズの影響を小さくする方法で
あり、ノイズそのものを除去することができなかった。
例えば、負側電源電圧を下回るスパイクノイズ、又は正
側電源電圧を超えるスパイクノイズが入力されると、サ
ンプルホールド回路、又はＡＤ変換器内のスイッチがた
とえトランジスタのしきい値電圧以下であってもリーク
を起こすため、サンプルホールド回路で保持された電圧
又は変換データが間違ったものになるという問題があっ
た。

【０００８】本発明は、上記のような問題を解決するた
めになされたものであり、アナログ入力信号がサンプル
ホールド回路でホールドされた後に、電源電圧範囲を超
えるノイズが印加されてもリークを起こさないＡ／Ｄ変
換回路を得ることを目的とする。

【０００９】

【課題を解決するための手段】この発明に係るＡ／Ｄ変
換回路は、Ａ／Ｄ変換が行われるアナログ信号の信号レ
ベルを、外部から入力される制御信号に応じたタイミン
グでサンプリングして保持するサンプルホールド回路部
と、該サンプルホールド回路部で保持された電圧に対し
てＡ／Ｄ変換を行うＡ／Ｄ変換部とを備えたＡ／Ｄ変換
回路において、サンプルホールド回路部は、しきい値が
大きくなるように形成された相補型のＭＯＳトランジス
タが並列に接続されてなり、上記外部からの制御信号に
応じて該各ＭＯＳトランジスタがスイッチングすること
によって、Ａ／Ｄ変換が行われるアナログ信号の入力制
御を行うスイッチ回路と、該スイッチ回路から入力され
たアナログ信号の信号レベルを保持するキャパシタとを
備えるものである。

【００１０】また、この発明に係るＡ／Ｄ変換回路は、
Ａ／Ｄ変換が行われるアナログ信号の信号レベルを、外
部から入力される制御信号に応じたタイミングでサンプ
リングして保持するサンプルホールド回路部と、該サン
プルホールド回路部で保持された電圧に対してＡ／Ｄ変
換を行うＡ／Ｄ変換部とを備えたＡ／Ｄ変換回路におい
て、上記サンプルホールド回路部は、各ゲートが接続さ
れる複数のＰチャネル型ＭＯＳトランジスタが直列に接
続された直列回路、及び各ゲートが接続される複数のＮ
チャネル型ＭＯＳトランジスタが直列に接続された直列
回路が並列に接続されてなり、上記外部からの制御信号
に応じて該各Ｎチャネル型ＭＯＳトランジスタ及び各Ｐ
チャネル型ＭＯＳトランジスタがスイッチングすること
によって、Ａ／Ｄ変換が行われるアナログ信号の入力制
御を行うスイッチ回路と、該スイッチ回路から入力され
たアナログ信号の信号レベルを保持するキャパシタとを
備えるものである。

【００１１】更に、上記スイッチ回路は、各Ｐチャネル
型ＭＯＳトランジスタのそれぞれの接続部と電源電圧と
の間に対応して設けられた各第１のキャパシタと、各Ｎ
チャネル型ＭＯＳトランジスタのそれぞれの接続部と接
地との間に対応して設けられた各第２のキャパシタとを
有するようにしてもよい。

【００１２】具体的には、上記各第１のキャパシタは、
対応するＰチャネル型ＭＯＳトランジスタが有する寄生
容量よりも大きい容量をそれぞれ有すると共に、上記各
第２のキャパシタは、対応するＮチャネル型ＭＯＳトラ
ンジスタが有する寄生容量よりも大きい容量をそれぞれ
有するようにした。

【００１３】

【発明の実施の形態】次に、図面に示す実施の形態に基
づいて、本発明を詳細に説明する。第１の実施の形態．
図１は、本発明の第１の実施の形態におけるＡ／Ｄ変換
回路の概略の構成例を示したブロック図である。図１に
おいて、Ａ／Ｄ変換回路１は、入力されたアナログ信号
の電圧値を外部から入力される制御信号に応じてサンプ
リングしホールドするサンプルホールド回路２と、該サ
ンプルホールド回路２でホールドされた電圧のＡ／Ｄ変
換を行って出力するＡ／Ｄ変換器３とで構成されてい
る。

【００１４】Ａ／Ｄ変換器３は、入力された電圧を基準
電圧を基にＡ／Ｄ変換して信号処理回路４に出力し、該
信号処理回路４は、Ａ／Ｄ変換された信号に対して所定
の信号処理を行う。サンプルホールド回路２は、Ａ／Ｄ
変換器３でＡ／Ｄ変換が行われているときに入力電圧が
変化してＡ／Ｄ変換結果が誤ったものになることを防止
するためにアナログ入力電圧の保持を行う。

【００１５】図２は、図１で示したサンプルホールド回
路２の例を示した回路図である。図２において、サンプ
ルホールド回路２は、スイッチ回路１１、キャパシタ１
２及び演算増幅器１３で構成されている。演算増幅器１
３は、出力端と反転入力端が接続されてボルテージホロ
ワを形成し、演算増幅器１３の出力端から出力される信
号がサンプルホールド回路２の出力信号となる。また、
スイッチ回路１１は、アナログ信号が入力される入力端
１４と演算増幅器１３の非反転入力端との間に接続さ
れ、演算増幅器１３の非反転入力端と接地との間にキャ
パシタ１２が接続されている。

【００１６】更に、スイッチ回路１１は、Ｐチャネル型
ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと呼
ぶ）ＱＰとＮチャネル型ＭＯＳトランジスタ（以下、Ｎ
ＭＯＳトランジスタと呼ぶ）ＱＮで構成されたトランス
ミッションゲートをなしている。ＰＭＯＳトランジスタ
ＱＰとＮＭＯＳトランジスタＱＮとの一方の接続部は入
力端１４に接続され、ＰＭＯＳトランジスタＱＰとＮＭ
ＯＳトランジスタＱＮとの他方の接続部は演算増幅器１
３の非反転入力端に接続されている。また、ＰＭＯＳト
ランジスタＱＰのゲートはスイッチ回路１１の反転制御
入力端をなし、ＮＭＯＳトランジスタＱＮのゲートはス
イッチ回路１１の非反転制御入力端をなしている。該反
転制御入力端及び非反転制御入力端には、サンプルホー
ルド回路２に対するサンプリング制御を行う外部からの
制御信号が入力される。

【００１７】このような構成において、スイッチ回路１
１の反転制御入力端にロー（Ｌｏｗ）レベルの信号が入
力されると共に、スイッチ回路１１の非反転制御入力端
にハイ（Ｈｉｇｈ）レベルの信号が入力されると、ＰＭ
ＯＳトランジスタＱＰ及びＮＭＯＳトランジスタＱＮが
それぞれオンしてスイッチ回路１１はオンする。スイッ
チ回路１１がオンすると、入力端１４からのアナログ信
号がスイッチ回路１１を介して入力され、キャパシタ１
２には、Ｑ＝Ｃ×ＶＡなる電荷Ｑが蓄えられる。なお、
Ｃはキャパシタ１２の容量を示し、ＶＡは入力端１４か
ら入力されたアナログ信号の電圧を示している。

【００１８】次に、スイッチ回路１１の反転制御入力端
にハイレベルの信号が入力されると共に、スイッチ回路
１１の非反転制御入力端にローレベルの信号が入力され
ると、ＰＭＯＳトランジスタＱＰ及びＮＭＯＳトランジ
スタＱＮがそれぞれオフしてスイッチ回路１１はオフす
る。スイッチ回路１１がオフすると、入力端１４からの
アナログ信号の入力が遮断され、電荷保存則から演算増
幅器１３の非反転入力端の電圧は電圧ＶＡで保持され
る。演算増幅器１３は、バッファ接続されているため出
力端の電圧ＶＯが、入力電圧ＶＡと同電圧になってい
る。次にスイッチ回路１１がオンしない限り、キャパシ
タ１２の電圧はＶＡで保持される。

【００１９】ここで、図３は、ＮＭＯＳトランジスタに
おけるゲート−ソース間電圧Ｖｇｓとドレイン−ソース
間電流Ｉｄｓとの関係例を示した図である。なお、図３
の（ａ）は通常のＮＭＯＳトランジスタの特性例を示し
ており、図３の（ｂ）はＮＭＯＳトランジスタＱＮの特
性例を示している。図３において、通常のＮＭＯＳトラ
ンジスタは、ゲート−ソース間電圧Ｖｇｓを上げていく
としきい値Ｖｔｈ付近から急激にドレイン−ソース間電
流Ｉｄｓが増大してオン状態となる。該しきい値Ｖｔｈ
は、プロセスにおいてゲート酸化膜厚を厚くしたりトラ
ンジスタの構造を変えることにより大きくすることも小
さくすることもできる。

【００２０】このことから、スイッチ回路１１で使用す
るＮＭＯＳトランジスタＱＮに、通常のＮＭＯＳトラン
ジスタのしきい値Ｖｔｈよりも大きいしきい値Ｖｔｈ１
を有すると共に、該しきい値Ｖｔｈ１が入力端１４から
入力されるノイズよりも大きいＮＭＯＳトランジスタを
使用する。このようにすることによって、入力端１４に
負側電源電圧であるグランド電圧より低い負の電圧のノ
イズが印加された場合に、ＮＭＯＳトランジスタＱＮが
オンしてリークすることを防止できる。

【００２１】同様に、ＰＭＯＳトランジスタにおいて
は、ゲート−ソース間電圧Ｖｇｓを下げていくとしきい
値付近から急激にドレイン−ソース間電流Ｉｄｓが増大
してオン状態となる。該しきい値は、ＰＭＯＳトランジ
スタにおいても同様に、プロセスにおいてゲート酸化膜
厚を厚くしたりトランジスタの構造を変えることにより
大きくすることも小さくすることもできる。

【００２２】このことから、スイッチ回路１１で使用す
るＰＭＯＳトランジスタＱＰに、通常のＰＭＯＳトラン
ジスタのしきい値よりも大きいしきい値Ｖｔｈ２を有す
ると共に、該しきい値Ｖｔｈ２が入力端１４から入力さ
れるノイズよりも大きいＰＭＯＳトランジスタを使用す
る。このようにすることによって、入力端１４に正側電
源電圧より高い正の電圧のノイズが印加された場合に、
ＰＭＯＳトランジスタＱＰがオンしてリークすることを
防止できる。

【００２３】このように、本第１の実施の形態における
Ａ／Ｄ変換回路は、サンプルホールド回路２において、
入力端１４からのアナログ信号の入力制御を行ってサン
プリング制御を行うために使用するスイッチ回路１１
に、しきい値をそれぞれ大きくしたＮＭＯＳトランジス
タＱＮ及びＰＭＯＳトランジスタＱＰからなるトランス
ミッションゲートを使用した。このことから、Ａ／Ｄ変
換が行われるアナログ信号が入力される入力端に、電源
電圧範囲を超えるレベルのノイズが入力されても、サン
プリングした電圧がリークして誤ったＡ／Ｄ変換が行わ
れることを防止することができ、Ａ／Ｄ変換回路の信頼
性を向上させることができる。

【００２４】第２の実施の形態．上記第１の実施の形態
では、サンプルホールド回路２で使用されるスイッチ回
路１１に、通常よりもしきい値を大きくしたＭＯＳトラ
ンジスタを使用するようにしたが、通常のしきい値のＭ
ＯＳトランジスタを使用してノイズによるサンプリング
電圧のリークを防止するようにしてもよく、このように
したものを本発明の第２の実施の形態とする。

【００２５】図４は、本発明の第２の実施の形態におけ
るＡ／Ｄ変換回路のサンプルホールド回路の例を示した
回路図である。なお、本発明の第２の実施の形態におけ
るＡ／Ｄ変換回路の概略の構成例を示したブロック図
は、サンプルホールド回路の符号を変える以外は図１と
同じであるので省略する。また、図４では、図２と同じ
ものは同じ符号で示しており、ここではその説明を省略
すると共に図２との相違点のみ説明する。

【００２６】図４における図２との相違点は、図２のス
イッチ回路１１の回路構成を変えたことにあり、これに
伴って、図２のスイッチ回路１１をスイッチ回路１１ａ
とし、図２のサンプルホールド回路２をサンプルホール
ド２ａとしたことにある。図４において、サンプルホー
ルド回路２ａは、スイッチ回路１１ａ、キャパシタ１２
及び演算増幅器１３で構成されている。スイッチ回路１
１ａは、アナログ信号が入力される入力端１４と演算増
幅器１３の非反転入力端との間に接続されている。

【００２７】スイッチ回路１１ａは、ＰＭＯＳトランジ
スタＱＰ１〜ＱＰ３とＮＭＯＳトランジスタＱＮ１〜Ｑ
Ｎ３で構成されている。スイッチ回路１１ａにおいて、
ＰＭＯＳトランジスタＱＰ１〜ＱＰ３が直列に接続され
ると共にＮＭＯＳトランジスタＱＮ１〜ＱＮ３が直列に
接続され、更に該各直列回路が並列に接続されている。
ＰＭＯＳトランジスタＱＰ１とＮＭＯＳトランジスタＱ
Ｎ１との接続部は入力端１４に接続され、ＰＭＯＳトラ
ンジスタＱＰ３とＮＭＯＳトランジスタＱＮ３との接続
部は演算増幅器１３の非反転入力端に接続されている。

【００２８】また、ＰＭＯＳトランジスタＱＰ１〜ＱＰ
３の各ゲートは接続されてスイッチ回路１１ａの反転制
御入力端をなし、ＮＭＯＳトランジスタＱＮ１〜ＱＮ３
の各ゲートは接続されてスイッチ回路１１ａの非反転制
御入力端をなしている。該反転制御入力端及び非反転制
御入力端には、サンプルホールド回路２ａに対するサン
プリング制御を行う外部からの制御信号が入力される。

【００２９】このような構成において、スイッチ回路１
１ａの反転制御入力端にローレベルの信号が入力される
と共に、スイッチ回路１１ａの非反転制御入力端にハイ
レベルの信号が入力されると、ＰＭＯＳトランジスタＱ
Ｐ１〜ＱＰ３及びＮＭＯＳトランジスタＱＮ１〜ＱＮ３
がそれぞれオンしてスイッチ回路１１ａはオンする。ス
イッチ回路１ａがオンすると、入力端１４からのアナロ
グ信号がスイッチ回路１１ａを介して入力され、キャパ
シタ１２には、電荷Ｑが蓄えられる。

【００３０】次に、スイッチ回路１１ａの反転制御入力
端にハイレベルの信号が入力されると共に、スイッチ回
路１１ａの非反転制御入力端にローレベルの信号が入力
されると、ＰＭＯＳトランジスタＱＰ１〜ＱＰ３及びＮ
ＭＯＳトランジスタＱＮ１〜ＱＮ３がそれぞれオフして
スイッチ回路１１ａはオフする。スイッチ回路１１ａが
オフすると、入力端１４からのアナログ信号の入力が遮
断され、電荷保存則から演算増幅器１３の非反転入力端
の電圧は電圧ＶＡで保持される。次にスイッチ回路１１
ａがオンしない限り、キャパシタ１２の電圧はＶＡで保
持される。

【００３１】ここで、図３で示したように、ＭＯＳトラ
ンジスタの特性はゲート−ソース間電圧Ｖｇｓがしきい
値Ｖｔｈ以下の電圧であっても、ゲート−ソース間電圧
Ｖｇｓの増大に対して指数関数的にドレイン−ソース間
電流Ｉｄｓが増加するサブスレッショルド領域と呼ばれ
る領域がある。該領域では指数関数的にドレイン−ソー
ス間電流Ｉｄｓが増加するためゲート−ソース間電圧Ｖ
ｇｓを非常に小さく保たないとリーク電流が急激に増加
して、キャパシタ１２の保持電荷を放電させてしまうこ
とになる。

【００３２】一方、このようなサブスレッショルド領域
では、ドレイン−ソース間電圧Ｖｄｓが小さい（５０ｍ
Ｖ〜１００ｍＶ以下）場合、ＭＯＳトランジスタのイン
ピーダンスが高くなって、ドレイン−ソース間電流Ｉｄ
ｓが急激に小さくなる現象がある。このため、スイッチ
回路１１ａの各ＭＯＳトランジスタは、ドレイン−ソー
ス間電圧Ｖｄｓが上記電圧程度、例えば５０ｍＶ〜１０
０ｍＶ以下になると、ドレイン−ソース間電流Ｉｄｓが
ほとんど流れなくなり、それ以上電圧が下がらなくな
る。

【００３３】このようなことから、スイッチ回路１１ａ
を、ＰＭＯＳトランジスタＱＰ１〜ＱＰ３及びＮＭＯＳ
トランジスタＱＮ１〜ＱＮ３をそれぞれ直列に接続した
構成にすることにより、１つのＭＯＳトランジスタごと
に５０ｍＶ〜１００ｍＶのドレイン−ソース間電圧Ｖｄ
ｓが発生し、スイッチ回路１１ａは、（５０ｍＶ〜１０
０ｍＶ）×３以下のノイズに対してオンすることなくキ
ャパシタ１２のリークを防止することができる。すなわ
ち、スイッチ回路１１ａを構成するＰＭＯＳトランジス
タ及びＮＭＯＳトランジスタの直列接続数を、それぞれ
ノイズレベルに応じた最適な数にすることによって、キ
ャパシタ１２のリークを防止することができる。

【００３４】このように、本第２の実施の形態における
Ａ／Ｄ変換回路は、サンプルホールド回路２ａにおい
て、入力端１４からのアナログ信号の入力制御を行って
サンプリング制御を行うために使用するスイッチ回路１
１ａに、直列に接続したＮＭＯＳトランジスタＱＮ１〜
ＱＮ３及び直列に接続したＰＭＯＳトランジスタＱＰ１
〜ＱＰ３でトランスミッションゲートを形成するように
した。このことから、特殊なＭＯＳトランジスタを形成
することなく、Ａ／Ｄ変換が行われるアナログ信号が入
力される入力端に、電源電圧範囲を超えるレベルのノイ
ズが入力されても、サンプリングした電圧がリークして
誤ったＡ／Ｄ変換が行われることを防止することがで
き、Ａ／Ｄ変換回路の信頼性を向上させることができ
る。

【００３５】第３の実施の形態．上記第２の実施の形態
のように、直列に接続されたＭＯＳトランジスタ間の容
量は、各ＭＯＳトランジスタのソースと半導体基板との
間、又は各ＭＯＳトランジスタのドレインと半導体基板
との間の寄生容量のみとなることから、該容量値がリー
クによる電圧降下を無視できるほどには大きくない。こ
のため、ノイズが定常的ではなくスパイク状であった場
合においても、瞬時に寄生容量の電荷が放電されてしま
い、ノイズが次のＭＯＳトランジスタに伝わってしま
う。このような現象を抑制するためにはスイッチ回路を
構成する各ＭＯＳトランジスタの寄生容量を大きくする
ために、該各ＭＯＳトランジスタのサイズを大きくする
必要がある。

【００３６】しかし、ＭＯＳトランジスタのサイズを大
きくすると、ＭＯＳトランジスタのドライブに負担がか
かり、ドライブ回路を含めたチップサイズの増大に伴う
コストアップにつながる。このようなことから、図４の
スイッチ回路１１ａの各ＭＯＳトランジスタ間に上記寄
生容量よりも大きい容量のキャパシタを挿入するように
してもよく、このようにしたものを本発明の第３の実施
の形態とする。

【００３７】図５は、本発明の第３の実施の形態におけ
るＡ／Ｄ変換回路のサンプルホールド回路の例を示した
回路図である。なお、本発明の第３の実施の形態におけ
るＡ／Ｄ変換回路の概略の構成例を示したブロック図
は、サンプルホールド回路の符号を変える以外は図１と
同じであるので省略する。また、図５では、図４と同じ
ものは同じ符号で示しており、ここではその説明を省略
すると共に図４との相違点のみ説明する。

【００３８】図５における図４との相違点は、図４のス
イッチ回路１１ａにキャパシタＣ１〜Ｃ４を追加したこ
とにあり、これに伴って、図４のスイッチ回路１１ａを
スイッチ回路１１ｂとし、図４のサンプルホールド回路
２ａをサンプルホールド２ｂとした。図５において、サ
ンプルホールド回路２ｂは、スイッチ回路１１ｂ、キャ
パシタ１２及び演算増幅器１３で構成されている。スイ
ッチ回路１１ｂは、アナログ信号が入力される入力端１
４と演算増幅器１３の非反転入力端との間に接続されて
いる。スイッチ回路１１ｂは、ＰＭＯＳトランジスタＱ
Ｐ１〜ＱＰ３、ＮＭＯＳトランジスタＱＮ１〜ＱＮ３及
びキャパシタＣ１〜Ｃ４で構成されている。

【００３９】スイッチ回路１１ｂにおいて、ＮＭＯＳト
ランジスタＱＮ１及びＱＮ２の接続部と正側電源電圧Ｖ
ＤＤが印加されるＶＤＤ端子との間にキャパシタＣ１
が、ＮＭＯＳトランジスタＱＮ２及びＱＮ３の接続部と
ＶＤＤ端子との間にキャパシタＣ２がそれぞれ接続され
ている。更に、ＰＭＯＳトランジスタＱＰ１及びＱＰ２
の接続部と負側電源電圧である接地との間にキャパシタ
Ｃ３が、ＰＭＯＳトランジスタＱＰ２及びＱＰ３の接続
部と接地との間にキャパシタＣ４がそれぞれ接続されて
いる。

【００４０】キャパシタＣ１及びＣ２は、ＰＭＯＳトラ
ンジスタＱＰ１〜ＱＰ３における、ソースと半導体基板
との間又はドレインと半導体基板との間の寄生容量より
も大きな容量を有している。同様に、キャパシタＣ３及
びＣ４は、ＮＭＯＳトランジスタＱＮ１〜ＱＮ３におけ
る、ソースと半導体基板との間又はドレインと半導体基
板との間の寄生容量よりも大きな容量を有している。こ
のように、スイッチ回路１１ｂにおいて、直列に接続し
たＭＯＳトランジスタ間にＭＯＳトランジスタのソース
又はドレインの寄生容量よりも大きなキャパシタを挿入
することにより、各ＭＯＳトランジスタのゲート−ソー
ス間電圧Ｖｇｓが減少する際におけるキャパシタ１２の
リーク速度を効果的に減速させることができる。

【００４１】上記のように、本第３の実施の形態におけ
るＡ／Ｄ変換回路は、スイッチ回路１１ｂにおいて、Ｐ
ＭＯＳトランジスタＱＰ１〜ＱＰ３の各接続部とＶＤＤ
端子との間に対応するキャパシタＣ１及びＣ２をそれぞ
れ接続すると共に、ＮＭＯＳトランジスタＱＮ１〜ＱＮ
３の各接続部と接地との間に対応するキャパシタＣ３及
びＣ４をそれぞれ接続するようにした。このことから、
スイッチ回路を構成するＭＯＳトランジスタのサイズ又
は数を増加させることなく、スパイクノイズの形状によ
ってはノイズが影響を与えないレベルに減少するまでキ
ャパシタ１２のリークが始まる時間を遅延させることが
でき、上記第２の実施の形態の効果を高めることができ
ると共に、該効果を得るためのコストアップの削減を図
ることができる。

【００４２】

【発明の効果】上記の説明から明らかなように、本発明
のＡ／Ｄ変換回路によれば、サンプルホールド回路部に
おいて、Ａ／Ｄ変換が行われるアナログ信号の入力制御
を行ってサンプリング制御を行うために使用するスイッ
チ回路に、しきい値をそれぞれ大きくした相補型のＭＯ
Ｓトランジスタを使用した。このことから、Ａ／Ｄ変換
が行われるアナログ信号が入力される入力端に、電源電
圧範囲を超えるレベルのノイズが入力されても、サンプ
リングした電圧がリークして誤ったＡ／Ｄ変換が行われ
ることを防止することができ、Ａ／Ｄ変換回路の信頼性
を向上させることができる。

【００４３】また、本発明のＡ／Ｄ変換回路によれば、
サンプルホールド回路部において、Ａ／Ｄ変換が行われ
るアナログ信号の入力制御を行ってサンプリング制御を
行うために使用するスイッチ回路を、直列に接続した複
数のＰＭＯＳトランジスタ及び直列に接続した複数のＮ
ＭＯＳトランジスタを並列に接続して形成するようにし
た。このことから、特殊なＭＯＳトランジスタを形成す
ることなく、Ａ／Ｄ変換が行われるアナログ信号が入力
される入力端に、電源電圧範囲を超えるレベルのノイズ
が入力されても、サンプリングした電圧がリークして誤
ったＡ／Ｄ変換が行われることを防止することができ、
Ａ／Ｄ変換回路の信頼性を向上させることができる。

【００４４】更に、スイッチ回路において、ＰＭＯＳト
ランジスタの各接続部と電源電圧との間に第１のキャパ
シタをそれぞれ対応して接続すると共に、ＮＭＯＳトラ
ンジスタの各接続部と接地との間に第２のキャパシタを
それぞれ対応して接続するようにした。このことから、
スイッチ回路を構成するＭＯＳトランジスタのサイズ又
は数を増加させることなく、スパイクノイズの形状によ
ってはノイズが影響を与えないレベルに減少するまで、
リークが始まる時間を遅延させることができ、Ａ／Ｄ変
換が行われるアナログ信号が入力される入力端に、電源
電圧範囲を超えるレベルのノイズが入力されても、サン
プリングした電圧がリークして誤ったＡ／Ｄ変換が行わ
れることをより確実に防止することができ、Ａ／Ｄ変換
回路の信頼性を更に向上させることができる。

【００４５】具体的には、上記各第１のキャパシタは、
対応するＰチャネル型ＭＯＳトランジスタが有する寄生
容量よりも大きい容量をそれぞれ有すると共に、上記各
第２のキャパシタは、対応するＮチャネル型ＭＯＳトラ
ンジスタが有する寄生容量よりも大きい容量をそれぞれ
有するようにした。このことから、スパイクノイズの形
状によってはノイズが影響を与えないレベルに減少する
まで、リークが始まる時間をより確実に遅延させること
ができる。

【図面の簡単な説明】

【図１】 本発明の第１の実施の形態におけるＡ／Ｄ変
換回路の概略の構成例を示したブロック図である。

【図２】 図１で示したサンプルホールド回路２の例を
示した回路図である。

【図３】 ＮＭＯＳトランジスタにおけるゲート−ソー
ス間電圧Ｖｇｓとドレイン−ソース間電流Ｉｄｓとの関
係例を示した図である。

【図４】 本発明の第２の実施の形態におけるＡ／Ｄ変
換回路のサンプルホールド回路の例を示した回路図であ
る。

【図５】 本発明の第３の実施の形態におけるＡ／Ｄ変
換回路のサンプルホールド回路の例を示した回路図であ
る。

【図６】 従来のＡ／Ｄ変換回路におけるサンプルホー
ルド回路の例を示した概略の回路図である。

【符号の説明】

１ Ａ／Ｄ変換回路 ２，２ａ，２ｂ サンプルホールド回路 ３ Ａ／Ｄ変換器 １１，１１ａ，１１ｂ スイッチ回路 １２，Ｃ１〜Ｃ４ キャパシタ １３ 演算増幅器 １４ 入力端 ＱＰ，ＱＰ１〜ＱＰ３ ＰＭＯＳトランジスタ ＱＮ，ＱＮ１〜ＱＮ３ ＮＭＯＳトランジスタ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 Ａ／Ｄ変換が行われるアナログ信号の信
   号レベルを、外部から入力される制御信号に応じたタイ
   ミングでサンプリングして保持するサンプルホールド回
   路部と、該サンプルホールド回路部で保持された電圧に
   対してＡ／Ｄ変換を行うＡ／Ｄ変換部とを備えたＡ／Ｄ
   変換回路において、 上記サンプルホールド回路部は、 しきい値が大きくなるように形成された相補型のＭＯＳ
   トランジスタが並列に接続されてなり、上記外部からの
   制御信号に応じて該各ＭＯＳトランジスタがスイッチン
   グすることによって、Ａ／Ｄ変換が行われるアナログ信
   号の入力制御を行うスイッチ回路と、 該スイッチ回路から入力されたアナログ信号の信号レベ
   ルを保持するキャパシタと、を備えることを特徴とする
   Ａ／Ｄ変換回路。
2. 【請求項２】 Ａ／Ｄ変換が行われるアナログ信号の信
   号レベルを、外部から入力される制御信号に応じたタイ
   ミングでサンプリングして保持するサンプルホールド回
   路部と、該サンプルホールド回路部で保持された電圧に
   対してＡ／Ｄ変換を行うＡ／Ｄ変換部とを備えたＡ／Ｄ
   変換回路において、上記サンプルホールド回路部は、 各ゲートが接続される複数のＰチャネル型ＭＯＳトラン
   ジスタが直列に接続された直列回路、及び各ゲートが接
   続される複数のＮチャネル型ＭＯＳトランジスタが直列
   に接続された直列回路が並列に接続されてなり、上記外
   部からの制御信号に応じて該各Ｎチャネル型ＭＯＳトラ
   ンジスタ及び各Ｐチャネル型ＭＯＳトランジスタがスイ
   ッチングすることによって、Ａ／Ｄ変換が行われるアナ
   ログ信号の入力制御を行うスイッチ回路と、 該スイッチ回路から入力されたアナログ信号の信号レベ
   ルを保持するキャパシタと、を備えることを特徴とする
   Ａ／Ｄ変換回路。
3. 【請求項３】 上記スイッチ回路は、各Ｐチャネル型Ｍ
   ＯＳトランジスタのそれぞれの接続部と電源電圧との間
   に対応して設けられた各第１のキャパシタと、各Ｎチャ
   ネル型ＭＯＳトランジスタのそれぞれの接続部と接地と
   の間に対応して設けられた各第２のキャパシタとを有す
   ることを特徴とする請求項２記載のＡ／Ｄ変換回路。
4. 【請求項４】 上記各第１のキャパシタは、対応するＰ
   チャネル型ＭＯＳトランジスタが有する寄生容量よりも
   大きい容量をそれぞれ有すると共に、上記各第２のキャ
   パシタは、対応するＮチャネル型ＭＯＳトランジスタが
   有する寄生容量よりも大きい容量をそれぞれ有すること
   を特徴とする請求項３記載のＡ／Ｄ変換回路。