JPH0272713A - 完全差分アナログ比較器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 又里Ω分国 本発明は低パワー消費高精度高速アナログ比較器を製造
するための集積回路技術に関する。

従来技術 アナログ比較器はアナログ回路設計、例えば、アナログ
／デジタル変換器（ＡＤＣ）内に使用される基本機能ユ
ニットである。アナログ比較器のこの相対的性能はこれ
らの仕様、例えば、入力オフセット電圧、オフセット電
流、伝搬遅延、スキュー、パワー消費等によって測定さ
れる。幾つかの用途においては、入力オフセット電圧及
びオフセット電流仕様が、他の性能基準がより重要であ
る場合は、甘くされる（トレード　オフされる）。

例えば、光学あるいはデジタル　データ受信機、あるい
味埋め込みアナログ比較器を持つ高速の中程度の分解能
を持つＡＤＣｌ例えば、ビデオ用途に使用される（１０
メガヘルツの変換速度で８あるいは９ビット分解能の）
デバイスにおいては、アナログ比較器を通じての低伝搬
遅延が最も重要である。反対に、埋め込まれたアナログ
比較器を持つ低速度の中程度分解能のＡＤＣｌ例えば、
交換システムのチャネル　バンク及びライン　カード内
に幾千ものこれらデバイスが使用されるような電話（音
声）アプリケーションにおいて使用される（８キロヘル
ツの変換速度で８から１２ビツトの分解能の）ＡＤＣに
おいては、アナログ比較器のパワー消費が最も重要とな
る。従って、任意の用途に対して簡単に適合できるシン
グル　アナログ比較器設計が要求される。

発明の要旨 本発明は１つあるいは２つの入力からの実質的に同一の
伝搬遅延を持つ完全差分アナログ比較器を提供する。こ
の比較器はパワー源ノイズに対して非常に強く、この比
較器の利得は必要に応じてスケールすることが可能であ
る。これに加えて、この比較器は、平均差分出力電圧（
出力共通モード電圧）が後続の増幅器段、例えば、デジ
タルインバータを最適に駆動できるように調節が可能で
ある。さらに、平均差分入力電圧（入力共通モード電圧
）が入力共通モード電圧とともに変動する出力共通モー
ド電圧の厳密な制御が行なわれるように補償できる。

これら及びその他の長所は、概略すると、第１及び第２
のバスによってパワーされる第１及び第２の複数の縦続
された利得段、この比較器への第１の電圧入力に結合さ
れたこの第１の縦続された利得段への入力、この比較器
への第２の電圧入力に結合されたこの第２の複数の縦続
される利得段への入力；この第１のバスに結合された第
１の電流ソース；この第２のバスに結合され第１の電流
ソースと実質的に同一の電流を提供する第２の電流ソー
ス：及びこの第１及び第２の複数の縦続された利得段の
少なくとも１つの出力に応答する少なくとも１つのデジ
タル　インバータを持つ構成によって達成される。個々
の縦続された利得段は異なる極性の２つのトランジスタ
を持つが、個々のトランジスタは２つの出力端子及び１
つの入力端子を持ち、この２つのトランジスタの入力端
子は互いに結合してこの利得段への入力を形成し、この
２つのトランジスタからの２つの対応する出力端子は互
いに結合してこの利得段の出力を形成し、この２つのト
ランジスタの残りの出力端子は、この利得段の対応する
第１及び第２のパワー端子を形成する。

この出力共通モード電圧は第２の電流ソースを１つの電
流ミラーに設計することによって所定の電圧に調節され
る３この電流ミラーは、単位利得電流ミラーであり、さ
らにこの利得が所定の電圧及びこの第１及び第２の複数
の利得段の出力からの出力共通モード電圧に応答して変
動するように設計される。この構成はこの出力共通モー
ド電圧をこの所定の電圧と概むね同一にする。

さらに、この出力共通モード電圧をこの所定の電圧から
変動させるような入力共通モード電圧の補償を行うため
に、第３のトランジスタ網が第１の電流ソースとこの電
流ミラーの間に置かれる。

この第３のトランジスタ網は入力共通モード電圧と実質
的に同一の電圧を持つもう１つの所定の電圧ソース、あ
るいはこの比較器の第１及び第２の入力電圧に応答する
。

詳細なＵ 共通の基板上に統合されるべく新規の完全差分アナログ
比較器２０が第１図に簡略的に示される。

縦続された利得段２２の２つのストリング２１及び２１
′は比較器２０の対応する入力■十及びＶ−に対する所
定量の電圧利得を提供する。個々のストリング２１．２
１′からの出力は対応するノード３５．３５′に結合す
る。個々のストリング２１．２１’は同数の段２２を持
ち、典型的には、個々のストリング２１．２１’内に１
つあるいは２つ以上の段２２は必要とされない。個々の
利得段２２は従来のＣＭＯＳインバータに類似し、１つ
の入力端子２３．１つの出力端子２４及び２つのパワー
供給端子２５．２６を持つ。−例としての段２２内にお
いて、Ｐ−チャネルＦＥＴ３０、及びＮ−チャネルＦＥ
Ｔ３１は入力端子２３に結合された共通ゲート及び出力
端子２４に結合された共通ドレンを持つ。ここではＰ−
及びＮ−チャネルＦＥＴとして示されるが、このＰ−及
びＮ−チャネルＦＥＴはパワー源の極性の対応する変動
とともに入れ替えできることに注意する。ＦＥＴ３０の
ソースはパワー端子２５に結合し、一方、ＦＥＴ３１の
ソースはパワー端子２６に結合する。

ＦＥＴ３０のＦＥＴ３１に対するサイズの比は後に詳細
に説明されるが、ここでは、従来のＦＥＴ３０に対する
ＦＥＴ３１のサイズ比は概むね２あるいは３対１であり
、これは、実質的にゼロの伝搬遅延スキューを持つ比較
器２０を与える。

縦続された利得段２２のパワー端子２５．２６は対応す
るバス３２．３３に結合する。バス３２．３３はそれぞ
れ電流ミラー４０．５０によってパワーされる。ミラー
４０．５０はそれぞれＶＤＤ。

つまり、最も正のパワー源、及びＶＳＳ、つまり、最も
負のパワー源によってパワーされるが、この最も負のパ
ワー源は、典型的には、グラウンドあるいはＯボルトで
ある。電流ミラー４０．５０はＶＤＤ及びＶＳＳからバ
ス３２．３３を隔離し、比較器２０のパワー源ＶＤＤ、
ＶＳＳ上の電気ノイズに対する軟弱さを低減する機能を
持つ。

電流ミラー４０は、ここでは、複数の出力を持つライド
ラ−（Ｗｉｄｌａｒ）電流ミラーとして示されるが、他
のタイプの電流ミラー、例えば、ウィルソン（Ｗｉｌｓ
ｏｎ）あるいは複合電流ミラーを使用することもできる
ことは勿論である。ミラー４０のＦＥＴ４２は電流ソー
ス４４に結合し、ミラー４０によって供給される量及び
比較器２０の総電源電流消費量を設定する。電流ソース
４４によって供給される典型的な電流の量は、１００マ
イクロ　アンペアから１ミリアンペアの範囲であり、ノ
ード３５．３５′上の出力負荷キャパシタンス及び比較
器２０の所望速度に依存する。ソース４０のＦＥＴ４８
．４６．４７はＦＥＴ４８．４６．４７から流れ出る電
流が実質的に同一となるサイズにされる。ＦＥ７４Ｂは
バス３２に電流を供給する。

電流ミラー５０は、ここでは、ＦＥＴ５１．５２．５３
．５４．５５によって形成される複合電流ミラーとして
示されるが、電流ミラー４０の出力からの電流をミラー
５０の制御電流入力ノード５６内に受は入れる。結果と
してのミラー化された電流はバス３３からシリアルに接
続されたＦＥＴ５４．５５内にミラー化された電流入力
ノード５７を通じて入力される。ミラー５０の制御電流
出力ノード５８からの制御電流出力はＦＥＴ６１．６２
を通じて最も負の電源■ＳＳにバスする。

後に詳細に説明されるように、ＦＥＴ６１．６２は三極
管、あるいはオーミック領域内で動作し、実質的に同一
のサイズを持つ。同様に、ミラー５０のミラー化された
電流出力ノード５９からのミラー化された電流出力はパ
ラレルにされたＦＥＴ６５．６６を通ってＶＳＳにバス
する。これも、後に詳細に説明されるように、ＦＥＴ６
５．６６は三極管、あるいはオーミック領域内において
動作し、実質的に同一のサイズを持つ。前述のごとく、
電流ミラー５０は、電流の正確なミラー化のための複合
電流ミラーであり、好ましくは、ＦＥＴ５１．５３．５
４．５５が実質的に同一のサイズを持つ単位利得電流ミ
ラーである。ここでの目的のために、電流ミラー５０の
動作が簡単に説明される。ミラー５０のＦＥＴ５２はＦ
ＥＴ５１及び５４に対する安定したゲート電圧を確立し
、典型的には、ＦＥＴ５１．５３．５４．５５のサイズ
の４分の１あるいはそれ以下のサイズを持つ。

さらに、ＦＥＴ５２はＦＥＴ５１．５３及びこれに対応
するＦＥＴ５４．５５が飽和することを確保するのに十
分に高いいき値電圧を持つ。ＦＥＴ５１はＦＥＴ５５及
びＦＥＴ５３上のドレン→ソース電圧を等化させ、ミラ
ー５０内のオフセット電流を実質的に除去する。電流ミ
ラー５０に対してより単純な電流ミラー、例えば、ライ
ドラ−（１４ｉｄｌａｒ）ミラーを使用することもでき
るが、電流が正確にミラー化されればされるほど、また
、ミラー化″された電流入力ノード５７のインピーダン
スが高ければたがいほど、比較器２０の精度は向上する
。従って、適当に設計されたウィルソン（Ｗｉ　ｌ５０
ｎ　）電流ミラーがミラー５０として使用される。

ＦＥＴ６１．６２の共通ゲートに結合する電圧ソース６
８は、ここでは出力共通モード電圧レベル　セットと呼
ばれる電圧を達成するためのストリング２１．２１′の
出力ノード３５．３５′上の平均電圧に対する基準電圧
である。この出力共通モード電圧ストリング２１．２１
′を調節することの必要性は、後に議論されるが、ここ
では、負荷とのストリング２１．２１′のインタフェー
スが負荷、例えば、ノード３５．３５′に結合されたデ
ジタル　インバータ段に対して最適化されることである
ことを考えて良い。同様に、パラレル化されたＦＥＴ６
５．６６は、ストリング２１２２の出力ノード３５．３
５′上の電圧に応答して、ＦＥＴ６５．６Ｇのパラレル
化された抵抗が出力ノード３５．３５′上の電圧の平均
、つまり、出力共通モード電圧に対応するように組み合
せられる。換言すれば、ＦＥＴ６５．６６のパラレル化
された抵抗はストリング２１．２ビの縦続された段２２
の出力共通モード電圧を表わす。ここでも説明の目的に
対しては、比較器２０への入力電圧（Ｖ＋、Ｖ−）は、
実質的に、比較器２０のいき値゛′トリップ　ポイント
（ｔｒｉｐ　ｐｏｉｎｔ）と実質的に同一であると想定
される。これは、入力■」−１■−に対するゼロの電圧
差分入力に対応し、比較器２０のバイアシング及び動作
を調べるのに有効である。ただし、入力■＋、■−の電
圧が実質的に同一でない場合は、以下も適用することに
注意する。つまり、ストリング２１．２１′の出力共通
モード電圧がソース６８からの電圧と実質的に同一であ
ることが要求される。これを達成するために、ＦＥＴ６
５．６６及び６１．６２の抵抗が、出力共通モード電圧
がソース６８の電圧と実質的に同一でない場合、ミラー
５０の電圧利得を単位利得からふれさせる。このため、
ＦＥＴ６１．６２の抵抗は、実質的に同一となり、また
、ソース６８の電圧がここでの目的では不変であるため
、一定となる。ただし、ＦＥＴ　　６５．６６の組合せ
抵抗はストリング２１．２ビの出力ノード３５．３５′
上の電圧に反比例して変動する。

ここで、このノード上の電圧は、バス３３上の電圧に依
存し、従って、電圧ミラー５０を流れる電流に依存する
。制御電流入力ノード５６を流れる電流及び制御電流出
力ノード５８を流れる電流は、比較器２０が平衡となる
ためには変動しないため、ミラー化された電流及び制御
電流内には実質的に同一の電流の流れが存在すべきであ
る。つまり、ミラー５０が単位電流利得を持つべきであ
る。単位電流利得を達成するためには、ＦＥＴ６５．６
６の組合せ抵抗が実質的にＦＥＴ６１．６２の抵抗と同
一であるべきである。従って、ＦＥＴ６５．６６のゲー
ト上の電圧の平均が電圧ソース６８からの電圧と実質的
に同一であるべきである。

つまり、縦続された利得段２２からの出力共通モード電
圧が実質的にソース６８からの電圧と同一であるべきで
ある。

出力ノード３５．３５′は従来のＣＭＯＳデジタル　イ
ンバータとして動作する対応するバッファ４５に結合す
る。個々のストリング２１．２１’と対応して、１つの
バッファ４５のみが示されるが、複数の縦続されたバッ
ファ４５が使用できることは勿論である。バッファ４５
の出力端子２４は比較器２０に対する出力、０ＵＴＰＵ
Ｔ及び０ＵＴＰｔＪＴ’である。バッファ４５は構造は
利得段２２と類似するが、ストリング２１．２１′の容
量性負荷を低減するためにできるだけ小さなデバイスに
される。バッファ４５のパワー供給端子２５．２６はバ
ス３２．３３でなくパワー源ＶＤＤ及びＶＳＳに結合さ
れる。後に詳細に説明されるごとく、個々のバッファ４
５内のＦＥＴのサイズは、段２２内のＦＥＴ３０．３１
と対応して、典型的にはそれぞれ最小伝搬遅延スキュー
のため及びいき値電圧がＶＤＤとＶＳＳの間の電圧差の
実質的に半分となるように２あるいは３対１とされる。

ストリング２１．２１′の出力共通モード電圧を調節で
きるこの能力は、比較器２０の最適動作が、Ｖ十上の電
圧がＶ−上の電圧と概むね等しいとき、ノード３５．３
５′上の電圧はバッファ４５のいき値電圧に概むね等し
いことを要求するという事実の認識から効果的に使用で
きる。バッファ４５のこのいき値電圧は、バッファ４５
の出力がＶＤＤからＶＳＳにあるいはこの逆に遷移する
ところの入力電圧である。これは比較器２０を通じての
伝搬遅延スキューを最小化する。従って、ストリング２
１．２１′の出力共通モード電圧は、概むねバッファ４
５のこのいき値電圧と等しくなるべきである。これは、
電圧ソース６８の電圧をバッファ４５のいき値電圧と実
質的に同一にすることによって達成される。第２図に戻
どり、ソース６８（第１図）は第１図内のバッファ４５
と実質的に類似するバッファ７５を持ち、好ましくは、
これと同一基板上に集積され、入力端子２３は出力端子
２４に結合され、パワー端子２５．２６は対応するパワ
ー源ＶＤＤ及びＶＳＳに結合される。入力２３と動作す
るバッファ７５が出力２４と結合されると、入力端子２
３上の電圧はバッファ７５のいき値電圧と実質的に同一
となる。従って、電圧ソース６８（第１図）の電圧は、
実質的にバッファ４５（第１図）のいき値電圧となる。

バッファ７５をバッファ４５（第２図）と同一チップ上
に置くことによって、温度及び加工変動に起因するバッ
ファ４５のいき値電圧の変動は、バッファ７５のいき値
電圧の変動によって補償される。

第１図に戻とり、ＦＥＴの有限出力抵抗に起因し、スト
リング２１．２１′の出力共通電圧は、入力■十及び■
−が実質的に同一である場合、つまり、これら入力電圧
が比較器いき値にある場合、電圧ソース６８の電圧とは
厳密には一致しない。

前述のごとく、■＋とＶ−入力が実質的に同一である場
合、本発明の本質から、ノード３５．３５′の出力共通
モード電圧は、ソース６８の電圧と実質的に同一である
べきである。しかし、パス３２上の電圧はＦＥＴ４６．
４７のドレン上の電圧と異なり、従って、ＦＥＴ４８間
の電圧はＦＥＴ４６．４７間の電圧と異なる。この結果
として、ＦＥＴ４６．４７間の電圧がＦＥＴ４Ｂ間の電
圧とＦＥＴ４６．４７．４８が固有の出力抵抗をもち異
なるためＦＥＴ４６．４７を通じて流れる電流はＦＥＴ
４８を通じて流れる電流と異なることとなる。さらに、
バス３２上の電圧は、入力■十、■−のここでは入力共
通モード電圧ど呼ばれる平均電圧に比例して変動する。

この異なる電流の流れを補償するために、電流ミラーの
利得が減少されなければならない。これは、出力共通モ
ード電圧を要求電圧から平衡に到達するまで変動させる
ことによって達成される。ＦＥＴ４６．４７．４８を通
じて流れる電流を等化し、こうして、ノード３５．３５
′上の出力共通モード電圧を一層電圧ソース６８の電圧
と等しくするために、ブレークポイント７０．７０′及
び７１．７１′の所で、第３図内の回路が代替される。

第３図において、２つのＦＥＴ７６．７７はここでは入
力共通モード電圧セットと呼ばれる電圧ソース７８に結
合された共通ゲートを持つ。ＦＥＴ７６．７７は、それ
ぞれ利得段２２（第１図）内のＦＥＴ３０のサイズの実
質的に２Ｎ倍とされ、ＦＥＴ３０と同一基板上に位置さ
れるが、ここで、Ｎはストリング２１．２１′内の利得
段２２の数を表わす。これは、ＦＥＴ４６．４７間の電
圧が、比較器２０（第１図）の入力■＋、■−の入力共
通モード電圧が知られている場合、ＦＥＴ４８（第１図
）間の電圧と実質的に等しいことを想定する。ただし、
この入力共通モード電圧が知られてない場合は、第４図
内の回路が入力Ｖ＋、■−から入力共通モード電圧を派
生するために使用されるが、これは、この構成内に第１
図内のブレークポイント７ｏ、７０′及び７１．７１′
の間にＦＥＴ７９．８ｏ、８１．８２を挿入し、好まし
くは、第１図の回路と共通の基板上に搭載することによ
って達成される。ＦＥＴ７９．８０．８１，８２のサイ
ズは、それぞれＦＥＴ３０　（第１図）のＮ倍であり、
ここでＮはストリング２１．２１′内の段２２の数を表
わす。これは、ＦＥＴ４６．４７間の電圧が入力共通モ
ード電圧が変動しＦＥＴ４Ｂ間の電圧と実質的に同一と
なることを保証し、従って、ノード３５．３５′上の出
力共通モード電圧が電圧ソース６８からの電圧と実質的
に同一にとどまることを保証する。

前述のごとく、段２２内及び対応するバッファ４５及び
７５（第２図）内（７）ＦＥＴ３０．３１のサイズは、
−例として、パワー供給端子２５．２６間の電圧の概む
ね半分のいき値電圧を得るため及び最小伝搬遅延スキュ
ーのために、２あるいは３対１とされた。ただし、ＦＥ
Ｔ３０．３１のサイズは、段２２、バッファ４５、ある
いはこの任意の組合せを通じての最小伝搬遅延のために
１対ｌとすることもできる。

本発明の好ましい実施態様が説明されたが、ここに開示
の概念を使用する他の多くの実施態様が可能のことは勿
論である。従って、本発明はここに開示される実施態様
によって限定されるものでなく、本発明の精神及び特許
請求の範囲によってのみ限定されるものである。

【図面の簡単な説明】

第１図は本発明による”アナログ比較器の略図であり；
そして 第２図、第３図及び第４図は第１図のアナログ比較器に
対する改良バージョンである。 く主要部分の符号の説明〉 利得段　　　　　　　　　２２ ストリング　　　　　　　２１、 ＰチャネルＦＥＴ　　・・　　３Ｏ ＮチヤネルＦＥＴ　　・・　　３１ バス　　　　　　　　　　３２、 電流ミラー　　　　　　　４０、 電流ソース　　　　　　　４４ 電圧ソース　　　　　　　６日

Claims (1)

1. 【特許請求の範囲】 １、第１の電圧入力を第２の電圧入力と比較するための
   １つの集積回路上に形成されたアナログ比較器において
   、該比較器が： 少なくとも１つの縦続された利得段（２２）の第１のス
   トリング（２１）を持ち、ここで、個々の段が１つの入
   力、１つの出力及び対応する第１及び第２のパワー端子
   を持ち、該対応するパワー端子が第１及び第２のバスに
   結合し、該第１の縦続された利得段の入力が該比較器の
   第１の電圧入力に結合し；該比較器がさらに 少なくとも１つの縦続された利得段の第２のストリング
   （２１′）を持ち、ここで、個々の段が１つの入力、１
   つの出力及び第１及び第２のパワー端子を持ち、該対応
   するパワー端子が該第１及び第２のバスに結合し、該第
   １の縦続された利得段の入力が該比較器の第２の電圧入
   力に結合し、該比較器がさらに第１のバス（３２）に結
   合された第１の電 流ソース（４０）；及び 第２のバス（３３）に結合され、該第１の電流ソースと
   実質的に同一の電流を提供する第２の電流ソース（５０
   ）を含むことを特徴とするアナログ比較器。 ２、請求項１に記載のアナログ比較器において、該第１
   及び第２の縦続された利得段のストリングの少なくとも
   １つの出力に応答する少なくとも１つのデジタルインバ
   ータ（４５）がさらに含まれることを特徴とするアナロ
   グ比較器。 ３、請求項２に記載のアナログ比較器において、該縦続
   された利得段の個々が第１の極性の第１のトランジスタ
   （３０）及び第２の極性の第２のトランジスタ（３１）
   を持ち、個々のトランジスタが２つの出力端子及び１つ
   の入力端子を持ち、該２つのトランジスタの該入力端子
   が互いに結合して該利得段への入力を形成し、該２つの
   トランジスタからの２つの対応する出力端子が互いに結
   合して該利得段の出力を形成し、該２つのトランジスタ
   の残りの出力端子が該利得段の該対応する第１及び第２
   のパワー端子を形成することを特徴とするアナログ比較
   器。 ４、第１の電圧入力を第２の電圧入力に対して比較する
   ための１つの集積回路内に形成されたアナログ比較器に
   おいて、該比較器が： 少なくとも１つの縦続された利得段（２２）の第１のス
   トリング（２１）を持ち、ここで、個々の段が１つの入
   力、１つの出力及び第１及び第２のパワー端子を持ち、
   該対応するパワー端子が第１及び第２のバスに結合し、
   該第１の縦続された利得段の入力が該比較器の第１の電
   圧入力に結合し；該比較器がさらに少なくとも１つの縦
   続された利得段の第２のストリング（２１′）を持ち、
   ここで、個々の段が１つの入力、１つの出力及び第１及
   び第２のパワー端子を持ち、該対応するパワー端子が該
   第１及び第２のバスに結合し、該第１の縦続された利得
   段の入力が該比較器の第２の電圧入力に結合し、該比較
   器がさらに第１の出力が該第１のバス（３２）に結合し
   た第１及び第２の出力を持つ電流ソース（４０）；及び 第１の制御電流入力、第１の制御電流出力、１つのミラ
   ー化された電流入力及び１つのミラー化された電流出力
   をもつ第１の電流ミラー（５０）を持ち、ここで、該第
   １の制御電流入力が該電流ソースの該第２の出力に結合
   し、該ミラー化された電流入力が該第２のバス（３３）
   に結合し；該比較器がさらに 第１の所定の電圧を持つ第１のノード（６８）；及び 第１及び第２の出力端子及び１つの入力端子をもつ第１
   のトランジスタ網（６１、６２）を持ち、ここで、該第
   １の出力端子が該第１の電流ミラーの該第１の制御電流
   出力に結合し、該第２の出力端子が第１のパワーソース
   に結合し、そして該入力端子が該第１のノードに結合し
   、該比較器がさらに２つの出力端子及び２つの入力端子
   を持つ第２のトランジスタ網（６５、６６）を含み、こ
   こで、該対応する出力端子が該第１の電流ミラーのミラ
   ー化された電流出力と該第１のパワーソースの間に結合
   し、個々の入力端子が該縦続された利得段の該第１及び
   第２のストリングの対応する出力に結合し； 縦続された利得段の該第１及び第２のストリングの出力
   上の電圧の平均が該第１のノード上の該第１の所定の電
   圧に概むね等しくなることを特徴とするアナログ比較器
   。 ５、請求項４に記載のアナログ比較器において、該第１
   及び第２のトランジスタ網が該対応する入力端子に加え
   られた電圧に応答して可変抵抗として動作することを特
   徴とするアナログ比較器。 ６、請求項５に記載のアナログ比較器において、該電流
   ソースがさらに第１、第２及び第３のミラー化された電
   流出力及び制御電流出力を持つ第２の電流ミラーを持ち
   、該制御電流出力が１つの所定の電流ソースに結合し、
   該第１のミラー化された電流出力が該電流ソースの第１
   の出力に結合し、該第２のミラー化された電流出力が該
   電流ソースの該第２の出力に結合し；該第１のトランジ
   スタ網が第３の出力端子を持ち；そして該第１の電流ミ
   ラーが第２の制御電流入力及び第２の制御電流出力を持
   つ複合電流ミラーであり、該第２の制御電流入力が該第
   ２の電流ミラーの第３のミラー化された電流出力に結合
   し、該第２の制御電流出力が該第１のトランジスタ網の
   第３の出力端子に結合することを特徴とするアナログ比
   較器。 ７、請求項６に記載のアナログ比較器において、該第２
   の電流ミラーの該第２及び第３のミラー化された電流出
   力と該第１の電流ミラーの該第１及び第２の制御電流入
   力の間に置かれた第２の所定の電流ソース（７８）に応
   答する第３のトランジスタ網（７６、７７）がさらに含
   まれることを特徴とするアナログ比較器。 ８、第１の入力電圧と第２の入力電圧とを比較するため
   の方法において、該方法が： 該第１の電圧を第１及び第２のバスによってパワーされ
   る縦続された利得段にて増幅するステップ；及び 該第２の電圧を該第１及び第２のバスによってパワーさ
   れる縦続された利得段にて増幅するステップを含み； 該バスが実質的に同一の電流を提供する電流ソースによ
   ってパワーされ、該増幅された第１及び第２の電圧が第
   ２の電圧が第１の電圧より大きいか小さいかを示す補数
   出力であり、該縦続された利得段の個々の出力が該第１
   の出力電圧と第２の出力電圧との間の差に対応すること
   を特徴とする方法。 ９、請求項８に記載の方法において、少なくとも１つの
   該電流ソースが１つの電流ミラーを含み、該電流ミラー
   が残りの電流ソースに応答して該電流ミラーの倍率を変
   化させるように設計され、該方法がさらに：第１の所定
   の電圧源に応答して該電流ミラーの倍率を増加するステ
   ップ； 該増幅された第１及び第２の電圧の平均電圧を検出する
   ステップ；及び 該電流ミラーの該倍率を該検出された平均電圧に応答し
   て減少するステップを含み、 これによって該倍率が該増幅された第１及び第２の電圧
   の該平均電圧に対して必要とされる値が該第１の所定の
   電圧と実質的に同一に落ち着くことを特徴とする第１と
   第２の電圧を比較するための方法。 １０、請求項９に記載の方法において、該増幅された第
   １及び第２の電圧の少なくとも１つを所定のいき値電圧
   を持つ第１のデジタルインバータにてバッファするステ
   ップ；及び該第１のデジタルインバータと実質的に同一
   のいき値電圧を持つ第２のデジタルインバータから該第
   １の所定の電圧を該第２デジタルインバータの入力をこ
   の出力に結合することによって生成するステップがさら
   に含まれることを特徴とする第１の電圧と第２の電圧を
   比較するための方法。