JP2002026099A - エレクトロマイグレーション評価回路 - Google Patents
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- 238000012546 transfer Methods 0.000 claims abstract description 25
- 238000011156 evaluation Methods 0.000 claims description 60
- 238000005259 measurement Methods 0.000 claims description 42
- 238000000926 separation method Methods 0.000 claims description 7
- 238000007493 shaping process Methods 0.000 claims description 5
- 238000000034 method Methods 0.000 claims description 2
- 238000012360 testing method Methods 0.000 abstract description 51
- 230000003071 parasitic effect Effects 0.000 abstract description 6
- 230000006866 deterioration Effects 0.000 abstract description 4
- 230000000694 effects Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 239000002184 metal Substances 0.000 description 5
- 239000000523 sample Substances 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 230000002457 bidirectional effect Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 101100444142 Neurospora crassa (strain ATCC 24698 / 74-OR23-1A / CBS 708.71 / DSM 1257 / FGSC 987) dut-1 gene Proteins 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 229910021645 metal ion Inorganic materials 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2855—Environmental, reliability or burn-in testing
- G01R31/2856—Internal circuit aspects, e.g. built-in test features; Test chips; Measuring material aspects, e.g. electro migration [EM]
- G01R31/2858—Measuring of material aspects, e.g. electro-migration [EM], hot carrier injection
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2853—Electrical testing of internal connections or -isolation, e.g. latch-up or chip-to-lead connections
Abstract
(57)【要約】
【課題】 被評価素子のエレクトロマイグレーション耐
量を高い精度で評価することのできる評価回路を提供す
る。 【解決手段】 トランスファーゲート４０、４１をオン
状態にし、被評価素子１の端部と外部測定端子１３、１
４を電気的に接続した状態で、被評価素子１の抵抗等を
求める。次に、被評価素子１にＡＣ負荷電流を流す負荷
試験においては、トランスファーゲート４０、４１をオ
フ状態にし、被評価素子１の端部と外部測定端子１３、
１４を電気的に分離するので、外部測定端子の寄生容量
は負荷電流に影響を及ぼさず、従って、負荷電流の波形
なまりを低減する。負荷試験終了後に、トランスファー
ゲート４０、４１をオン状態にして、被評価素子１の端
部と外部測定端子１３、１４を再び電気的に接続し、こ
のときに求めた抵抗等と、事前に求めた抵抗等とを比較
することにより、被評価素子１の劣化の度合いを調べ
る。
量を高い精度で評価することのできる評価回路を提供す
る。 【解決手段】 トランスファーゲート４０、４１をオン
状態にし、被評価素子１の端部と外部測定端子１３、１
４を電気的に接続した状態で、被評価素子１の抵抗等を
求める。次に、被評価素子１にＡＣ負荷電流を流す負荷
試験においては、トランスファーゲート４０、４１をオ
フ状態にし、被評価素子１の端部と外部測定端子１３、
１４を電気的に分離するので、外部測定端子の寄生容量
は負荷電流に影響を及ぼさず、従って、負荷電流の波形
なまりを低減する。負荷試験終了後に、トランスファー
ゲート４０、４１をオン状態にして、被評価素子１の端
部と外部測定端子１３、１４を再び電気的に接続し、こ
のときに求めた抵抗等と、事前に求めた抵抗等とを比較
することにより、被評価素子１の劣化の度合いを調べ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、エレクトロマイグ
レーション評価回路に関する。
レーション評価回路に関する。
【０００２】
【従来の技術】半導体集積回路の試験装置として、集積
回路の金属配線などの被評価素子のエレクトロマイグレ
ーション耐量を評価するための回路が種々提案されてい
る。エレクトロマイグレーションは、導体を流れる電子
と金属イオンとの運動量交換により、金属原子が移動す
る現象である。この現象が半導体集積回路の金属配線な
どに生じると、金属配線の断線不良等の原因となる。
回路の金属配線などの被評価素子のエレクトロマイグレ
ーション耐量を評価するための回路が種々提案されてい
る。エレクトロマイグレーションは、導体を流れる電子
と金属イオンとの運動量交換により、金属原子が移動す
る現象である。この現象が半導体集積回路の金属配線な
どに生じると、金属配線の断線不良等の原因となる。
【０００３】被評価素子のエレクトロマイグレーション
耐量を調べる試験では、被評価素子を劣化させるために
被評価素子にストレスとなる負荷電流を流し、負荷電流
通電の前と後の、被評価素子の物理的特性、例えば、抵
抗等を比較することにより、エレクトロマイグレーショ
ン耐量を評価する。負荷電流として、ＤＣ（直流）、一
方向ＡＣパルス電流、および、双方向ＡＣパルス電流を
用いる方法がある。
耐量を調べる試験では、被評価素子を劣化させるために
被評価素子にストレスとなる負荷電流を流し、負荷電流
通電の前と後の、被評価素子の物理的特性、例えば、抵
抗等を比較することにより、エレクトロマイグレーショ
ン耐量を評価する。負荷電流として、ＤＣ（直流）、一
方向ＡＣパルス電流、および、双方向ＡＣパルス電流を
用いる方法がある。
【０００４】双方向ＡＣパルス電流を用いて負荷試験を
実施するエレクトロマイグレーション評価回路が、特開
平１１−２６５３５号公報に開示されている。図４は、
上記公報に開示されたエレクトロマイグレーション評価
回路の構成を示す構成図である。
実施するエレクトロマイグレーション評価回路が、特開
平１１−２６５３５号公報に開示されている。図４は、
上記公報に開示されたエレクトロマイグレーション評価
回路の構成を示す構成図である。
【０００５】図４に示すエレクトロマイグレーション評
価回路の動作を説明する。パルスジェネレータ１０によ
り生成され、バッファ１１で波形整形されたパルス電圧
が、ハイレベルの期間には、トランジスタ２がオン状態
になる。一方、インバータ１２でレベル反転された出力
電圧は、ローレベルになるので、トランジスタ５がオン
状態になる。その結果、被評価素子１に、負荷電流がノ
ードＡからノードＢに向かって流れる。一方、パルスジ
ェネレータ１０の出力電圧がローレベルの期間には、ト
ランジスタ３とトランジスタ４がオン状態になるので、
被評価素子１に負荷電流がノードＢからノードＡに向か
って流れる。これらの動作の反復により、被評価素子１
には、双方向の負荷電流が流れる。
価回路の動作を説明する。パルスジェネレータ１０によ
り生成され、バッファ１１で波形整形されたパルス電圧
が、ハイレベルの期間には、トランジスタ２がオン状態
になる。一方、インバータ１２でレベル反転された出力
電圧は、ローレベルになるので、トランジスタ５がオン
状態になる。その結果、被評価素子１に、負荷電流がノ
ードＡからノードＢに向かって流れる。一方、パルスジ
ェネレータ１０の出力電圧がローレベルの期間には、ト
ランジスタ３とトランジスタ４がオン状態になるので、
被評価素子１に負荷電流がノードＢからノードＡに向か
って流れる。これらの動作の反復により、被評価素子１
には、双方向の負荷電流が流れる。
【０００６】また、上記公報は、負荷電流の電流密度を
可変とする回路を開示している。図５は、電流密度を可
変とするエレクトロマイグレーション評価回路の構成を
示す。図５に示す回路では、トランジスタ２に対して並
列にトランジスタ１５および１６が接続される。同様
に、トランジスタ３、４および５に対して並列に、トラ
ンジスタが２個ずつ接続される。
可変とする回路を開示している。図５は、電流密度を可
変とするエレクトロマイグレーション評価回路の構成を
示す。図５に示す回路では、トランジスタ２に対して並
列にトランジスタ１５および１６が接続される。同様
に、トランジスタ３、４および５に対して並列に、トラ
ンジスタが２個ずつ接続される。
【０００７】この回路の動作は、図４に示す回路の動作
と基本的には同一である。ただし、この回路では、並列
に接続された３個のトランジスタのうち同時にオンする
トランジスタの数を、外部制御信号２３〜２８により制
御することができる。図４および図５に示す全てのトラ
ンジスタが同一のものであれば、図５に示す回路では、
図４に示す回路における負荷電流の電流密度の２倍また
は３倍の電流密度を生成することができる。エレクトロ
マイグレーションは、電流密度に比例して発生しやすく
なるので、図５に示す回路において、電流密度を大きく
すればエレクトロマイグレーション耐量を評価しやすく
なる。
と基本的には同一である。ただし、この回路では、並列
に接続された３個のトランジスタのうち同時にオンする
トランジスタの数を、外部制御信号２３〜２８により制
御することができる。図４および図５に示す全てのトラ
ンジスタが同一のものであれば、図５に示す回路では、
図４に示す回路における負荷電流の電流密度の２倍また
は３倍の電流密度を生成することができる。エレクトロ
マイグレーションは、電流密度に比例して発生しやすく
なるので、図５に示す回路において、電流密度を大きく
すればエレクトロマイグレーション耐量を評価しやすく
なる。
【０００８】上述の回路はいずれも、被評価素子１の両
端が、外部測定端子１３、１４に接続されている。被評
価素子１に負荷電流を流す負荷試験を実施する前と後
に、外部測定端子１３、１４の間の抵抗等を測定し、測
定値を比較することにより、被評価素子１の劣化の度合
いを求めて、被評価素子１のエレクトロマイグレーショ
ン耐量を評価する。
端が、外部測定端子１３、１４に接続されている。被評
価素子１に負荷電流を流す負荷試験を実施する前と後
に、外部測定端子１３、１４の間の抵抗等を測定し、測
定値を比較することにより、被評価素子１の劣化の度合
いを求めて、被評価素子１のエレクトロマイグレーショ
ン耐量を評価する。
【０００９】
【発明が解決しようとする課題】被評価素子にストレス
となる負荷電流の波形は、本来、図２（ａ）に示すパル
ス電圧の波形と同一の矩形でなければならない。ところ
が、被評価素子１と外部測定端子１３、１４が接続され
ているため、外部測定端子１３、１４に存在する数十ｐ
Ｆ程度の寄生容量が、放電または充電することにより、
負荷電流に図２（ｂ）に示すように、波形なまりを生じ
させる。波形なまりが生じると、負荷電流の電流密度が
小さくなり、電流密度の基準値が満たされなくなる。さ
らに、極端な場合には、負荷電流の周波数が、発振周波
数に追従できなくなってしまう。結果として、負荷試験
の精度が低くなってしまう。
となる負荷電流の波形は、本来、図２（ａ）に示すパル
ス電圧の波形と同一の矩形でなければならない。ところ
が、被評価素子１と外部測定端子１３、１４が接続され
ているため、外部測定端子１３、１４に存在する数十ｐ
Ｆ程度の寄生容量が、放電または充電することにより、
負荷電流に図２（ｂ）に示すように、波形なまりを生じ
させる。波形なまりが生じると、負荷電流の電流密度が
小さくなり、電流密度の基準値が満たされなくなる。さ
らに、極端な場合には、負荷電流の周波数が、発振周波
数に追従できなくなってしまう。結果として、負荷試験
の精度が低くなってしまう。
【００１０】本発明は、上記実情に鑑みて成されたもの
であり、エレクトロマイグレーション耐量を評価するた
めの負荷試験において、負荷電流の波形なまりを低減す
るエレクトロマイグレーション評価回路を提供すること
を目的とする。また、本発明は、エレクトロマイグレー
ション耐量を正確に測定することが可能なエレクトロマ
イグレーション評価回路を提供することを他の目的とす
る。
であり、エレクトロマイグレーション耐量を評価するた
めの負荷試験において、負荷電流の波形なまりを低減す
るエレクトロマイグレーション評価回路を提供すること
を目的とする。また、本発明は、エレクトロマイグレー
ション耐量を正確に測定することが可能なエレクトロマ
イグレーション評価回路を提供することを他の目的とす
る。
【００１１】
【課題を解決するための手段】上記目的を達成するた
め、本発明の第１の観点に係るエレクトロマイグレーシ
ョン評価回路は、被評価素子のエレクトロマイグレーシ
ョン耐量を評価するための回路であって、被評価素子の
両端に接続された外部測定端子と、負荷電流を前記被評
価素子に流す電流供給手段と、制御信号に応答して、前
記被評価素子と前記外部測定端子とを電気的に接続し又
は分離する接続・分離手段と、を備えることを特徴とす
る。
め、本発明の第１の観点に係るエレクトロマイグレーシ
ョン評価回路は、被評価素子のエレクトロマイグレーシ
ョン耐量を評価するための回路であって、被評価素子の
両端に接続された外部測定端子と、負荷電流を前記被評
価素子に流す電流供給手段と、制御信号に応答して、前
記被評価素子と前記外部測定端子とを電気的に接続し又
は分離する接続・分離手段と、を備えることを特徴とす
る。
【００１２】上記構成によれば、被評価素子に負荷電流
を供給している間に、外部測定端子の寄生容量が負荷電
流に影響を及ぼさないように、外部測定端子と被評価素
子との間を電気的に分離することができる。一方、外部
測定端子と被評価素子との間を電気的に接続して、外部
から被評価素子の物理的特性を測定することも可能であ
る。従って、簡単な構成で、寄生容量の影響を受けず
に、被評価素子のエレクトロマイグレーション耐量を測
定することができる。
を供給している間に、外部測定端子の寄生容量が負荷電
流に影響を及ぼさないように、外部測定端子と被評価素
子との間を電気的に分離することができる。一方、外部
測定端子と被評価素子との間を電気的に接続して、外部
から被評価素子の物理的特性を測定することも可能であ
る。従って、簡単な構成で、寄生容量の影響を受けず
に、被評価素子のエレクトロマイグレーション耐量を測
定することができる。
【００１３】従って、例えば、前記接続・分離手段は、
前記制御信号の信号レベルに従って、前記電流供給手段
が負荷電流を前記被評価素子に供給している期間は、前
記被評価素子と前記外部測定端子とを電気的に分離し、
前記被評価素子の物理的特性を測定する際には、前記被
評価素子と前記外部測定端子とを電気的に接続する。
前記制御信号の信号レベルに従って、前記電流供給手段
が負荷電流を前記被評価素子に供給している期間は、前
記被評価素子と前記外部測定端子とを電気的に分離し、
前記被評価素子の物理的特性を測定する際には、前記被
評価素子と前記外部測定端子とを電気的に接続する。
【００１４】前記接続・分離手段は、例えば、電流路が
前記被評価素子と前記外部測定端子との間に接続され、
制御端に前記制御信号が印加されたトランスファーゲー
トから構成される。
前記被評価素子と前記外部測定端子との間に接続され、
制御端に前記制御信号が印加されたトランスファーゲー
トから構成される。
【００１５】前記電流供給手段は、例えば、パルス信号
を生成するパルスジェネレータと、前記パルス信号の波
形を整形する波形整形回路と、前記被評価素子の両端に
接続され、前記パルスジェネレータと前記波形整形回路
との出力信号に応答して、前記被評価素子に交流電流を
供給するトランジスタ回路と、から構成される。
を生成するパルスジェネレータと、前記パルス信号の波
形を整形する波形整形回路と、前記被評価素子の両端に
接続され、前記パルスジェネレータと前記波形整形回路
との出力信号に応答して、前記被評価素子に交流電流を
供給するトランジスタ回路と、から構成される。
【００１６】
【発明の実施の形態】本発明の実施の形態にかかるエレ
クトロマイグレーション評価回路について、以下図面を
参照して説明する。
クトロマイグレーション評価回路について、以下図面を
参照して説明する。
【００１７】（第１の実施の形態）図１は、本発明の第
１の実施形態に係るエレクトロマイグレーション評価回
路の構成を示す構成図である。図１に示すエレクトロマ
イグレーション評価回路の各構成部分は、例えば、同一
の基板上に形成される。
１の実施形態に係るエレクトロマイグレーション評価回
路の構成を示す構成図である。図１に示すエレクトロマ
イグレーション評価回路の各構成部分は、例えば、同一
の基板上に形成される。
【００１８】被評価素子１は、半導体集積回路の基板上
の金属配線から構成される。被評価素子１は、図１に示
すように、トランジスタ２、４を連結するノードＡと、
トランジスタ３、５を連結するノードＢの間に接続され
る。
の金属配線から構成される。被評価素子１は、図１に示
すように、トランジスタ２、４を連結するノードＡと、
トランジスタ３、５を連結するノードＢの間に接続され
る。
【００１９】トランジスタ２と４及び３と５は、それぞ
れ、電流路が直列に接続されて、電源６と接地電源８の
間に配置されている。トランジスタ２、３はＰチャネル
ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effec
t Transistor)から構成され、トランジスタ４、５はＮ
チャネルＭＯＳＦＥＴから構成される。
れ、電流路が直列に接続されて、電源６と接地電源８の
間に配置されている。トランジスタ２、３はＰチャネル
ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effec
t Transistor)から構成され、トランジスタ４、５はＮ
チャネルＭＯＳＦＥＴから構成される。
【００２０】パルスジェネレータ１０は、例えば、ＰＬ
Ｌ回路(Phase-Locked Loop Circuit)やリングオシレー
タなどから構成され、トランジスタ２〜５の各ゲートに
印加するパルス電圧を出力する。このパルス電圧の出力
は、被評価素子１に流す負荷電流の周波数に等しい。パ
ルスジェネレータ１０の出力電圧の波形の一例を図２
（ａ）に示す。
Ｌ回路(Phase-Locked Loop Circuit)やリングオシレー
タなどから構成され、トランジスタ２〜５の各ゲートに
印加するパルス電圧を出力する。このパルス電圧の出力
は、被評価素子１に流す負荷電流の周波数に等しい。パ
ルスジェネレータ１０の出力電圧の波形の一例を図２
（ａ）に示す。
【００２１】バッファ１１は、パルスジェネレータ１０
の出力パルスの電圧波形を整形し、トランジスタ２、４
の各ゲートに電圧を印加する。また、インバータ１２
は、バッファ１１の出力パルスをレベル反転し、トラン
ジスタ３、５の各ゲートに電圧を印加する。
の出力パルスの電圧波形を整形し、トランジスタ２、４
の各ゲートに電圧を印加する。また、インバータ１２
は、バッファ１１の出力パルスをレベル反転し、トラン
ジスタ３、５の各ゲートに電圧を印加する。
【００２２】被評価素子１の両端には、トランスファゲ
ート４０、４１を介して、外部測定端子１３、１４が接
続されている。外部測定端子１３、１４は、負荷試験の
前後で、被評価素子１の抵抗値を測定するために使用さ
れる。具体的には、外部測定端子１３、１４は、外部測
定装置のプローブが接続され、このプローブを介して、
該被評価素子１の抵抗値が測定される。
ート４０、４１を介して、外部測定端子１３、１４が接
続されている。外部測定端子１３、１４は、負荷試験の
前後で、被評価素子１の抵抗値を測定するために使用さ
れる。具体的には、外部測定端子１３、１４は、外部測
定装置のプローブが接続され、このプローブを介して、
該被評価素子１の抵抗値が測定される。
【００２３】トランスファーゲート４０、４１は、それ
ぞれＭＯＳＦＥＴ等から構成される。トランスファーゲ
ート４０の電流路は、トランジスタ２、４を連結するノ
ードＡと外部測定端子１３との間に設置される。また、
トランスファーゲート４１の電流路は、トランジスタ
３、５を連結するノードＢと外部測定端子１４との間に
設置される。
ぞれＭＯＳＦＥＴ等から構成される。トランスファーゲ
ート４０の電流路は、トランジスタ２、４を連結するノ
ードＡと外部測定端子１３との間に設置される。また、
トランスファーゲート４１の電流路は、トランジスタ
３、５を連結するノードＢと外部測定端子１４との間に
設置される。
【００２４】トランスファーゲート４０、４１の制御端
には制御信号Ｓ１が印加され、オン／オフを、制御信号
Ｓ１により制御される。トランスファーゲート４０、４
１がオン状態のときには、被評価素子１と外部測定端子
１３、１４は電気的に接続され、オフ状態のときには、
被評価素子１と外部測定端子１３、１４は電気的に分離
される。なお、トランスファーゲート４０、４１のオン
抵抗の値は、被評価素子１の抵抗値の１％以下にする。
には制御信号Ｓ１が印加され、オン／オフを、制御信号
Ｓ１により制御される。トランスファーゲート４０、４
１がオン状態のときには、被評価素子１と外部測定端子
１３、１４は電気的に接続され、オフ状態のときには、
被評価素子１と外部測定端子１３、１４は電気的に分離
される。なお、トランスファーゲート４０、４１のオン
抵抗の値は、被評価素子１の抵抗値の１％以下にする。
【００２５】次に、図１に示すエレクトロマイグレーシ
ョン評価回路の動作を説明する。
ョン評価回路の動作を説明する。
【００２６】まず、被評価素子１の初期抵抗値を測定す
るために、制御信号Ｓ１をアクティブレベルにして、ト
ランスファーゲート４０、４１をオン状態にし、被評価
素子１と外部測定端子１３、１４とを電気的に接続す
る。そして、外部測定端子１３、１４に、外部測定装置
のプローブを接続し、被評価素子１に測定用の電流を流
し、この時の外部測定端子１３、１４の電位差を測定す
ることにより、被評価素子１の抵抗値を求める。この測
定値は、被評価素子１の抵抗値だけではなく、トランス
ファーゲート４０、４１のオン抵抗値も含む。しかし、
トランスファーゲート４０、４１のオン抵抗を被評価素
子１の抵抗値の１％以下に設定するので、測定誤差を無
視できる範囲内に抑えることができる。
るために、制御信号Ｓ１をアクティブレベルにして、ト
ランスファーゲート４０、４１をオン状態にし、被評価
素子１と外部測定端子１３、１４とを電気的に接続す
る。そして、外部測定端子１３、１４に、外部測定装置
のプローブを接続し、被評価素子１に測定用の電流を流
し、この時の外部測定端子１３、１４の電位差を測定す
ることにより、被評価素子１の抵抗値を求める。この測
定値は、被評価素子１の抵抗値だけではなく、トランス
ファーゲート４０、４１のオン抵抗値も含む。しかし、
トランスファーゲート４０、４１のオン抵抗を被評価素
子１の抵抗値の１％以下に設定するので、測定誤差を無
視できる範囲内に抑えることができる。
【００２７】次に、負荷試験を実施するために、制御信
号Ｓ１をノンアクティブレベルにして、トランスファー
ゲート４０、４１をオフ状態にし、被評価素子１と外部
測定端子１３、１４とを電気的に分離する。パルスジェ
ネレータ１０に、ＡＣパルス電圧を所定期間出力させ
る。バッファ１１は、ＡＣパルス電圧の波形を整形し、
トランジスタ２、４の各ゲートに印加する。また、イン
バータ１２は、バッファ１１の出力電圧をレベル反転
し、トランジスタ３、５のゲートに印加する。
号Ｓ１をノンアクティブレベルにして、トランスファー
ゲート４０、４１をオフ状態にし、被評価素子１と外部
測定端子１３、１４とを電気的に分離する。パルスジェ
ネレータ１０に、ＡＣパルス電圧を所定期間出力させ
る。バッファ１１は、ＡＣパルス電圧の波形を整形し、
トランジスタ２、４の各ゲートに印加する。また、イン
バータ１２は、バッファ１１の出力電圧をレベル反転
し、トランジスタ３、５のゲートに印加する。
【００２８】バッファ１１の出力電圧がハイレベルの期
間では、トランジスタ２、５がオンし、電源６からノー
ドＡ、Ｂを経て接地電源８へ至る電流経路が形成され、
被評価素子１にノードＡからノードＢに向かう電流が流
れる。また、バッファ１１の出力電圧がローレベルの期
間では、トランジスタ３、４がオンし、電源６からノー
ドＢ、Ａを経て接地電源８へ至る電流経路が形成され、
被評価素子１にノードＢからノードＡに向かう電流が流
れる。
間では、トランジスタ２、５がオンし、電源６からノー
ドＡ、Ｂを経て接地電源８へ至る電流経路が形成され、
被評価素子１にノードＡからノードＢに向かう電流が流
れる。また、バッファ１１の出力電圧がローレベルの期
間では、トランジスタ３、４がオンし、電源６からノー
ドＢ、Ａを経て接地電源８へ至る電流経路が形成され、
被評価素子１にノードＢからノードＡに向かう電流が流
れる。
【００２９】トランジスタ２〜５は、各ゲートに印加さ
れたパルス電圧に応答して、オン／オフをそれぞれ反復
し、被評価素子１には、ＡＣ負荷電流が供給される。こ
の間、被評価素子１と外部測定端子１３、１４とを電気
的に分離している。従って、外部測定端子の寄生容量が
負荷電流に影響を及ぼすことがない。従って、負荷電流
は、図２（ｂ）に示すような波形なまりを生じずに、図
２（ａ）に示すようなパルスジェネレータ１０の出力電
圧と同形の矩形波を維持することができる。
れたパルス電圧に応答して、オン／オフをそれぞれ反復
し、被評価素子１には、ＡＣ負荷電流が供給される。こ
の間、被評価素子１と外部測定端子１３、１４とを電気
的に分離している。従って、外部測定端子の寄生容量が
負荷電流に影響を及ぼすことがない。従って、負荷電流
は、図２（ｂ）に示すような波形なまりを生じずに、図
２（ａ）に示すようなパルスジェネレータ１０の出力電
圧と同形の矩形波を維持することができる。
【００３０】一定期間、被評価素子に１に負荷電流を供
給すると、パルスジェネレータ１０を停止させ、トラン
ジスタ２〜５を全てオフさせ、負荷試験を終了する。
給すると、パルスジェネレータ１０を停止させ、トラン
ジスタ２〜５を全てオフさせ、負荷試験を終了する。
【００３１】次に、負荷試験後の被評価素子１の抵抗値
を、初期抵抗値を測定した時と同様の手法で、測定す
る。この抵抗値と、負荷試験を実施する前に求めた初期
抵抗値とを比較して、被評価素子１の劣化の度合いを調
べることにより、被評価素子のエレクトロマイグレーシ
ョン耐量を評価する。
を、初期抵抗値を測定した時と同様の手法で、測定す
る。この抵抗値と、負荷試験を実施する前に求めた初期
抵抗値とを比較して、被評価素子１の劣化の度合いを調
べることにより、被評価素子のエレクトロマイグレーシ
ョン耐量を評価する。
【００３２】（第２の実施の形態）図１に示すエレクト
ロマイグレーション評価回路では、被評価素子１の抵抗
値の測定値が、トランスファゲートの抵抗値を含み、測
定精度が若干低い。このような問題を解決することがで
きるエレクトロマイグレーション評価回路の構成例を図
３を参照して説明する。このエレクトロマイグレーショ
ン評価回路の構成は、第１の実施形態の回路の構成と基
本的に同一であるが、その構成要素に加えて、以下に述
べるトランジスタ４２、４３と、ゲート回路４７、４８
を有する。
ロマイグレーション評価回路では、被評価素子１の抵抗
値の測定値が、トランスファゲートの抵抗値を含み、測
定精度が若干低い。このような問題を解決することがで
きるエレクトロマイグレーション評価回路の構成例を図
３を参照して説明する。このエレクトロマイグレーショ
ン評価回路の構成は、第１の実施形態の回路の構成と基
本的に同一であるが、その構成要素に加えて、以下に述
べるトランジスタ４２、４３と、ゲート回路４７、４８
を有する。
【００３３】トランジスタ４２は、ＮチャネルＭＯＳＦ
ＥＴから構成され、ソースが接地電源８に接続され、ド
レインが被評価素子１とトランスファーゲート４０を連
結するノードＣに接続されている。また、ゲートには、
制御信号Ｓ１をインバータ４６で反転させた信号が供給
される。トランジスタ４３は、ＰチャネルＭＯＳＦＥＴ
から構成され、ソースが電源６に接続され、ドレインが
被評価素子１とトランスファーゲート４１を連結するノ
ードＤに接続されている。また、ゲートには、制御信号
Ｓ１が供給される。
ＥＴから構成され、ソースが接地電源８に接続され、ド
レインが被評価素子１とトランスファーゲート４０を連
結するノードＣに接続されている。また、ゲートには、
制御信号Ｓ１をインバータ４６で反転させた信号が供給
される。トランジスタ４３は、ＰチャネルＭＯＳＦＥＴ
から構成され、ソースが電源６に接続され、ドレインが
被評価素子１とトランスファーゲート４１を連結するノ
ードＤに接続されている。また、ゲートには、制御信号
Ｓ１が供給される。
【００３４】ゲート回路４７、４８は、ともに、NAND回
路と、NOR回路と、インバータから構成される。ゲート
回路４７は、バッファ１１の出力信号と入力制御信号Ｓ
２とを受け、入力制御信号Ｓ２がハイレベルの時に、ト
ランジスタ２と４のゲートにバッファ１１の出力信号の
反転信号を印加し、入力制御信号Ｓ２がローレベルの時
に、トランジスタ２のゲートにハイレベル、トランジス
タ４のゲートにローレベルの信号を印加する。ゲート回
路４８は、インバータ１２の出力と入力制御信号Ｓ３と
を受け、入力制御信号Ｓ３がハイレベルの時に、トラン
ジスタ３と５のゲートにバッファ１１の出力信号を印加
し、入力制御信号Ｓ３がローレベルの時に、トランジス
タ３のゲートにハイレベル、トランジスタ５のゲートに
ローレベルの信号を印加する。
路と、NOR回路と、インバータから構成される。ゲート
回路４７は、バッファ１１の出力信号と入力制御信号Ｓ
２とを受け、入力制御信号Ｓ２がハイレベルの時に、ト
ランジスタ２と４のゲートにバッファ１１の出力信号の
反転信号を印加し、入力制御信号Ｓ２がローレベルの時
に、トランジスタ２のゲートにハイレベル、トランジス
タ４のゲートにローレベルの信号を印加する。ゲート回
路４８は、インバータ１２の出力と入力制御信号Ｓ３と
を受け、入力制御信号Ｓ３がハイレベルの時に、トラン
ジスタ３と５のゲートにバッファ１１の出力信号を印加
し、入力制御信号Ｓ３がローレベルの時に、トランジス
タ３のゲートにハイレベル、トランジスタ５のゲートに
ローレベルの信号を印加する。
【００３５】次に、この発明の第２の実施形態のエレク
トロマイグレーション評価回路の動作を説明する。
トロマイグレーション評価回路の動作を説明する。
【００３６】まず、被評価素子１の抵抗値を測定するた
めに、制御信号Ｓ１をアクティブレベルにして、トラン
スファーゲート４０、４１をオン状態にし、被評価素子
１と外部測定端子１３、１４とを電気的に接続する。制
御信号Ｓ１は、トランジスタ４２、４３もオン状態にす
る。その結果、電源６からノードＤ、被評価素子１、ノ
ードＣを経て接地電源８へ至る経路に電流が流れる。こ
の電流が流れているときに、外部測定端子１３、１４
に、例えば、外部測定装置のプローブを接続し、外部測
定端子１３、１４の電位差を測定する。
めに、制御信号Ｓ１をアクティブレベルにして、トラン
スファーゲート４０、４１をオン状態にし、被評価素子
１と外部測定端子１３、１４とを電気的に接続する。制
御信号Ｓ１は、トランジスタ４２、４３もオン状態にす
る。その結果、電源６からノードＤ、被評価素子１、ノ
ードＣを経て接地電源８へ至る経路に電流が流れる。こ
の電流が流れているときに、外部測定端子１３、１４
に、例えば、外部測定装置のプローブを接続し、外部測
定端子１３、１４の電位差を測定する。
【００３７】次に、負荷試験を実施するため、制御信号
Ｓ１をノンアクティブレベルにして、トランスファーゲ
ート４０、４１をオフ状態にし、被評価素子１と外部測
定端子１３、１４とを電気的に分離する。なお、制御信
号Ｓ１がノンアクティブレベルのときには、トランジス
タ４２、４３もオフ状態になる。
Ｓ１をノンアクティブレベルにして、トランスファーゲ
ート４０、４１をオフ状態にし、被評価素子１と外部測
定端子１３、１４とを電気的に分離する。なお、制御信
号Ｓ１がノンアクティブレベルのときには、トランジス
タ４２、４３もオフ状態になる。
【００３８】また、制御信号Ｓ２、Ｓ３をともにハイレ
ベルにして、ゲート回路４７、４８をアクティブ状態に
する。ゲート回路４７、４８は、バッファ１１の出力す
るパルス電圧がハイレベルであれば、トランジスタ３、
４をオン状態にし、トランジスタ２、５をオフ状態にす
る。その結果、トランジスタ３、４は、電源６からノー
ドＢ、Ａを経て接地電源８へ至る電流経路を形成し、被
評価素子１には、ノードＢからＡに向かう方向に負荷電
流が流れる。
ベルにして、ゲート回路４７、４８をアクティブ状態に
する。ゲート回路４７、４８は、バッファ１１の出力す
るパルス電圧がハイレベルであれば、トランジスタ３、
４をオン状態にし、トランジスタ２、５をオフ状態にす
る。その結果、トランジスタ３、４は、電源６からノー
ドＢ、Ａを経て接地電源８へ至る電流経路を形成し、被
評価素子１には、ノードＢからＡに向かう方向に負荷電
流が流れる。
【００３９】また、ゲート回路４７、４８は、バッファ
１１の出力するパルス電圧がローレベルであれば、トラ
ンジスタ２、５をオン状態にし、トランジスタ３、４を
オフ状態にする。その結果、トランジスタ２、５は、電
源６からノードＡ、Ｂを経て接地電源８へ至る電流経路
を形成し、被評価素子１には、ノードＡからＢに向かう
方向に負荷電流が流れる。ゲート回路４７、４８が、バ
ッファ１１の出力及びインバータ１２の出力に応答し
て、上述の動作を反復することにより、被評価素子１に
は、ＡＣ負荷電流が供給される。
１１の出力するパルス電圧がローレベルであれば、トラ
ンジスタ２、５をオン状態にし、トランジスタ３、４を
オフ状態にする。その結果、トランジスタ２、５は、電
源６からノードＡ、Ｂを経て接地電源８へ至る電流経路
を形成し、被評価素子１には、ノードＡからＢに向かう
方向に負荷電流が流れる。ゲート回路４７、４８が、バ
ッファ１１の出力及びインバータ１２の出力に応答し
て、上述の動作を反復することにより、被評価素子１に
は、ＡＣ負荷電流が供給される。
【００４０】一定期間、被評価素子１に負荷電流を供給
すると、パルスジェネレータ１０を停止させ、制御信号
Ｓ２、Ｓ３をともにノンアクティブレベルにして、トラ
ンジスタ２〜５を全てオフさせ、負荷試験を終了する。
すると、パルスジェネレータ１０を停止させ、制御信号
Ｓ２、Ｓ３をともにノンアクティブレベルにして、トラ
ンジスタ２〜５を全てオフさせ、負荷試験を終了する。
【００４１】次に、被評価素子１の物理的特性を測定す
る。このために、制御信号Ｓ１をアクティブレベルにし
て、トランスファーゲート４０、４１、トランジスタ４
２、４３をオン状態にする。これにより、電源６からノ
ードＤ、被評価素子１、ノードＣを経て接地電源８へ至
る経路に電流が流れる。この状態で、外部測定端子１
３、１４の電位差を測定する。
る。このために、制御信号Ｓ１をアクティブレベルにし
て、トランスファーゲート４０、４１、トランジスタ４
２、４３をオン状態にする。これにより、電源６からノ
ードＤ、被評価素子１、ノードＣを経て接地電源８へ至
る経路に電流が流れる。この状態で、外部測定端子１
３、１４の電位差を測定する。
【００４２】負荷試験の実施前後に測定した電位差を比
較することにより、被評価素子１の抵抗値の変化を求め
て、劣化の度合いを調べることにより、被評価素子のエ
レクトロマイグレーション耐量を評価する。
較することにより、被評価素子１の抵抗値の変化を求め
て、劣化の度合いを調べることにより、被評価素子のエ
レクトロマイグレーション耐量を評価する。
【００４３】本実施形態の回路では、上述のように、負
荷試験を実施する際に、被評価素子１と外部測定端子１
３、１４を分離しているので、外部測定端子の寄生容量
が負荷電流に影響を及ぼすことがない。従って、負荷電
流は、波形なまりを生じずに、パルスジェネレータ１０
の出力電圧と同形の矩形波を維持することができる。
荷試験を実施する際に、被評価素子１と外部測定端子１
３、１４を分離しているので、外部測定端子の寄生容量
が負荷電流に影響を及ぼすことがない。従って、負荷電
流は、波形なまりを生じずに、パルスジェネレータ１０
の出力電圧と同形の矩形波を維持することができる。
【００４４】また、外部測定端子１３、１４の電位差を
測定する際には、電源６からノードＤ、被評価素子１、
ノードＣを経て接地電源８へ至る経路にだけ電流が流
れ、ノードＣと外部測定端子１３との間及びノードＤと
外部測定端子１４との間には電流が流れない。従って、
トランスファーゲート４０、４１のオン抵抗による電圧
降下は生じない。従って、図３のマイグレーション評価
回路では、第１の実施形態の回路と比べて、被評価素子
１の抵抗値の変化を精度良く測定することができ、トラ
ンスファーゲート４０、４１のディメンジョンを小さく
できる。なお、負荷試験の前後での抵抗値等の変化を検
出しやすくするために、被評価素子と同程度の抵抗値を
有する抵抗を、測定用の電流が流れる位置、例えば、ト
ランジスタ４３とノードＤの間に接続してもよい。
測定する際には、電源６からノードＤ、被評価素子１、
ノードＣを経て接地電源８へ至る経路にだけ電流が流
れ、ノードＣと外部測定端子１３との間及びノードＤと
外部測定端子１４との間には電流が流れない。従って、
トランスファーゲート４０、４１のオン抵抗による電圧
降下は生じない。従って、図３のマイグレーション評価
回路では、第１の実施形態の回路と比べて、被評価素子
１の抵抗値の変化を精度良く測定することができ、トラ
ンスファーゲート４０、４１のディメンジョンを小さく
できる。なお、負荷試験の前後での抵抗値等の変化を検
出しやすくするために、被評価素子と同程度の抵抗値を
有する抵抗を、測定用の電流が流れる位置、例えば、ト
ランジスタ４３とノードＤの間に接続してもよい。
【００４５】なお、この発明は上記実施の形態に限定さ
れず、様々な変形及び応用が可能である。例えば、外部
からの制御信号を受けて、制御信号Ｓ１〜Ｓ３、さら
に、パルスジェネレータ１０をオン・オフさせる信号を
生成する回路を評価回路内に組み込んでもよい。
れず、様々な変形及び応用が可能である。例えば、外部
からの制御信号を受けて、制御信号Ｓ１〜Ｓ３、さら
に、パルスジェネレータ１０をオン・オフさせる信号を
生成する回路を評価回路内に組み込んでもよい。
【００４６】
【発明の効果】以上説明したように、本発明によれば、
高い精度で被評価素子のエレクトロマイグレーション耐
量を評価することができる。
高い精度で被評価素子のエレクトロマイグレーション耐
量を評価することができる。
【図１】本発明の第１の実施形態のエレクトロマイグレ
ーション評価回路の構成を示す構成図である。
ーション評価回路の構成を示す構成図である。
【図２】（ａ）パルスジェネレータの出力電圧波形の一
例である。 （ｂ）被評価素子に流れる負荷電流の波形なまりの一例
である。
例である。 （ｂ）被評価素子に流れる負荷電流の波形なまりの一例
である。
【図３】本発明の第２の実施形態のエレクトロマイグレ
ーション評価回路の構成を示す構成図である。
ーション評価回路の構成を示す構成図である。
【図４】従来のエレクトロマイグレーション評価回路の
構成を示す構成図である。
構成を示す構成図である。
【図５】電流密度可変のエレクトロマイグレーション評
価回路の構成を示す構成図である。
価回路の構成を示す構成図である。
１ 被評価素子 ２〜５ トランジスタ ６ 電源 ８ 接地電源 １０ パルスジェネレータ １１ バッファ １２ インバータ １３、１４ 外部測定端子 ４０、４１ トランスファーゲート ４２、４３ トランジスタ ４６ インバータ ４７、４８ ゲート回路
Claims (4)
- 【請求項１】被評価素子のエレクトロマイグレーション
耐量を評価するための回路であって、 被評価素子の両端に接続された外部測定端子と、 負荷電流を前記被評価素子に流す電流供給手段と、 制御信号に応答して、前記被評価素子と前記外部測定端
子とを電気的に接続し又は分離する接続・分離手段と、 を備えることを特徴とするエレクトロマイグレーション
評価回路。 - 【請求項２】前記接続・分離手段は、前記制御信号の信
号レベルに従って、前記電流供給手段が負荷電流を前記
被評価素子に供給している期間は、前記被評価素子と前
記外部測定端子とを電気的に分離し、前記被評価素子の
物理的特性を測定する際には、前記被評価素子と前記外
部測定端子とを電気的に接続する、 ことを特徴とする請求項１に記載のエレクトロマイグレ
ーション評価回路。 - 【請求項３】前記接続・分離手段は、電流路が、前記被
評価素子と前記外部測定端子との間に接続され、制御端
に前記制御信号が印加されるトランスファーゲートから
構成されている、ことを特徴とする請求項１又は２に記
載のエレクトロマイグレーション評価回路。 - 【請求項４】前記電流供給手段は、 パルス信号を生成するパルスジェネレータと、 前記パルス信号の波形を整形する波形整形回路と、 前記被評価素子の両端に接続され、前記パルスジェネレ
ータと前記波形整形回路との出力信号を受けて、前記被
評価素子に交流電流を供給するトランジスタ回路と、 を備えることを特徴とする請求項１、２又は３に記載の
エレクトロマイグレーション評価回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000211660A JP2002026099A (ja) | 2000-07-12 | 2000-07-12 | エレクトロマイグレーション評価回路 |
| US09/902,841 US6614251B2 (en) | 2000-07-12 | 2001-07-11 | Electromigration evaluation circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000211660A JP2002026099A (ja) | 2000-07-12 | 2000-07-12 | エレクトロマイグレーション評価回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002026099A true JP2002026099A (ja) | 2002-01-25 |
Family
ID=18707724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000211660A Withdrawn JP2002026099A (ja) | 2000-07-12 | 2000-07-12 | エレクトロマイグレーション評価回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6614251B2 (ja) |
| JP (1) | JP2002026099A (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6819124B1 (en) * | 2001-09-02 | 2004-11-16 | Arizona Board Or Regents | Detection of electromigration in integrated circuits |
| TWI221908B (en) * | 2002-06-25 | 2004-10-11 | Infineon Technologies Ag | Electromigration test apparatus and an electromigration test method |
| US7339390B2 (en) * | 2005-05-31 | 2008-03-04 | International Business Machines Corporation | Systems and methods for controlling of electro-migration |
| US7394273B2 (en) * | 2006-01-18 | 2008-07-01 | International Business Machines Corporation | On-chip electromigration monitoring system |
| US7518355B2 (en) * | 2007-03-30 | 2009-04-14 | Intel Corporation | Package level voltage sensing of a power gated die |
| US7840916B2 (en) * | 2007-11-19 | 2010-11-23 | International Business Machines Corporation | Structure for on-chip electromigration monitoring system |
| US7602205B2 (en) * | 2008-02-19 | 2009-10-13 | Qualitau, Inc. | Electromigration tester for high capacity and high current |
| US8159814B2 (en) * | 2009-01-19 | 2012-04-17 | International Business Machines Corporation | Method of operating transistors and structures thereof for improved reliability and lifetime |
| FR2964749A1 (fr) * | 2010-09-14 | 2012-03-16 | St Microelectronics Sa | Procede et dispositif de mesure de fiabilite d'un circuit integre |
| US8917104B2 (en) * | 2011-08-31 | 2014-12-23 | International Business Machines Corporation | Analyzing EM performance during IC manufacturing |
| US8890556B2 (en) | 2011-10-26 | 2014-11-18 | International Business Machines Corporation | Real-time on-chip EM performance monitoring |
| US10634714B2 (en) * | 2016-02-23 | 2020-04-28 | Intel Corporation | Apparatus and method for monitoring and predicting reliability of an integrated circuit |
| US10161994B2 (en) | 2016-06-14 | 2018-12-25 | Formfactor Beaverton, Inc. | Systems and methods for electrically testing electromigration in an electromigration test structure |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2978845B2 (ja) | 1997-07-08 | 1999-11-15 | 九州日本電気株式会社 | エレクトロマイグレーション評価回路 |
| US6320391B1 (en) * | 1998-05-08 | 2001-11-20 | Advanced Micro Devices, Inc. | Interconnection device for low and high current stress electromigration and correlation study |
| US6249137B1 (en) * | 1999-10-14 | 2001-06-19 | Qualitau, Inc. | Circuit and method for pulsed reliability testing |
-
2000
- 2000-07-12 JP JP2000211660A patent/JP2002026099A/ja not_active Withdrawn
-
2001
- 2001-07-11 US US09/902,841 patent/US6614251B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20020005731A1 (en) | 2002-01-17 |
| US6614251B2 (en) | 2003-09-02 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20040324 |