JP2004047864A

JP2004047864A - 半導体装置

Info

Publication number: JP2004047864A
Application number: JP2002205270A
Authority: JP
Inventors: Masaharu Yamamoto; 山本　正治; Hirosuke Komyoji; 光明寺　博介; Tatsu Yasuda; 安田　達; Mikiro Ishikawa; 石川　幹郎; Katsuya Sofue; 祖父江　功弥
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2002-07-15
Filing date: 2002-07-15
Publication date: 2004-02-12
Anticipated expiration: 2022-07-15
Also published as: JP3945641B2

Abstract

【課題】入出力パッドの数を圧縮しながら、電流リーク試験を行って、試験コストの低減を図り得る半導体装置を提供する。
【解決手段】入出力パッド１ａ〜１ｄは、テストモード信号ＴＭに基づいて導通するスイッチ回路１３ａ〜１３ｄを介して共通の試験用配線１４ａ，１４ｂに接続して、動作試験時に入出力パッド数を圧縮可能とする。そして、隣り合う入出力パッド１ａ〜１ｄを、スイッチ回路１３ａ〜１３ｄを介してそれぞれ別個の試験用配線１４ａ，１４ｂに接続する。
【選択図】　　　　図１

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体装置の動作試験を行うためのテスト回路に関するものである。
【０００２】
近年の半導体装置は、その入出力ピンの多ピン化がますます進んでいる。このような半導体装置の動作試験を行う際、その試験時間の短縮を図るために、ピン数の圧縮技術が採用されている。その圧縮技術は、複数のピンのうち１本のみを測定可能状態とし、他のピンを非測定状態とし、測定ピンにデータを入出力すれば非測定ピンに対する試験も同時に行われるようにした技術である。そして、このような圧縮技術を電流リーク試験にも使用して、試験コストの低減を図ることが必要となっている。
【０００３】
【従来の技術】
図１０は、入出力ピンの圧縮技術を使用したテスト回路の従来例を示す。各入出力パッド１ａ〜１ｄは、スイッチ回路２ａ〜２ｄを介して共通の試験用配線３に接続される。
【０００４】
各スイッチ回路２ａ〜２ｄには動作試験時にテストモード信号ＴＭが入力され、そのテスト信号ＴＭにより各スイッチ回路２ａ〜２ｄが同時に閉路されて導通状態となる。すると、各入出力パッド１ａ〜１ｄが試験用配線３に対し並列に接続される。
【０００５】
この状態で、例えば入出力ピンを介して入出力パッド１ａに試験用入力信号が入力され、その試験用入力信号が試験用配線３を介して内部回路に入力されて、所定の動作試験が行われる。
【０００６】
このような動作により、入出力パッド１ｂ，１ｃ，１ｄには試験用入力信号を入力することなく、内部回路の動作試験が可能である。従って、動作試験時に入出力パッドの数、すなわち入出力パッドに接続するピンの数の圧縮が可能となる。
【０００７】
通常動作時には、テストモード信号ＴＭの入力がオフされて、各スイッチ回路２ａ〜２ｄが同時に開路され、各入出力パッド１ａ〜１ｄと試験用配線３との接続が遮断される。
【０００８】
そして、各入出力パッド１ａ〜１ｄはそれぞれ通常配線（図示しない）を介して内部回路に接続され、信号の入出力が行われる。
【０００９】
【発明が解決しようとする課題】
上記のように構成されたテスト回路では、動作試験時に各入出力パッド１ａ〜１ｄを共通の試験用配線３に接続するので、各入出力パッド１ａ〜１ｄと試験用配線３との間を接続する配線はすべて同電位となる。
【００１０】
すると、この状態では隣接するパッド間でのリーク電流の有無を検出することはできない。
各入出力パッド１ａ〜１ｄ間でのリーク電流の有無を検出する場合には、各スイッチ回路２ａ〜２ｄを不導通とした状態で、隣接するパッドに異なる電圧を印加して、両パッド間に流れる電流を検出する必要がある。
【００１１】
すると、上記のように入出力パッドの数を圧縮した状態でリーク電流を検出することはできず、隣接するすべてのパッド間に異なる電圧を順次供給する必要がある。
【００１２】
従って、リーク試験を行うための試験時間が増大するとともに、入出力パッドの数を圧縮した動作試験とは異なる試験治具が必要となるため、試験コストが増大するという問題点がある。
【００１３】
この発明の目的は、入出力パッドの数を圧縮しながら、電流リーク試験を行って、試験コストの低減を図り得る半導体装置を提供することにある。
【００１４】
【課題を解決するための手段】
図１は、本発明の原理説明図である。すなわち、入出力パッド１ａ〜１ｄは、テストモード信号ＴＭに基づいて導通するスイッチ回路１３ａ〜１３ｄを介して共通の試験用配線１４ａ，１４ｂに接続して、動作試験時に入出力パッド数を圧縮可能とする。そして、隣り合う入出力パッド１ａ〜１ｄを、前記スイッチ回路１３ａ〜１３ｄを介してそれぞれ別個の試験用配線１４ａ，１４ｂに接続する。
【００１５】
【発明の実施の形態】
（第一の実施の形態）
以下、この発明を具体化した第一の実施の形態を図２に従って説明する。入出力パッド１ａ〜１ｄには、それぞれ入力バッファ回路１１ａ〜１１ｄの入力端子が接続される。そして、外部から入出力パッド１ａ〜１ｄに入力される入力信号が入力バッファ回路１１ａ〜１１ｄを介して内部回路に入力される。
【００１６】
また、各入出力パッド１ａ〜１ｄにはそれぞれ出力バッファ回路１２ａ〜１２ｄの出力端子が接続され、内部回路から各出力バッファ回路１２ａ〜１２ｄを介して入出力パッド１ａ〜１ｄに出力信号が出力される。
【００１７】
前記入出力パッド１ａ〜１ｄのうち、１つおきの入出力パッド１ａ，１ｃは、スイッチ回路１３ａ，１３ｃを介して試験用配線１４ａに接続され、同じく１つおきの入出力パッド１ｂ，１ｄは、スイッチ回路１３ｂ，１３ｄを介して試験用配線１４ｂに接続されている。
【００１８】
前記スイッチ回路１３ａ〜１３ｄには、動作試験時にＨレベルとなるテストモード信号ＴＭと、そのテストモード信号ＴＭをインバータ回路１７ａで反転させたテストモード信号ＴＭバーとが入力される。前記テストモード信号ＴＭは、動作試験時に内部回路から出力される。
【００１９】
前記スイッチ回路１３ａ〜１３ｄは、図３に示す転送ゲート１５で構成され、その転送ゲート１５の入力端子ＳＮ１〜ＳＮ４に前記テストモード信号ＴＭが入力され、入力端子ＳＰ１〜ＳＰ４に前記テストモード信号ＴＭバーが入力される。
【００２０】
従って、テストモード信号ＴＭがＨレベルとなると、テストモード信号ＴＭバーがＬレベルとなって、転送ゲート１５がオン状態となるため、各スイッチ回路１３ａ〜１３ｄが同時に導通するようになっている。
【００２１】
上記のように構成されたテスト回路では、動作試験時にはテストモード信号ＴＭ，ＴＭバーにより入出力パッド１ａ，１ｃが短絡された状態となり、入出力パッド１ｂ，１ｄが短絡された状態となる。また、隣り合う入出力パッド１ａ，１ｃ及び同１ｂ，１ｄは、短絡されない状態となる。
【００２２】
この状態では、入出力パッド１ａ，１ｂに試験用入力信号を入力すれば、入出力パッド１ｃ，１ｄに試験用入力信号を入力することなく、入出力パッド１ｃ，１ｄに試験用入力信号を入力した状態と同等の試験を行うことができる。従って、動作試験時には４つの入出力パッド１ａ〜１ｄが２つの入出力パッド１ａ，１ｂに圧縮される。
【００２３】
また、電流リーク試験時には、各スイッチ回路１３ａ〜１３ｄを導通させた状態で、試験装置から入出力パッド１ａ，１ｂ間に異なる電圧を印加する。
すると、入出力パッド１ａ，１ｂが短絡状態にあると、入出力パッド１ａ，１ｂ間にリーク電流が流れるため、試験装置でそのリーク電流を検出することにより、入出力パッド１ａ，１ｂ間での短絡の有無が検出される。
【００２４】
同様に、入出力パッド１ｃ，１ｄが短絡状態にあると、入出力パッド１ａ，１ｂ間にリーク電流が流れるため、試験装置でそのリーク電流を検出することにより、入出力パッド１ｃ，１ｄ間での短絡の有無が検出される。
【００２５】
通常動作時には、テストモード信号ＴＭがＬレベルとなり、テストモード信号ＴＭバーがＨレベルとなるため、各スイッチ回路１３ａ〜１３ｄが不導通となる。すると、各入出力パッド１ａ〜１ｄと試験用配線１４ａ，１４ｂとの接続が遮断される。そして、各入出力パッド１ａ〜１ｄはそれぞれ通常配線（図示しない）を介して内部回路に接続され、信号の入出力が行われる。
【００２６】
上記のように構成されたテスト回路では、次に示す作用効果を得ることができる。
（１）動作試験時には、入出力パッド数を圧縮することができるので、入出力パッドに接続するピンの数を圧縮することができ、同測数すなわち同時に試験し得るパッド数を増大させることができる。従って、試験時間の短縮を図ることができる。
（２）入出力パッド数を圧縮した状態で電流リーク試験を行うことができるので、その他の動作試験と共通の治具を使用して電流リーク試験を行うことができる。
（３）電流リーク試験と、その他の動作試験とを共通の治具を使用して行うことができるので、試験コストを低減することができる。
（第二の実施の形態）
図４は、第二の実施の形態を示す。この実施の形態は、動作試験時にテストモード信号ＴＭを試験装置からテストモード設定用パッド１６を介して入力する構成としたものである。
【００２７】
前記テストモード設定用パッド１６には、高抵抗値の抵抗Ｒ１を介して基板電位ＶＢＢが供給されている。その他の構成は、前記第一の実施の形態と同様である。
【００２８】
このように構成されたテスト回路では、動作試験時にテストモード設定用パッド１６にＨレベルのテストモード信号ＴＭが入力されると、各スイッチ回路１３ａ〜１３ｄが導通する。
【００２９】
すると、第一の実施の形態と同様な動作試験及び電流リーク試験を行うことができる。
また、Ｈレベルのテストモード信号ＴＭが入力されない通常動作時には、テストモード設定用パッド１６は抵抗Ｒ１により基板電位ＶＢＢレベル、すなわちＬレベルとなる。すると、スイッチ回路１３ａ〜１３ｄが不導通となり、各入出力パッド１ａ〜１ｄと試験用配線１４ａ，１４ｂとの接続が遮断される。そして、各入出力パッド１ａ〜１ｄはそれぞれ通常配線（図示しない）を介して内部回路に接続され、信号の入出力が行われる。
【００３０】
上記のように構成されたテスト回路では、前記第一の実施の形態と同様な作用効果を得ることができるとともに、テストモード信号ＴＭを試験装置から供給することができる。
（第三の実施の形態）
図５は、第三の実施の形態を示す。この実施の形態は、第二の実施の形態のテストモード設定用パッド１６が抵抗Ｒ２を介して電源Ｖｃｃに接続される。また、テストモード信号ＴＭが各スイッチ回路１３ａ〜１３ｄの入力端子ＳＰ１〜ＳＰ４に入力され、テストモード信号ＴＭをインバータ回路１７ｂで反転させたテストモード信号ＴＭバーが各スイッチ回路１３ａ〜１３ｄの入力端子ＳＮ１〜ＳＮ４に入力される。その他の構成は、前記第二の実施の形態と同様である。
【００３１】
このようなテスト回路では、動作試験時には試験装置からテストモード設定用パッド１６にＬレベルのテストモード信号ＴＭが入力される。すると、各スイッチ回路１３ａ〜１３ｄが導通状態となり、第一の実施の形態と同様な動作試験及び電流リーク試験を行うことができる。
【００３２】
また、Ｌレベルのテストモード信号ＴＭが入力されない通常動作時には、テストモード設定用パッド１６は抵抗Ｒ２により電源Ｖｃｃレベル、すなわちＨレベルとなる。すると、スイッチ回路１３ａ〜１３ｄが不導通となり、各入出力パッド１ａ〜１ｄと試験用配線１４ａ，１４ｂとの接続が遮断される。そして、各入出力パッド１ａ〜１ｄはそれぞれ通常配線（図示しない）を介して内部回路に接続され、信号の入出力が行われる。
【００３３】
上記のように構成されたテスト回路では、前記第二の実施の形態と同様な作用効果を得ることができる。
（第四の実施の形態）
図６は、第四の実施の形態を示す。この実施の形態は、テストモード信号ＴＭをテストモード信号生成回路１８で生成する構成としたものである。
【００３４】
テストモード信号生成回路１８は、ＮチャネルＭＯＳトランジスタ１９のドレインが抵抗Ｒ３及びヒューズ２０ａを介して電源Ｖｃｃに接続される。前記トランジスタ１９のソースは、抵抗Ｒ４を介して基板電位ＶＢＢに接続されるとともに、ヒューズ２０ｃを介して基板電位ＶＢＢに接続される。
【００３５】
前記トランジスタ１９のゲートは、同トランジスタ１９のドレインに接続されるとともに、ヒューズ２０ｂを介して同トランジスタ１９のソースに接続される。そして、前記トランジスタ１９のソースからテストモード信号ＴＭが出力される。その他の構成は、前記第一の実施の形態と同様である。
【００３６】
上記のように構成されたテスト回路では、動作試験時にヒューズ２０ｂ，２０ｃを切断する。すると、トランジスタ１９がオンされて、そのソース電位すなわちテストモード信号ＴＭの電位が上昇する。このとき、テストモード信号ＴＭがＨレベルとなるように、抵抗Ｒ３，Ｒ４の抵抗値が設定される。
【００３７】
この状態では、スイッチ回路１３ａ〜１３ｄが導通状態となり、第一の実施の形態と同様な動作試験及び電流リーク試験を行うことができる。
動作試験の終了後は、さらにヒューズ２０ａを切断する。すると、トランジスタ１９はオフされ、テストモード信号ＴＭは基板電位ＶＢＢレベル、すなわちＬレベルとなる。
【００３８】
この状態では、スイッチ回路１３ａ〜１３ｄが不導通となり、各入出力パッド１ａ〜１ｄと試験用配線１４ａ，１４ｂとの接続が遮断される。そして、各入出力パッド１ａ〜１ｄはそれぞれ通常配線を介して内部回路に接続され、信号の入出力が行われる。
【００３９】
上記のように構成されたテスト回路では、前記第一の実施の形態と同様な作用効果を得ることができるとともに、ヒューズ２０ａ〜２０ｃを選択して切断することにより、テストモードあるいは通常動作を選択することができる。
（第五の実施の形態）
図７は、第五の実施の形態を示す。この実施の形態は、前記第一の実施の形態の試験用配線１４ａに電位設定手段としてインバータ回路１７ｃの入力端子を接続し、そのインバータ回路１７ｃの出力端子を試験用配線１４ｂに接続したものである。その他の構成は、前記第一の実施の形態と同様である。
【００４０】
このような構成により、試験用配線１４ａ，１４ｂの一方をＨレベル他方をＬレベルとする場合、入出力パッド１ａにのみ試験用入力信号を入力すればよい。従って、動作試験時の入出力パッド数を第一の実施の形態に比して、さらに圧縮することができる。
【００４１】
また、電流リーク試験時には、試験装置から入出力パッド１ａに例えばＨレベルの信号を入力することにより、試験用配線１４ａ，１４ｂ間に所定の電位差が生成される。
【００４２】
この状態で、隣り合う入出力パッド間で電流リークが発生すると、試験装置から入出力パッド１ａを介してテスト回路にリーク電流が流れ込むため、その電流を検出することにより隣り合うパッド間での短絡を検出することができる。
【００４３】
また、入出力パッド１ａにＬレベルの信号を入力したときには、隣り合う入出力パッド間で電流リークが発生すると、テスト回路から入出力パッド１ａを介して試験装置にリーク電流が流入するため、その電流を検出することにより隣り合うパッド間での短絡を検出することができる。
【００４４】
上記のように構成されたテスト回路では、前記第一の実施の形態と同様な作用効果を得ることができるとともに、電流リーク試験時には一つの入出力パッドにＨレベルあるいはＬレベルの信号を入力することにより、隣り合う入出力パッド間の短絡の有無を検出することができる。
（第六の実施の形態）
図８は第六の実施の形態を示す。この実施の形態は、試験用配線１４ｂを前記スイッチ回路１３ａ〜１３ｄと同様な構成のスイッチ回路１３ｅ（電位設定手段）を介してグランドＧＮＤに接続したものである。前記スイッチ回路１３ｅは、他のスイッチ回路１３ａ〜１３ｄと同様に、動作試験時にＨレベルのテストモード信号ＴＭに基づいて導通する。
【００４５】
このような構成により、動作試験時には、試験用配線１４ｂに低電位側電源であるグランドＧＮＤレベルが供給される。従って、試験用配線１４ａに接続される入出力パッドのいずれか一つに試験用入力信号を入力することにより、動作試験を行うことができるので、ピンを接続するパッド数を圧縮することができる。
【００４６】
また、電流リーク試験時には試験用配線１４ａに接続されるいずれか一つの入出力パッドにＨレベルの信号を入力することにより、隣り合う入出力パッド間の短絡の有無を検出することができる。
（第七の実施の形態）
図９は、第七の実施の形態を示す。この実施の形態は、試験用配線１４ｂをスイッチ回路１３ｆ（電位設定手段）を介して高電位側電源である電源Ｖｃｃに接続したものである。前記スイッチ回路１３ｆは、他のスイッチ回路１３ａ〜１３ｄと同様に、動作試験時にＨレベルのテストモード信号ＴＭに基づいて導通する。
【００４７】
このような構成により、動作試験時には、試験用配線１４ｂに電源Ｖｃｃレベルが供給される。従って、試験用配線１４ａに接続される入出力パッドのいずれか一つに試験用入力信号を入力することにより、動作試験を行うことができるので、ピンを接続するパッド数を圧縮することができる。
【００４８】
また、電流リーク試験時には試験用配線１４ａに接続されるいずれか一つの入出力パッドにＬレベルの信号を入力することにより、隣り合う入出力パッド間の短絡の有無を検出することができる。
【００４９】
上記実施の形態は、次に示すように変更することもできる。
・第一〜第四の実施の形態に示すテストモード信号をテスト回路に供給する構成と、第五〜第七の実施の形態の試験用配線に電位を供給する構成とをそれぞれ組み合わせてもよい。
・入出力パッドは、直線状に配列されたもの以外についても、隣接する入出力パッドに対し、上記実施の形態を採用してもよい。
（付記１）テストモード信号に基づいて導通するスイッチ回路を介して入出力パッドを共通の試験用配線に接続して、動作試験時に入出力パッド数を圧縮可能とした半導体装置であって、
隣り合う入出力パッドを、前記スイッチ回路を介してそれぞれ別個の試験用配線に接続したことを特徴とする半導体装置。
（付記２）テストモード信号に基づいて導通するスイッチ回路を介して入出力パッドを共通の試験用配線に接続して、動作試験時に入出力パッド数を圧縮可能とした半導体装置であって、
直線状に配置された複数の入出力パッドのうち、一つおきの入出力パッドを前記スイッチ回路を介して共通の試験用配線に接続したことを特徴とする半導体装置。
（付記３）前記スイッチ回路は、前記テストモード信号に基づいて導通する転送ゲートで構成したことを特徴とする付記１または２記載の半導体装置。
（付記４）前記テストモード信号は、動作試験時に内部回路から供給することを特徴とする付記１乃至３のいずれかに記載の半導体装置。
（付記５）前記テストモード信号は、テストモード設定用パッドからＨレベルの信号として入力し、該テストモード設定用パッドは、抵抗を介して低電位側電源に接続したことを特徴とする付記１乃至３のいずれかに記載の半導体装置。
（付記６）前記テストモード信号は、テストモード設定用パッドからＬレベルの信号として入力し、該テストモード設定用パッドは、抵抗を介して高電位側電源に接続したことを特徴とする付記１乃至３のいずれかに記載の半導体装置。
（付記７）前記テストモード信号は、テストモード信号生成回路で生成することを特徴とする付記１乃至３のいずれかに記載の半導体装置。
（付記８）前記テストモード信号生成回路は、ヒューズの切断により前記テストモード信号を生成することを特徴とする付記７記載の半導体装置。
（付記９）前記試験用配線には、電位設定手段を備えたことを特徴とする付記１乃至８のいずれかに記載の半導体装置。
（付記１０）前記電位設定手段は、一対の試験用配線をインバータ回路で接続して構成したことを特徴とする付記９記載の半導体装置。
（付記１１）前記電位設定手段は、前記テストモード信号に基づいて一対の試験用配線の一方を低電位側電源に接続するスイッチ回路で構成したことを特徴とする付記９記載の半導体装置。
（付記１２）前記電位設定手段は、前記テストモード信号に基づいて一対の試験用配線の一方を高電位側電源に接続するスイッチ回路で構成したことを特徴とする付記９記載の半導体装置。
【００５０】
【発明の効果】
以上詳述したように、この発明は入出力パッドの数を圧縮しながら、電流リーク試験を行って、試験コストの低減を図り得る半導体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の原理説明図図である。
【図２】第一の実施の形態を示す回路図である。
【図３】スイッチ回路を示す回路図である。
【図４】第二の実施の形態を示す回路図である。
【図５】第三の実施の形態を示す回路図である。
【図６】第四の実施の形態を示す回路図である。
【図７】第五の実施の形態を示す回路図である。
【図８】第六の実施の形態を示す回路図である。
【図９】第七の実施の形態を示す回路図である。
【図１０】従来例を示す回路図である。
【符号の説明】
１ａ〜１ｄ　　　　　入出力パッド
１３ａ〜１３ｄ　　　　スイッチ回路
１４ａ，１４ｂ　　　　試験用配線
ＴＭ　　　　　　　　テストモード信号

Claims

テストモード信号に基づいて導通するスイッチ回路を介して入出力パッドを共通の試験用配線に接続して、動作試験時に入出力パッド数を圧縮可能とした半導体装置であって、
隣り合う入出力パッドを、前記スイッチ回路を介してそれぞれ別個の試験用配線に接続したことを特徴とする半導体装置。
テストモード信号に基づいて導通するスイッチ回路を介して入出力パッドを共通の試験用配線に接続して、動作試験時に入出力パッド数を圧縮可能とした半導体装置であって、
直線状に配置された複数の入出力パッドのうち、一つおきの入出力パッドを前記スイッチ回路を介して共通の試験用配線に接続したことを特徴とする半導体装置。
前記スイッチ回路は、前記テストモード信号に基づいて導通する転送ゲートで構成したことを特徴とする請求項１または２記載の半導体装置。
前記テストモード信号は、動作試験時に内部回路から供給することを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
前記テストモード信号は、テストモード設定用パッドからＨレベルの信号として入力し、該テストモード設定用パッドは、抵抗を介して低電位側電源に接続したことを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
前記テストモード信号は、テストモード設定用パッドからＬレベルの信号として入力し、該テストモード設定用パッドは、抵抗を介して高電位側電源に接続したことを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
前記テストモード信号は、テストモード信号生成回路で生成することを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
前記テストモード信号生成回路は、ヒューズの切断により前記テストモード信号を生成することを特徴とする請求項７記載の半導体装置。
前記試験用配線には、電位設定手段を備えたことを特徴とする請求項１乃至８のいずれかに記載の半導体装置。
前記電位設定手段は、一対の試験用配線をインバータ回路で接続して構成したことを特徴とする請求項９記載の半導体装置。