CN109729752A - 绝缘栅型半导体器件驱动电路 - Google Patents

绝缘栅型半导体器件驱动电路 Download PDF

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Abstract

本发明提供一种绝缘栅型半导体器件驱动电路，用于提供驱动例如X相的绝缘栅型半导体器件即IGBT(1)的栅极的充放电电流，其包括：采用电流镜方式来驱动IGBT(1)的恒流生成部(11)、根据驱动信号将注入到IGBT(1)的栅极的电荷释放出的放电电路(13)、以及经由缓冲器(6)向放电电路(13)提供驱动信号并且经由电平移位电路(7)向PMOS晶体管(3)的栅极输入驱动信号从而切换绝缘栅型半导体器件的栅极的充电/放电的切换电路(12)。

Description

绝缘栅型半导体器件驱动电路
技术领域
本发明涉及对绝缘栅型半导体器件进行驱动的绝缘栅型半导体器件驱动电路，尤其涉及能够调整输出到多个绝缘栅型半导体器件的输出电流的偏差的绝缘栅型半导体器件驱动电路。
背景技术
图7是表示对X相、Y相、Z相各相所对应的绝缘栅型半导体器件(例如IGBT(绝缘栅形双极晶体管))进行驱动的绝缘栅型半导体器件驱动电路集成后得到的现有IC(集成电路)的芯片布局的图。图7中，在下部示出了X相、Y相、Z相的各输出焊盘作为输出焊盘，在上部示出了PGND(电源接地)的焊盘、VCC(电源电压)的焊盘作为输入焊盘。
图7中，由于IC的焊盘尺寸无法缩小，而且芯片面积无法增大，因此作为输入的VCC(电源电压)和PGND(电源接地)的焊盘都只设置了一个。
因此，在芯片布局的结构上，例如X相、Y相、Z相这三相各自到PGND(电源接地)焊盘的接地线的布线距离对于每一相都互不相同，因此，存在主要由各相的输入和输出的布线电阻(例如IC内的布线一般使用铝或铜)所产生的输出电流会产生差异(偏差)的问题。
另外，若对图7所示的芯片布局作进一步补充，则三相各自的驱动部的布局结构并不相同。因此，三相各自的驱动部的布局结构中与PGND(电源接地)焊盘相连的接地线和电源线的长度对于每一相是不同的。
对于图7所示的三相各自的驱动部的布局结构，若以一个PGND为基点，对到三相的各输出焊盘(OUTX、OUTY、OUTZ)的接地线的长度进行图示，则可得到图8。
其结果是，从图8所示的一个PGND焊盘经由公共布线(例如布线B)到三相的驱动部各自的低电平侧NMOS晶体管(N型场效应晶体管)的源极，再经由从各低电平侧NMOS晶体管的漏极到输出焊盘的布线(例如布线A)，由此，从一个PGND焊盘到三相各输出焊盘(OUTX、OUTY、OUTZ)的接地线的长度对于每一相都是不同的，因此基于各布线长度的电阻(布线电阻)也是不同的。
在图8所示的例子中，若粗略地计算一下从PGND到各相的各输出焊盘的布线电阻，则可以得到X相布线电阻＜Y相布线电阻＜Z相布线电阻，其中，Z相布线电阻最大。Y相布线电阻次之，X相布线电阻最小。
因此，即使三相的驱动部采用相同的设计，也会如图10所示地存在最终三相各自的输出电流特性无法一致(变相同)的问题。
图9A是表示三相各自(例如X相)以往的驱动部利用高电平侧的PMOS晶体管(P沟道MOS场效应晶体管)来对绝缘栅型半导体器件的栅极进行充电的方式的图。图9B是表示图9A所示的驱动部利用低电平侧的NMOS晶体管(N沟道MOS场效应晶体管)对绝缘栅型半导体器件的栅极电荷进行放电的方式的图。
使用图9A和图9B，对以往的驱动电路的驱动部(输出驱动器)的结构进行说明。以往的驱动部如图9A和图9B所示，为了对X相IGBT电路60进行恒流驱动，具有恒流电路58，其中，将2个PMOS晶体管54、55设置成电流镜的结构，构成电流镜输出部的PMOS晶体管55的漏极向IGBT57的栅极注入恒定电流从而驱动IGBT57。
恒流电路58内的2个PMOS晶体管(MP1、MP2)54、55形成电流镜。形成电流镜的MP1(54)、MP2(55)的源极与连接至未图示的电源电压Vcc的电源线连接，构成电流镜的输入部的MP1(54)的漏极与NMOS晶体管(MN1)52的漏极连接。
MP1(54)和MP2(55)的栅极与MP1(54)的漏极连接。
NMOS晶体管的MN1(52)的栅极与运算放大器(AMP1)51的输出连接。向AMP1(51)的同相输入端输入规定的基准电压V1。AMP1(52)的反相输入端与MN1(52)的源极连接。
而且，MN1(52)的源极与电阻R1(53)的一端连接，电阻R1(53)的另一端与连接至PGND焊盘的接地线(GND)连接。
在上述结构中，当设置于放电电路59的NMOS晶体管(MN2)56的栅极上的输入电压为低电平L时，电流镜的输入部流过规定的恒定电流，在电流镜的作用下，从次级侧的MP2(55)的漏极向X相IGBT57的栅极注入与流过输入部的电流大小成正比的电流(IOUTH)，X相IGBT57的栅极被充电，栅极电压超过阈值时，X相IGBT57将导通。流过电流镜的输入部的电流值通过适当地选择与MN1(52)的源极连接的电阻R1(53)的值来进行调整。
另一方面，在图9B中，当设置于低电平侧的N沟道场效应晶体管MN2(56)的栅极上的输入电压为高电平H时，放电电路59内的MN2(56)导通，沿与图9A所示的用于驱动IGBT的充电电流相反的方向流过放电电流(IOUTL)，该放电电流大于充电电流，因此IGBT57的栅极的电荷将被接地(GND)吸收。
以上仅对X相IGBT电路60的动作进行了说明，但对于其它的相，即Y相IGBT电路和Z相IGBT电路也是一样的，因此省略其说明。在这种情况下，图9A和图9B所示的由电源线和接地线的布线所产生的寄生电阻Rx1～Rx3对于各相互不相同，因此，即使在设计上采用相同的MOS尺寸(例如栅极宽度)，各相的输出电流也会产生图10所示的差异(偏差)。
图9A和图9B所示的电流镜方式中，将与连接运算放大器(AMP1)的初级侧PMOS晶体管54(MN1)的漏极中流过的电流大小成正比的电流，作为镜像效应下从次级侧PMOS晶体管55(MP2)的漏极流到X相IGBT57的栅极的驱动电流。
另外，电流镜的电流调整取决于连接至运算放大器输出的NMOS晶体管(MN1)的源极与PGND之间所连接的电阻(R1)的值。
这里，对图9A和图9B的说明进行补充，尽管输入到图9A和图9B的左部所示的运算放大器(AMP1)51的电压V1在三相各电路中是共用的，但由于图7的芯片内包含的生成驱动电压V1的电路(未图示)到三相各电路布局的布线距离并不相同，因此，生成驱动电压V1的电路(未图示)到PGND(电源接地)的线路和电源线上的电压降对于三相各电路布局都是互不相同的。即，由于具有不同的布线电阻，因此三相各电路的输出电流的大小产生偏差(差异)。
图10是表示以往三相单一IC输出驱动器的各相(X、Y、Z)输出电流波形图，是表示接受图7所示的各相(X、Y、Z)驱动部的输出的MOS的MOS尺寸(例如栅极宽度)与输出电流大小的关系图。由图10可知，在规定的MOS尺寸下，各相(X、Y、Z)的输出电流的大小为X相＞Y相＞Z相，X相、Y相、Z相之间并不一致(不相同)。
另外，在下述的专利文献1中公开了一种半导体装置，通过试验求出使并联连接的2个晶体管Q1、Q2的电流驱动能力相一致的栅极电压，将基于此得到的试验结果数据存储到存储器中，驱动电路将基于从存储器读取出的所述试验结果的数据而得到的电压施加到晶体管Q1、Q2的栅极，利用所施加的各栅极电压对上述晶体管Q1、Q2交替进行驱动。
现有技术文献
专利文献
专利文献1：日本专利特开2013－098243号公报(图3)
发明内容
发明所要解决的问题
在图9A和图9B所示的上述以往的电路结构例中，即使假设各相的驱动部的电路结构被设计成具有相同的性能，也会如图8所示地在三相各自到PGND的线路中存在不同的布线电阻，因此存在输出电流的大小产生偏差(差异)的问题。
另外，上述专利文献1记载的半导体装置中，驱动电路从存储器读取出存储在存储器内的试验结果的数据，且驱动电路将基于该数据的电压作为栅极电压直接施加到晶体管Q1、Q2的栅极(从驱动电路输出的电压直接成为栅极电压)，因此，当晶体管Q1、Q2处理大电流时，开关时的噪声将成为问题所在。
在噪声成为问题所在的情况下，需要设置用恒定电流对大电容晶体管的栅极进行充放电的电路，因此当充电电流和放电电流不一致而非栅极电压时，将无法消除噪声的问题。
因此，本发明的目的在于提供一种能够通过PROM校正来调整输出到多个绝缘栅型半导体器件的栅极的输出电流偏差的绝缘栅型半导体器件驱动电路。
解决技术问题所采用的技术方案
为了解决上述问题，本发明的绝缘栅型半导体器件驱动电路的第一种方式为：该绝缘栅型半导体器件驱动电路向绝缘栅型半导体器件的栅极提供驱动电流以使所述绝缘栅型半导体器件进行动作，
包括：恒流生成部，该恒流生成部具有源极与电源线连接且构成电流镜的第一晶体管和第二晶体管、与成为所述电流镜的输入部的所述第一晶体管的漏极连接且通过对参考值调整电阻施加基准电压来生成恒定电流的恒流电路、及调整所述参考值调整电阻的电阻值的电阻值校正电路，该恒流生成部将成为所述电流镜的输出部的所述第二晶体管的漏极与所述绝缘栅型半导体器件的栅极连接；以及
放电电路，该放电电路通过向第三晶体管的栅极输入驱动信号，将注入到所述绝缘栅型半导体器件的栅极的电流释放出，
所述放电电路利用MOS尺寸校正电路对所述第三晶体管的MOS尺寸进行校正，调整从所述绝缘栅型半导体器件的栅极经由所述第三晶体管的漏极-源极流入接地线的电流量。
在上述记载的绝缘栅型半导体器件驱动电路中，
所述电阻值校正电路具有将多个由MOS晶体管和调整电阻构成的并联电路串联连接而形成的串联电路，向多个所述并联电路的MOS晶体管各自的栅极输入从PROM输出的信号，使所述MOS晶体管导通/截止，将由此得到的所述串联电路的合成电阻作为所述参考值调整电阻。
在上述记载的绝缘栅型半导体器件驱动电路中，
所述电阻值校正电路具有将多个由MOS晶体管和调整电阻构成的串联电路并联连接而形成的并联电路，向多个所述串联电路的所述MOS晶体管各自的栅极输入从PROM输出的信号，使所述MOS晶体管导通/截止，将由此得到的所述并联电路的合成电阻作为所述参考值调整电阻。
为了解决上述问题，本发明的绝缘栅型半导体器件驱动电路的第二种方式为：该绝缘栅型半导体器件驱动电路向绝缘栅型半导体器件的栅极提供驱动电流以使所述绝缘栅型半导体器件进行动作，
包括：恒流生成部，该恒流生成部具有源极与电源线连接且构成电流镜电路的第一晶体管和第二晶体管、与成为所述电流镜电路的输入部的所述第一晶体管的漏极连接且通过对参考电阻施加基准电压来生成恒定电流的恒流电路、及调整所述基准电压的基准电压调整电路，该恒流生成部将成为所述电流镜的输出部的所述第二晶体管的漏极与所述绝缘栅型半导体器件的栅极连接；以及
放电电路，该放电电路通过向第三晶体管的栅极输入驱动信号，将注入到所述绝缘栅型半导体器件的栅极的电流释放出，
所述基准电压调整电路具备D/A转换器，向该D/A转换器输入从PROM输出的信号，并将该D/A转换器的输出作为所述基准电压，
所述放电电路利用MOS尺寸校正电路对所述第三晶体管的MOS尺寸进行校正，调整经由所述第三晶体管的漏极-源极流入接地线的电流量。
在上述第一或第二种方式的绝缘栅型半导体器件驱动电路中，
所述第三晶体管由并联连接的多个MOS晶体管构成，
所述MOS尺寸校正电路具有分别连接至所述多个MOS晶体管的栅极的选择电路，
所述选择电路根据从EPROM输出的信号，选择所述驱动信号和使所述MOS晶体管截止的信号中的任一个并输入到MOS晶体管的栅极。
在上述第一或第二种方式的绝缘栅型半导体器件驱动电路中，
所述第二晶体管也设有MOS尺寸校正电路。
在上述记载的绝缘栅型半导体器件驱动电路中，
所述MOS尺寸校正电路使根据从PROM输出的信号选择的多个MOS晶体管并联连接而形成所述第二晶体管。
在上述记载的任一种绝缘栅型半导体器件驱动电路中，
具有与多个绝缘栅型半导体器件分别对应的多个所述恒流生成部和多个所述放电电路，所述的多个所述恒流生成部和多个所述放电电路与公共的电源线和公共的接地线连接。
在上述记载的任一种绝缘栅型半导体器件驱动电路中，
具备连接在构成所述电流镜电路的第一晶体管及第二晶体管的栅极与所述电源线之间的第四晶体管，
并具有经由电平移位电路将所述驱动信号输入到所述第四晶体管的栅极的切换电路。
在上述记载的任一种绝缘栅型半导体器件驱动电路中，
所述绝缘栅型半导体器件是IGBT。
发明效果
根据本发明，即使多个输出电流产生偏差，也能根据偏差的量进行PROM校正，从而能使功率模块产品的多个输出电流的驱动特性均一，能够实现稳定的开关特性。
附图说明
图1是表示本发明的实施方式1的绝缘栅型半导体器件驱动电路的驱动部结构的图。
图2是表示图1所示的参考电阻校正电路的结构例1的图。
图3是表示图1所示的参考电阻校正电路的结构例2的图。
图4是表示本发明的实施方式2的绝缘栅型半导体器件驱动电路的驱动部结构的图。
图5是表示本发明的实施方式1和2的绝缘栅型半导体器件驱动电路中设置的MOS尺寸校正电路的结构例的图。
图6是表示本发明的实施方式的绝缘栅型半导体器件驱动电路的输出电流特性的图。
图7是表示以往的绝缘栅型半导体器件驱动电路的三相单一IC输出驱动器的芯片布局的图。
图8是表示以往的绝缘栅型半导体器件驱动电路的三相单一IC驱动器内含的布线电阻图像的图。
图9A表示以往的绝缘栅型半导体器件驱动电路的驱动部利用高电位侧PMOS晶体管来驱动的方式的图。
图9B是表示图9A所示的驱动部利用低电平侧NMOS晶体管来进行驱动的方式的图。
图10是表示以往的实施方式的绝缘栅型半导体器件驱动电路的输出电流特性的图。
具体实施方式
以下，对本发明的实施方式进行详细说明。
[实施方式1]
图1是表示本发明的实施方式1的绝缘栅型半导体器件驱动电路的驱动部结构的图。
本实施方式的绝缘栅型半导体器件驱动电路提供用于对三相各自的绝缘栅型半导体器件(例如IGBT(Insulated Gate Bipolar Transistor：绝缘栅双极型晶体管))的栅极进行驱动的充放电电流。图1示出了绝缘栅型半导体器件驱动电路中的一个相(例如X相)的结构，其具备：采用电流镜方式来驱动IGBT1的恒流生成部11、根据驱动信号将注入到IGBT1的栅极的电荷释放出的放电电路13以及经由缓冲器6向放电电路13提供驱动信号并经由电平移位电路7向PMOS晶体管3的栅极输入驱动信号从而切换绝缘栅型半导体器件的栅极的充电/放电的切换电路12。
图1中，绝缘栅型半导体器件驱动电路设有采用电流镜方式来对例如X相绝缘栅型半导体器件即IGBT1的栅极进行恒流驱动(充电)的恒流生成部11。
恒流生成部11具有形成电流镜的2个P沟道场效应晶体管(PMOS)2、4。
PMOS晶体管2、PMOS晶体管4的源极与连接至电源电压Vcc的电源线相连，PMOS晶体管4的漏极与NMOS晶体管8的漏极连接。
PMOS晶体管4和PMOS晶体管2的栅极与PMOS晶体管4的漏极连接。
PMOS晶体管3的源极与连接至电源电压Vcc的电源线相连，其漏极与PMOS晶体管2、4的栅极连接，其栅极与电平移位电路7的输出相连。驱动信号被输入到电平移位电路7的输入端和缓冲器6。
电平移位电路7用于调整输入到PMOS晶体管3的栅极的电压。缓冲器6的输出被输入至放电电路13内的NMOS晶体管5的栅极，通过导通NMOS晶体管5，IGBT1的栅极与连接至PGND(电源接地)焊盘的接地线(GND)相连。
PMOS晶体管4的漏极与NMOS晶体管8的漏极相连接，NMOS晶体管8的栅极与运算放大器9的输出连接。在驱动电路内部设定的基准电压VREF被输入到运算放大器9的同相输入端。运算放大器9的反相输入端与NMOS晶体管8的源极连接。
NMOS晶体管8的源极与参考值调整电阻Rref(10)的一端连接，参考值调整电阻Rref(10)的另一端与接地线(GND)连接。
将运算放大器9的2个输入端虚拟短路，则参考值调整电阻Rref(10)的一端的电位成为基准电压VREF，因此在参考值调整电阻Rref(10)中流过基准电压VREF与接地线之间的电压差所对应的电流，该电流流入电流镜的输入部即PMOS晶体管2的漏极。
上述参考值调整电阻Rref(10)由例如图2或图3所示的参考电阻校正电路来实现。对此将在后文中叙述。
在上述结构中，设置于放电电路13的NMOS晶体管5的栅极上的输入电压为低电平L时，若电流镜的输入部即PMOS晶体管2的漏极上有规定的恒定电流I0流过，则PMOS晶体管3截止，因此，从电流镜的输出部即PMOS晶体管2的漏极向X相IGBT1的栅极流过与恒定电流I0的大小成正比的电流(OUT)，该电流注入X相IGBT1的栅极，当被充电的IGBT1的栅极电压超过阈值时，X相IGBT1导通。
另一方面，设置于放电电路13的NMOS晶体管5的栅极上的输入电压为高电平H时，放电电路13内的NMOS晶体管5将导通，上述为了驱动IGBT1而注入到栅极的电流成为相反方向的电流，从IGBT1的栅极流向接地线(GND)进行放电。此时，PMOS晶体管3导通，PMOS晶体管2、4的栅极-源极间电压变为零，因此电流镜不再输出电流。
通过在规定的定时重复上述动作，从而使X相IGBT1导通/截止。
图2是表示图1所示的参考电阻校正电路100的结构例1的图。图2中，参考值调整电阻Rref(10)通过如下方式进行校正：将从EPROM(Erasable Programmalbe Read OnlyMemory：可擦除可编程只读存储器(下同))20得到的输出输入到MOS晶体管T1～Tm的栅极，使MOS晶体管T1～Tm导通/截止，从而调整连接在MOS晶体管T1～Tm的漏极-源极间的调整用电阻R1～Rm的失效性/有效性，以此来达到参考电阻的理想值。即，将晶体管Ti(i＝1～m)导通，使与之对应的调整用电阻Ri的两端短路，从而使调整用电阻Ri失效，若将晶体管Ti截止，则调整用电阻Ri的两端没有短路，从而调整用电阻Ri是有效的。
图3是表示图1所示的参考电阻校正电路100的结构例2的图。图2中，参考值调整电阻Rref(10)通过以下方式来校正：将从EPROM20得到的输出输入到MOS晶体管T1～Tn的栅极，使MOS晶体管T1～Tn导通/截止，从而调整连接在MOS晶体管T1～Tm的源极-接地线(GND)之间的调整用电阻R1～Rm的有效性/失效性，以此来达到参考电阻的理想值。即，将晶体管Ti(i＝1～m)截止，与之对应的调整用电阻Ri被切断，从而使调整用电阻Ri失效，若将晶体管Ti导通，则调整用电阻Ri被接通，从而调整用电阻Ri是有效的。
存储在EPROM中的数据通过元件测定(晶元测定)中的电流测定来决定。例如，在写入到EPROM之前，在试验时使用决定晶体管Ti(i＝1～m)的导通/截止的移位寄存器(未图示)来代替EPROM，对晶体管Ti进行取舍并确认电流值，当电流值最接近设计值时，将移位寄存器的内容写入到EPROM。
以上在恒流生成部11的初级侧电流达到了理想值的情况下，图1的电流镜的初级侧电流成为恒定电流，将恒定电流设为Io，将通过EPROM校正达到理想值的参考值调整电阻设为Rref时，恒定电流Io可通过下式(1)求出。
Io＝VREF/Rref···(1)
接着，将注入到栅极的电流经由设置于放电电路13的NMOS晶体管5的漏极-源极进行释放的的电流值校正由图5的MOS尺寸校正电路300实施。对此，将在说明了本发明的实施方式2之后进行说明。
如上所述，本发明的实施方式1的绝缘栅型半导体器件驱动电路中，为了决定要输入到多个相中由设置在高电平侧的PMOS晶体管构成的电流镜的恒定电流，对与NMOS晶体管的漏极连接的参考电阻进行EPROM校正。而且，对低电平侧的NMOS晶体管的MOS尺寸(例如栅极宽度)进行EPROM校正，从而即使由于功率模块产品结构上的限制而内含了布线电阻的情况下，也能够使多个相的输出电流的特性都相同。
[实施方式2]
图4是表示本发明的实施方式2的绝缘栅型半导体器件驱动电路的驱动部结构的图。
本发明的实施方式2的绝缘栅型半导体器件驱动电路的驱动部与图1所示的本发明实施方式1的绝缘栅型半导体器件驱动电路的驱动部一样，提供用于驱动三相各自的绝缘栅型半导体器件(例如IGBT)的栅极的充放电电流。图4示出了绝缘栅型半导体器件驱动电路中的一个相(例如X相)的驱动部的结构，其具备：采用电流镜方式来驱动IGBT1的恒流生成部18、根据驱动信号将注入到IGBT1的栅极的电荷释放出的放电电路13、以及经由缓冲器6向放电电路13提供驱动信号并经由电平移位电路7向PMOS晶体管3的栅极输入驱动信号从而切换绝缘栅型半导体器件的栅极的充电/放电的切换电路12。
图4中，PMOS晶体管4的漏极与NMOS晶体管8的漏极相连接，NMOS晶体管8的栅极与运算放大器9的输出连接。运算放大器9的同相输入端不同于图1的结构，其设有通过EPROM将基准电压VREF调整为理想基准电压的基准电压调整电路200，利用该调整电路200调整后的基准电压VREF输入到运算放大器9的同相输入端。对此将在后文中叙述。运算放大器9的反相输入端与NMOS晶体管8的源极连接。
NMOS晶体管8的源极不同于图1的结构，与具有预先设定的值的参考电阻Rref(15)的一端连接，参考电阻Rref(15)的另一端与接地线(GND)连接。
上述基准电压调整电路200的结构通过EPROM校正技术来实现。即，基准电压调整电路200具有D/A转换器201和EPROM202，D/A转换器201将从EPROM202输出的值转换成模拟的电压值，并将其作为基准电压输入到运算放大器的同相输入端。存储在EPROM中的数据是例如在试验时使用移位寄存器等代替EPROM，从外部向D/A转换器201输入试验数据并确认流过对应的参考电阻Rref(15)的电流的值，由此求出的电流值最接近设计值时的试验数据。
另外，经由设置于放电电路13的NMOS晶体管5的漏极-源极将注入到IGBT1的栅极的充电电流释放出的电流的电流值校正通过调整NMOS晶体管5的MOS尺寸来进行。MOS尺寸的调整在上述实施方式1中也有使用，因此以下一并对图5的MOS尺寸校正电路300进行说明。
MOS尺寸校正电路300通过由选择电路301i(i＝0～n)和NMOS晶体管5i构成的MOS选择电路300i并联连接(n+1)个而形成。图5示出MOS选择电路300i的结构。
图5中，选择电路301i根据从EPROM20输入的值，在经由缓冲器6得到的驱动信号和使NMOS晶体管5i截止的接地电位中选择一个作为提供给NMOS晶体管5i的栅极的信号。即，若从EPROM20得到的输入信号为高电平H，则反相器(INV)31的输出为低电平L，NMOS晶体管32被截止，并且NMOS晶体管33导通，NMOS晶体管5i的栅极成为接地线(GND)，因此NMOS晶体管5i截止，本应流过NMOS晶体管5i的漏极-接地线(GND)的释放电流被切断。
另一方面，若从EPROM20得到的输入信号为低电平L，反相器(INV)31的输出变为高电平H，缓冲器6的输出通过NMOS晶体管32，并且NMOS晶体管33截止，因此，缓冲器6的输出被输入到NMOS晶体管5i的栅极，NMOS晶体管5i通过驱动信号被导通/截止。
由此，根据存储于EPROM20的数据对(n+1)个NMOS晶体管5i进行取舍，从而对整体的MOS尺寸(例如栅极宽度)进行校正，使得释放电流的电流值接近理想值。
存储于EPROM20的数据是在试验时测定对注入到IGBT1的栅极的充电电流进行释放的电流而得到的。即，图5的NMOS晶体管5i中，在晶元试验的电流测定时，例如在写入到EPROM之前，使用移位寄存器(未图示)来代替EPROM，对设置了(n+1)个的NMOS晶体管进行取舍并确认电流值，将电流值最接近设计值时的移位寄存器的全部内容作为要写入EPROM的数据。
用数学式来表示MOS尺寸校正电路300的整体栅极宽度的一例。首先，在晶体管5i的栅极宽度为Wi，晶体管5(i＝0)的栅极宽度为W0时，NMOS晶体管5i的栅极宽度可用下式来表示。
Wi＝W0×2i(i＝1～n)·············(2)
若将EPROM20输出到NMOS晶体管5i的信号设为Pi，将其反相信号设为P＊i，则并联连接了n+1个而得到的合成后的栅极宽度Wtotal可通过下式求出。
Wtotal＝((P＊ 0)+(P＊ 1)×2+(P＊ 2)×22+····+(P＊ n)×2n)W0···(3)
图4中，恒流生成部18的构成要素即构成电流镜的2个P沟道场效应晶体管(PMOS)2、4中的PMOS晶体管2输出的电流镜电流的复制精度被认为会下降。
这种情况下，将与图5所示相同的MOS尺寸校正电路300’(MOS选择电路300i’)增设到PMOS晶体管2中。
此时，设置于PMOS晶体管2的MOS尺寸校正电路300’随着图5所示的MOS选择电路300i中的各晶体管变为PMOS晶体管，来自EPROM20的信号的逻辑电平变得与图5的相反，除此之外与图5所示的结构相同，因此省略其说明。
MOS尺寸校正电路300’所要校正的电流是为了使电流镜效应电流的精度接近设计值，与图5的结构相同地设有并联连接多个的MOS选择电路300i’和EPROM。
存储在EPROM中的数据是在写入到EPROM之前，例如在试验时使用设置于元件内的移位寄存器(未图示)来代替EPROM，对并联连接的PMOS晶体管进行取舍，并确认此时的电流值，将电流值最接近设计值时的移位寄存器的内容写入到EPROM而得到的数据。
如上所述，本发明的实施方式2的绝缘栅型半导体器件驱动电路对多个相中设置于高电平侧的运算放大器的基准电压进行EPROM校正，并且对低电平侧的NMOS晶体管和/或高电平侧的PMOS晶体管的MOS尺寸(例如栅极宽度)进行EPROM校正，从而即使由于功率模块产品结构上的限制而导致内含有布线电阻，也能够使多个相的输出电流的特性都相同。
图6是中，本发明的实施方式1和2的绝缘栅型半导体器件驱动电路通过实施EPROM校正，相对于以往在X相、Y相、Z相间的输出电流值特性如图10所示那样产生偏差的情况，本实施方式使得X相、Y相、Z相间的输出电流值特性如图6所示的相同。
通过以此方式使X相、Y相、Z相间的输出电流值特性相同，即使由于功率模块产品结构上的限制导致内含有布线电阻，也能使多个相(例如三相)的输出电流均一，从而能够实现稳定的开关特性。
只要不脱离本发明的主旨精神，可以对各实施方式进行适当的变形、删除或任意的组合。
例如，作为EPROM而记载的存储器并不一定要是可擦除的，也可以是简单的PROM(Programmable Read Only Memory：可编程只读存储器)。

Claims (10)

1.一种绝缘栅型半导体器件驱动电路，向绝缘栅型半导体器件的栅极提供驱动电流，使所述绝缘栅型半导体器件进行动作，其特征在于，包括：
恒流生成部，该恒流生成部具备源极与电源线连接且构成电流镜的第一晶体管和第二晶体管、与成为所述电流镜的输入部的所述第一晶体管的漏极连接且通过对参考值调整电阻施加基准电压来生成恒定电流的恒流电路、及调整所述参考值调整电阻的电阻值的电阻值校正电路，所述恒流生成部将成为所述电流镜的输出部的所述第二晶体管的漏极与所述绝缘栅型半导体器件的栅极连接；以及
放电电路，该放电电路通过向第三晶体管的栅极输入驱动信号，将注入到所述绝缘栅型半导体器件的栅极的电流释放出，
而且，所述放电电路利用MOS尺寸校正电路对所述第三晶体管的MOS尺寸进行校正，调整从所述绝缘栅型半导体器件的栅极经由所述第三晶体管的漏极-源极流入接地线的电流量。
2.如权利要求1所述的绝缘栅型半导体器件驱动电路，其特征在于，
所述电阻值校正电路具有将多个由MOS晶体管和调整电阻构成的并联电路串联连接而形成的串联电路，向多个所述并联电路的MOS晶体管各自的栅极输入从PROM输出的信号，使所述MOS晶体管导通/截止，并将由此得到的所述串联电路的合成电阻作为所述参考值调整电阻。
3.如权利要求1所述的绝缘栅型半导体器件驱动电路，其特征在于，
所述电阻值校正电路具有将多个由MOS晶体管和调整电阻构成的串联电路并联连接而形成的并联电路，向多个所述串联电路的所述MOS晶体管各自的栅极输入从PROM输出的信号，使所述MOS晶体管导通/截止，并将由此得到的所述并联电路的合成电阻作为所述参考值调整电阻。
4.一种绝缘栅型半导体器件驱动电路，向绝缘栅型半导体器件的栅极提供驱动电流，使所述绝缘栅型半导体器件进行动作，其特征在于，包括：
恒流生成部，该恒流生成部具备源极与电源线连接且构成电流镜电路的第一晶体管和第二晶体管、与成为所述电流镜电路的输入部的所述第一晶体管的漏极连接且通过对参考电阻施加基准电压来生成恒定电流的恒流电路、及调整所述基准电压的基准电压调整电路，所述恒流生成部将成为所述电流镜的输出部的所述第二晶体管的漏极与所述绝缘栅型半导体器件的栅极连接；以及
放电电路，该放电电路通过向第三晶体管的栅极输入驱动信号，将注入到所述绝缘栅型半导体器件的栅极的电流释放出，
所述基准电压调整电路具备D/A转换器，向该D/A转换器输入从PROM输出的信号，并将该D/A转换器的输出作为所述基准电压，
所述放电电路利用MOS尺寸校正电路对所述第三晶体管的MOS尺寸进行校正，调整经由所述第三晶体管的漏极-源极流入接地线的电流量。
5.如权利要求1或4所述的绝缘栅型半导体器件驱动电路，其特征在于，
所述第三晶体管由并联连接的多个MOS晶体管构成，
所述MOS尺寸校正电路具有分别连接至所述多个MOS晶体管的栅极的选择电路，
所述选择电路根据从EPROM输出的信号，选择所述驱动信号和使所述MOS晶体管截止的信号中的任一个并输入到MOS晶体管的栅极。
6.如权利要求1或4所述的绝缘栅型半导体器件驱动电路，其特征在于，
所述第二晶体管中也设有MOS尺寸校正电路。
7.如权利要求6所述的绝缘栅型半导体器件驱动电路，其特征在于，
所述MOS尺寸校正电路使根据从PROM输出的信号选择的多个MOS晶体管并联连接而形成所述第二晶体管。
8.如权利要求1至4的任一项所述的绝缘栅型半导体器件驱动电路，其特征在于，
具有与多个绝缘栅型半导体器件分别对应的多个所述恒流生成部和多个所述放电电路，所述的多个所述恒流生成部和多个所述放电电路与公共的电源线和公共的接地线连接。
9.如权利要求1至4的任一项所述的绝缘栅型半导体器件驱动电路，其特征在于，
具备连接在构成所述电流镜电路的第一晶体管及第二晶体管的栅极与所述电源线之间的第四晶体管，
并具有经由电平移位电路将所述驱动信号输入到所述第四晶体管的栅极的切换电路。
10.如权利要求1至4的任一项所述的绝缘栅型半导体器件驱动电路，其特征在于，
所述绝缘栅型半导体器件是IGBT。
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