CN110149042A - 一种具有分段驱动功能的功率管栅极驱动电路 - Google Patents

Abstract

一种具有分段驱动功能的功率管栅极驱动电路，属于电源管理技术领域。包括主体控制模块、短脉冲产生模块和反馈钳位模块，主体控制模块包括传统反相器驱动链、功率管开启和关断电路，用于控制功率管；短脉冲产生模块用于栅压检测与分段切换控制，产生脉冲时间为功率管栅极电压从零抬升至分段电压的正短脉冲信号和负短脉冲信号；反馈钳位模块用于控制功率管栅极充电电流，在短脉冲阶段反馈钳位模块使能为功率管栅极提供小电流充电，短脉冲结束后为功率管栅极提供大电流充电，实现分段驱动。本发明适用于DC‑DC变换器，能够平衡高效率和DC‑DC变换器的EMI优化，实现方式简单。

Description

一种具有分段驱动功能的功率管栅极驱动电路

技术领域

本发明属于电源管理技术领域，具体涉及一种具有分段驱动功能的功率管栅极驱动电路，用于驱动DC-DC变换器中N型功率管。

背景技术

功率系统能量转换主要依赖于功率开关和能量存储元件(电感和电容)，功率器件包括传统的LDMOS器件以及第三代半导体器件，如硅基GaN器件。在降压拓扑(Buck)等DC-DC转换器中，功率器件的开启关断过程受电感影响为电感钳位开关过程(Clamp InductiveSwitching)，该模式下功率管的开启关断过程可通过如图1所示的简化电路进行分析，其中电感的作用等效为一个电流源。在该模式下，开关功率器件的开启过程如图2所示，开启过程中功率管栅源电压V_GS、栅极电流I_G、漏源电压V_DS、流经功率管电流I_D变化过程如图2右图中①②③④四个阶段。①第一阶段栅极驱动电流I_G主要对功率管栅源之间的寄生电容C_GS进行充电，使功率管的栅源电压V_GS达到功率管的开启阈值电压V_TH，功率管开启；②第二阶段栅极驱动电流I_G继续主要对功率管栅源寄生电容C_GS充电，功率管在该阶段处于开启状态，流经功率管的电流I_D逐渐增大到电感电流大小，功率管漏源电压V_DS保持不变，该阶段为功率管电流的电流跳变di/dt阶段；③第三阶段功率管栅极驱动电流I_G流对功率管栅漏之间的寄生电容C_GD充电，该阶段流经功率管的I_D等于电感电流，功率管漏源之间的寄生电容C_DS放电，漏端电压V_DS逐渐减小，由于功率管处于饱和区，I_D电流恒定，因此功率管栅源电压V_GS恒定，该电压即为米勒平台(Miller Plateau Region)电压V_MT，该阶段为漏源电压V_DS的电压跳变dv/dt阶段，当功率管进入线性区，该阶段结束，V_DS＝I_D×R_ON；④第四阶段继续给功率管栅源寄生电容C_GS充电，确保功率管处于线性区，减小功率管导通电阻R_ON，直到功率管栅源电压V_GS等于驱动电路电源轨电压V_DRV时功率管开启过程结束。功率管关断过程为开启过程相反的过程。

以DC-DC变换器中的Buck变换器中的栅驱动为例，包含传统反相器链结构驱动电路的Buck降压电路功率级半桥结构如图3所示，Buck控制电路产生高侧功率管开关控制信号HI和低侧功率管开关控制信号LI，高侧功率管开关控制信号HI经过电平位移电路LevelShifter和反相器链构成的高侧功率管驱动电路HS_Driver产生高侧功率管栅极驱动信号HO送到高侧功率管Q₁栅极；低侧功率管开关控制信号LI经过延迟匹配单元电路DelayMatching Circuit和低侧功率管驱动电路LS_Driver产生低侧功率管栅极驱动信号LO送到低侧功率管Q₂栅极。功率级半桥结构中高低侧功率管在Buck电路工作时交替导通，通过高低侧功率管Q₁的电流I_Q1以及开关结点SW点的电压V_SW变化情况如图3中示意，输入滤波电容C_IN、高侧功率管Q₁、低侧功率管Q₂共同构成Buck电路的功率回路(Power Loop)，同时也是Buck的高电流变化率di/dt回路；开关结点SW结点为Buck电路的高电压变化率dv/dt结点。开关电源如Buck电路在工作时，由于高电流变化率di/dt回路、高电压变化率dv/dt结点的存在，会通过传导或者辐射的方式对外产生电磁干扰(Electromagnetic Interference，EMI)。低侧功率管关断后高侧功率管开启的过程，将导致功率回路产生高正向电流变化率di/dt的电流，以及开关结点高正向电压变化率dv/dt的电压，由此导致EMI问题，且该过程受高侧功率管Q₁开启过程控制。高侧功率管关断后低侧功率管开启的过程，分两种情况讨论，对于工作在重载模式下的Buck系统，高侧功率管Q₁关断到低侧功率管Q₂开启的死区时间内，电感电流迅速将开关结点寄生电容上的电荷放掉，将开关结点下拉到接近GND的电位，即开关结点的dv/dt受电感电流，同时也受负载电流决定；而对于轻载工作模式下的Buck系统，高侧功率管Q₁关断进入死区时间，由于电感电流非常小，死区时间结束后开关结点仍处于较高电压，此时快速开启低侧功率管Q₂将导致流过功率管电流的快速变化di/dt以及开关结点的高电压变化率dv/dt，从而导致较大EMI噪声，即轻载模式下，开关节点电压下降阶段高电压变化率dv/dt以及由此导致的EMI问题受低侧功率管Q₂开启过程控制。

如图2所示，功率管开启过程中产生I_D电流快速变化di/dt过程及V_DS电压dv/dt快速变化过程主要在②③阶段，传统反相器驱动链类型驱动电路并不能对上述两个过程进行调控。由此，针对如Buck系统的DC-DC变换器，若驱动电路针对高侧以及低侧功率管开启过程进行分段驱动，调控栅极驱动电流以优化开关结点电压快速变化过程中的电压变化率dv/dt以及功率回路电流快速变化过程的电流变化率di/dt，则可以优化系统的电磁干扰EMI。现有的栅极驱动架构中有对片外功率管进行分段驱动的研究，但传统架构采用了采样保持电路、比较器电路等，系统比较复杂；且通常通过译码器输出控制信号，开启不同数量的驱动管，提供不同大小的驱动电流。

发明内容

针对DC-DC变换器由于功率管开启过程中栅极充电电流一直较高导致的EMI问题，以及传统分段驱动结构复杂、实现难度大的不足之处，本发明提出一种具有分段驱动功能的栅极驱动电路，能够用于驱动DC-DC变换器中高侧功率管和低侧功率管，采用分段驱动策略，通过栅极充电电流调控技术(RGCC：Regulation of Gate Charging Current)来分阶段调控功率管开启过程栅极充电电流大小，实现DC-DC变换器开关结点电压变化dv/dt斜率、功率回路电流变化di/dt斜率优化，实现优化DC-DC变换器EMI的目的。

本发明的技术方案为：

一种具有分段驱动功能的功率管栅极驱动电路，所述功率管为N型功率管，所述栅极驱动电路包括主体控制模块，所述主体控制模块包括第一反相器、第二反相器、第三反相器、第四反相器、第一NMOS管、第二NMOS管、第三NMOS管、第一PMOS管和第二PMOS管，

第一反相器的输入端作为所述栅极驱动电路的输入端，其输出端连接第二反相器的输入端；

第三反相器的输入端连接第二反相器的输出端，其输出端连接第四反相器的输入端以及第一NMOS管和第一PMOS管的栅极；

第一PMOS管的源极连接第二PMOS管的源极和电源轨相对高电平，其漏极连接第二NMOS管的漏极和第二PMOS管的栅极；

第一NMOS管的漏极连接第二NMOS管的源极，其源极连接第三NMOS管的源极和电源轨相对低电平；

第三NMOS管的栅极连接第四反相器的输出端，其漏极连接第二PMOS管的漏极并作为所述栅极驱动电路的输出端；

所述栅极驱动电路还包括短脉冲产生模块和反馈钳位模块，所述短脉冲产生模块用于产生互为反相的正短脉冲信号和负短脉冲信号，所述正短脉冲信号在所述功率管栅极电压从零开始抬升时翻高，在所述功率管栅极电压达到分段电压时翻低，所述分段电压的电压值高于所述功率管的米勒平台电压；

所述反馈钳位模块包括第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管、第十一PMOS管、第十二PMOS管、第十三PMOS管、第四NMOS管、第五NMOS管、第八NMOS管、第九NMOS管、第二电阻、第三电阻、第四电阻、第五电阻、第一电容和第二电容，

第八NMOS管的栅极连接第八PMOS管和第四NMOS管的栅极并连接所述主体控制模块中第二反相器的输出端，其漏极连接第八PMOS管的漏极并通过第二电阻和第三电阻的串联结构后连接电源轨相对低电平，其源极连接第五NMOS管和第九NMOS管的源极并连接电源轨相对低电平；

第五NMOS管的栅极连接所述主体控制模块中第三反相器的输出端，其漏极连接第四NMOS管的源极并通过第二电容后连接第四NMOS管的漏极和第五电阻的一端；

第九PMOS管的栅极连接所述正短脉冲信号，其漏极连接第九NMOS管的漏极、第五电阻的另一端和所述主体控制模块中第二NMOS管的栅极，其源极连接第七PMOS管、第十PMOS管和第十一PMOS管的源极并连接电源轨相对高电平；

第四电阻的一端连接电源轨相对高电平，另一端连接第九PMOS管的漏极并通过第一电容后连接电源轨相对低电平；

第七PMOS管的栅极连接第十PMOS管和第十一PMOS管的栅极以及所述负短脉冲信号，其漏极连接第八PMOS管的源极；

第十二PMOS管的栅极连接第十三PMOS管的栅极和漏极以及所述主体控制模块中第二PMOS管的栅极，其源极连接第十PMOS管的漏极，其漏极连接第九NMOS管的栅极以及第二电阻和第三电阻的串联点；

第十一PMOS管的漏极连接第十三PMOS管的源极。

具体的，所述短脉冲产生模块包括第一电阻、第五反相器、第六反相器、第七反相器、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第六NMOS管和第七NMOS管，

第三PMOS管的栅极连接所述主体控制模块中第二PMOS管的栅极，其漏极连接所述栅极驱动电路的输出端，其源极连接第五反相器的输入端并通过第一电阻后连接电源轨相对低电平；

第四PMOS管的栅极连接第七NMOS管的栅极和第五反相器的输出端，其源极连接第六PMOS管的源极和电源轨相对高电平，其漏极连接第五PMOS管的源极；

第五PMOS管的栅极连接所述主体控制模块中第二反相器的输出端，其漏极连接第六NMOS管和第六PMOS管的漏极以及第六反相器的输入端；

第六NMOS管的栅极连接第六PMOS管的栅极和所述主体控制模块中第三反相器的输出端，其源极连接第七NMOS管的漏极；

第七NMOS管的源极连接电源轨相对低电平；

第七反相器的输入端连接第六反相器的输出端并产生所述正短脉冲信号，其输出端产生所述负短脉冲信号。

本发明的有益效果为：本发明提出的功率管栅极驱动电路，能够准确判断出分段点，并在分段点之前采用小电流充电，分段点之后采用大电流充电，实现对功率管栅极的分段驱动；适用于DC-DC变换器，能够平衡高效率和DC-DC变换器的EMI优化；将栅极电流控制和传统反相器驱动结合，小电流充电电路和大电流充电电路部分复用，利用模拟方式调节功率管栅压，降低了电路复杂度，实现方式简单。

附图说明

图1为Buck变换器的电感钳位开关模型示意图。

图2为功率管开启过程中各个电压电流的变化示意图。

图3为包含传统反相器链驱动器的Buck半桥电路示意图。

图4为本发明提出的一种具有分段驱动功能的功率管栅极驱动电路的具体实现电路示意图。

图5为本发明提出的一种具有分段驱动功能的功率管栅极驱动电路中短脉冲产生模块的各关键节点电压波形示意图。

图6为本发明提出的一种具有分段驱动功能的功率管栅极驱动电路的分段控制波形图。

图7为本发明提出的一种具有分段驱动功能的功率管栅极驱动电路中反馈钳位模块的简化示意图。

图8为本发明提出的一种具有分段驱动功能的功率管栅极驱动电路中反馈钳位模块的环路稳定性仿真波形图。

图9为本发明提出的一种具有分段驱动功能的功率管栅极驱动电路的结构框图。

图10为包含本发明提出的一种具有分段驱动功能的功率管栅极驱动电路的Buck半桥电路示意图。

M_P1、M_P2、M_P3、M_P4、M_P5、M_P6、M_P7、M_P8、M_P9、M_P10、M_P11、M_P12、M_P13为PMOS(P-Metal-Oxide-Semiconductor)管；M_N1、M_N2、M_N3、M_N4、M_N5、M_N6、M_N7、M_N8、M_N9为NMOS(N-Metal-Oxide-Semiconductor)管；M_N11为低侧功率管(Power NMOS)；R₁、R₂、R₃、R₄、R₅为电阻、C₁、C₂为电容、I₁、I₂、I₃、I₄、I₅、I₆、I₇为反相器。

具体实施方式

下面结合图示对本发明的具体实施方式与原理做进一步阐述。

本发明提出一种用于驱动N型功率管的栅极驱动电路，适用于DC-DC变换器，能够用于驱动DC-DC变换器的高侧功率管或低侧功率管，在驱动高侧功率管时栅极驱动电路的电源轨为DC-DC变换器的高侧浮动电源轨(BST-SW)，高侧浮动电源轨的相对高电平为DC-DC变换器的浮动电源BST，高侧浮动电源轨的相对低电平为DC-DC变换器的开关结点SW处电平；在驱动低侧功率管时栅极驱动电路的电源轨为DC-DC变换器的低侧电源轨(VDD-GND)，低侧浮动电源轨的相对高电平为DC-DC变换器的内部的低压电源VDD，低侧浮动电源轨的相对低电平为地电平GND。

下面以驱动低侧功率管为例进行说明，如图4所示，M_N11为低侧功率管，对应图3中的Q₂，栅极驱动电路包括主体控制模块和栅极充电电流控制电路，栅极充电电流控制电路包括短脉冲产生模块和反馈钳位模块。如图9所示是本发明的结构框图，反相器驱动链、功率管开启电路和功率管关断电路构成主体控制模块用于控制功率管，栅极充电电流控制电路为反馈钳位模块，短脉冲产生模块用于栅压检测与分段切换控制。

主体控制模块的结构如图4所示，包括第一反相器I₁、第二反相器I₂、第三反相器I₃、第四反相器I₄、第一NMOS管M_N1、第二NMOS管M_N2、第三NMOS管M_N3、第一PMOS管M_P1和第二PMOS管M_P2，第一反相器I₁的输入端作为栅极驱动电路的输入端，其输出端连接第二反相器I₂的输入端；第三反相器I₃的输入端连接第二反相器I₂的输出端，其输出端连接第四反相器I₄的输入端以及第一NMOS管M_N1和第一PMOS管M_P1的栅极；第一PMOS管M_P1的源极连接第二PMOS管M_P2的源极和低压电源VDD，其漏极连接第二NMOS管M_N2的漏极和第二PMOS管M_P2的栅极；第一NMOS管M_N1的漏极连接第二NMOS管M_N2的源极，其源极连接第三NMOS管M_N3的源极和地电平GND；第三NMOS管M_N3的栅极连接第四反相器I₄的输出端，其漏极连接第二PMOS管M_P2的漏极并作为栅极驱动电路的输出端。

由于本实施例中用于驱动低侧功率管，因此栅极驱动电路的输入端连接低侧功率管的驱动信号DRV，输出端连接低侧功率管M_N11的栅极，栅极驱动电路的电源轨为DC-DC变换器的低侧电源轨(VDD-GND)。当DRV信号为高时，第一PMOS管M_P1打开，第二PMOS管M_P2栅极拉高，第二PMOS管M_P2关断，驱动级第三NMOS管M_N3打开，为低侧功率管M_N11栅极电容C_ISS上电荷提供泄放电流，关断低侧功率管M_N11；当DRV信号为低时，通过第二NMOS管M_N2、第一NMOS管M_N1拉低第二PMOS管M_P2栅极，其中第二NMOS管M_N2栅极电压受栅极充电电流控制电路调节，第二PMOS管M_P2开启，为低侧功率管M_N11栅极电容C_ISS提供充电电流，开启低侧功率管M_N11。

栅极充电电流控制电路包括短脉冲产生模块和反馈钳位模块，其中短脉冲产生模块用于产生互为反相的正短脉冲信号和负短脉冲信号，正短脉冲信号在功率管栅极电压从零开始抬升时翻高，在功率管栅极电压达到分段电压V_TRIG时翻低，分段电压V_TRIG的电压值高于功率管的米勒平台电压V_MT，通常设置分段电压V_TRIG比米勒平台电压V_MT高0.1V至0.2V即可。短脉冲产生模块产生的正短脉冲信号和负短脉冲信号和脉冲时间为图2中右图的①②③阶段。

如图4所示给出了一种短脉冲产生模块的具体实现电路，包括第一电阻R₁、第五反相器I₅、第六反相器I₆、第七反相器I₇、第三PMOS管M_P3、第四PMOS管M_P4、第五PMOS管M_P5、第六PMOS管M_P6、第六NMOS管M_N6和第七NMOS管M_N7，第三PMOS管M_P3的栅极连接主体控制模块中第二PMOS管M_P2的栅极，其漏极连接栅极驱动电路的输出端，其源极连接第五反相器I₅的输入端并通过第一电阻R₁后连接地电平GND；第四PMOS管M_P4的栅极连接第七NMOS管M_N7的栅极和第五反相器I₅的输出端，其源极连接第六PMOS管M_P6的源极和低压电源VDD，其漏极连接第五PMOS管M_P5的源极；第五PMOS管M_P5的栅极连接主体控制模块中第二反相器I₂的输出端，其漏极连接第六NMOS管M_N6和第六PMOS管M_P6的漏极以及第六反相器I₆的输入端；第六NMOS管M_N6的栅极连接第六PMOS管M_P6的栅极和主体控制模块中第三反相器I₃的输出端，其源极连接第七NMOS管M_N7的漏极；第七NMOS管M_N7的源极连接地电平GND；第七反相器I₇的输入端连接第六反相器I₆的输出端并产生正短脉冲信号，其输出端产生负短脉冲信号。

在开关周期关断功率管阶段，DRV信号为高，第二PMOS管M_P2栅端电压为高，第三PMOS管M_P3关断，第五反相器I₅输入端即G点被第一电阻R₁下拉到地电位GND，第五反相器I₅输出为高，此时第二反相器I₂输出端即A结点电压为高，第三反相器I₃输出端即B结点电压为低，此时第四PMOS管M_P4、第五PMOS管M_P5、第六NMOS管M_N6关断，第七NMOS管M_N7、第六PMOS管M_P6开启，第六反相器I₆输入端为高，第七反相器I₇输入端即E结点电压为低，第七反相器I₇输出端即F结点电压为高，即关断功率管阶段，短脉冲产生电路E结点电压恒为低，F结点电压恒为高。

在开关周期开启功率管阶段，DRV信号为低，A结点电压为低，B结点电压为高，在DRV信号下降沿之后，即开启功率管的初始阶段，此时C节点即第二PMOS管M_P2的栅端电压受反馈钳位模块控制被钳位在大于0的电压值，设为V_{C_SET}，功率管MN₁₁的栅极电压初始为低，因此第三PMOS管M_P3为关断状态，此时第五反相器I₅输入G点为低，输出为高，因此第四PMOS管M_P4、第五PMOS管M_P5、第六PMOS管M_P6关断，第六NMOS管M_N6、第七NMOS管M_N7管开启，第六反相器I₆输入端被拉低，因此输出结点E点电压为高，F点电压为低，在E结点产生正短脉冲信号，在F结点产生负短脉冲信号。在功率管开启过程中，功率管M_N11栅极电压持续抬升，设第三PMOS管M_P3的阈值电压为V_TH3，当功率管栅极电压大于V_{C_SET}+V_TH3，第三PMOS管M_P3开启，功率管栅极电压继续抬升，第五反相器I₅输入此时被拉高，输出为低电压，此时第六PMOS管M_P6、第六NMOS管M_N6、第七NMOS管M_N7关断，第四PMOS管M_P4、第五PMOS管M_P5开启，将第六反相器I₆输入端拉高，此时输出结点E点电压为低，F点电压为高，并在后续功率管开启阶段一直保持，因此该部分电路在功率管开启阶段产生E结点的正短脉冲信号和F结点的负短脉冲信号，短脉冲时间为功率管从0抬升至V_{C_SET}+V_TH3的时间。

由背景技术部分可知，功率管开启过程中，栅极电压在米勒平台电压V_MT的这个阶段，即图2右图中③阶段存在功率管漏源电压V_DS的快速变化过程dv/dt，在该阶段以一股小电流控制功率管开启过程可以降低电压变化率dv/dt，对应在Buck电路中即可以优化开关结点SW的电压变化率dv/dt，起到优化EMI的作用。但是当电压快速变化dv/dt阶段结束后，假如仍以较小栅极电流开启功率管，则会导致功率管开启时间变长，导致功率管开启损耗增大，降低系统效率，因此希望在电压快速变化dv/dt阶段之后以一股较大电流将功率管栅极电压拉高，尽快结束功率管开启过程，即需要判断图2中③阶段的退出点，即④阶段的进入点，该分段功能由短脉冲产生电路实现，栅极小充电电流阶段即短脉冲阶段。④阶段的进入点判断由第三PMOS管M_P3实现，实际设计电路过程中功率管的米勒平台电压V_MT通过仿真可以确定，设定比米勒平台电压高的分段电压V_TRIG作为分段点，短脉冲阶段反馈钳位模块使第三PMOS管M_P3栅极(同时也是第二PMOS管M_P2栅极)即C结点电压钳位在V_{C_SET}，设定C点电压满足：

V_TRIG＝V_{C_SET}+V_TH3

则可以在功率管栅端电压达到分段点后结束短脉冲阶段，使功率管快速完成开启过程。短脉冲产生电路各节点电压在功率管开关周期内的波形如图5所示。

反馈钳位模块的结构如图4所示，包括第七PMOS管M_P7、第八PMOS管M_P8、第九PMOS管M_P9、第十PMOS管M_P10、第十一PMOS管M_P11、第十二PMOS管M_P12、第十三PMOS管M_P13、第四NMOS管M_N4、第五NMOS管M_N5、第八NMOS管M_N8、第九NMOS管M_N9、第二电阻R₂、第三电阻R₃、第四电阻R₄、第五电阻R₅、第一电容C₁和第二电容C₂，第八NMOS管M_N8的栅极连接第八PMOS管M_P8和第四NMOS管M_N4的栅极并连接主体控制模块中第二反相器I₂的输出端，其漏极连接第八PMOS管M_P8的漏极并通过第二电阻R₂和第三电阻R₃的串联结构后连接地电平GND，其源极连接第五NMOS管M_N5和第九NMOS管M_N9的源极并连接地电平GND；第五NMOS管M_N5的栅极连接主体控制模块中第三反相器I₃的输出端，其漏极连接第四NMOS管M_N4的源极并通过第二电容C₂后连接第四NMOS管M_N4的漏极和第五电阻R₅的一端；第九PMOS管M_P9的栅极连接正短脉冲信号，其漏极连接第九NMOS管M_N9的漏极、第五电阻R₅的另一端和主体控制模块中第二NMOS管M_N2的栅极，其源极连接第七PMOS管M_P7、第十PMOS管M_P10和第十一PMOS管M_P11的源极并连接低压电源VDD；第四电阻R₄的一端连接低压电源VDD，另一端连接第九PMOS管M_P9的漏极并通过第一电容C₁后连接地电平GND；第七PMOS管M_P7的栅极连接第十PMOS管M_P10和第十一PMOS管M_P11的栅极以及负短脉冲信号，其漏极连接第八PMOS管M_P8的源极；第十二PMOS管M_P12的栅极连接第十三PMOS管M_P13的栅极和漏极以及主体控制模块中第二PMOS管M_P2的栅极，其源极连接第十PMOS管M_P10的漏极，其漏极连接第九NMOS管M_N9的栅极以及第二电阻R₂和第三电阻R₃的串联点；第十一PMOS管M_P11的漏极连接第十三PMOS管M_P13的源极。其中第七PMOS管M_P7、第十PMOS管M_P10、第十一PMOS管M_P11、第四NMOS管M_N4、第五NMOS管M_N5为使能管，第一电容C₁、第五电阻R₅和第二电阻C₂构成频率补偿网络。

在关断功率管阶段，输入信号DRV为高，A结点电压为高，B结点电压为低，E结点电压为低，F结点电压为高，此时第七PMOS管M_P7、第十PMOS管M_P10、第十一PMOS管M_P11、第五NMOS管M_N5、第九NMOS管M_N9、第一NMOS管MN₁管关断，第九PMOS管M_P9管开启，第二NMOS管MN2管栅极即D结点电压为高，反馈钳位模块不工作，C结点电压被开启的第一PMOS管M_P1拉高。

当进入开启功率管阶段，输入信号DRV为低，A结点电压为低，B结点电压为高，第四NMOS管M_N4关断、第五NMOS管M_N5开启，使能频率补偿网络，同时第一NMOS管M_N1开启，工作于线性区。在开启功率管的短脉冲阶段，E结点电压为高，F结点电压为低，第十PMOS管M_P10、第十一PMOS管M_P11、第七PMOS管M_P7使能开启，第九PMOS管M_P9关断，反馈钳位模块使能，第十三PMOS管M_P13、第十二PMOS管M_P12、第三电阻R₃、第九NMOS管M_N9、第三电阻R₄、第一电容C₁、第五电阻R₅、第二电容C₂、第二NMOS管M_N2构成负反馈网络，钳位稳定第二PMOS管M_P2栅极即C结点电压。

第十三PMOS管M_P13和第二PMOS管M_P2构成电流镜结构，在设定C结点电压的前提下，可以通过调节第二PMOS管M_P2尺寸，设定在短脉冲阶段给功率管M_N11栅极充电电流大小以调节功率管电流变化率di/dt、电压变化率dv/dt大小，实现优化EMI的效果。当功率管M_N11栅极电压抬升到分段电压V_TRIG时，第三PMOS管M_P3打开，使短脉冲产生电路E结点输出低电压，F结点输出高电压，反馈钳位模块断开，第二NMOS管M_N2管栅极D结点拉高到接近电源轨相对高电平(本实施例中为低压电源VDD)，C结点被快速下拉到接近电源轨相对低电平(本实施例中为地电平GND)，为功率管M_N11栅极提供大的充电电流，从而快速完成功率管开启过程。由此实现栅极充电电流的分段控制。栅极充电电流分段控制的时序波形图如图6。

反馈钳位模块需要保证电路在工作时的环路稳定，反馈钳位模块在短脉冲阶段可以简化为如图7所示，其中M1对应第二NMOS管M_N2，M2对应第九NMOS管M_N9，M3对应第十三PMOS管M_P13，M4对应第十二PMOS管M_P12，从M1栅极进行断环分析，小信号传函为：

其中，g_m1为M1管的跨导，g_m2为M2管的跨导，x为M4和M3的宽长比W/L的比例系数，同时也是流过M4和M3电流的比值，C_ISS1为M1管的栅极输入电容。由传函分析，电路包含一个零点，以及两个极点，其中零点和一个极点靠近低频，另一个极点靠近高频，靠近低频零点补偿极点产生的相位裕度的衰减，保证在单位增益带宽以内足够的相位裕度，保证环路稳定性。同时另一个极点靠高频，可以保证环路单位增益带宽足够大，以保证较快的响应速度。环路稳定性仿真波形如图8所示。

包含本发明提出的功率管分段栅极驱动电路的Buck半桥电路如图10所示，其中高侧功率管的分段栅极驱动电路和实施例中给出的低侧功率管的分段栅极驱动电路相同，只是将低侧电源轨VDD～GND切换为高侧电源轨BST～SW。对于任何负载条件下的高侧功率管，以及轻载条件下的低侧功率管(重载时开关结点SW下降斜率由负载电流决定)，在功率管开启阶段，采用分段控制策略，在功率管电流快速变化阶段di/dt、漏源电压V_DS快速变化阶段dv/dt减小栅极充电电流以减缓变化的斜率，在阶段完成之后再以较大栅极电流快速完成功率管开启过程，可以达到EMI和效率的折中，对于重载条件小的低侧功率管仍然可以正常驱动，只是不会对EMI产生影响。本发明将栅极电流控制和传统反相器驱动结合，小电流充电和大电流充电复用，利用模拟方式调节功率管栅压，和传统分段驱动方案相比，降低了电路复杂度，实现方式更简单。

虽然本实施例中以Buck变换器为例进行说明，但本发明提出的栅极驱动电路还可以应用于其他拓扑结构的DC-DC变换器中，本领域的普通技术人员可以根据本发明公开的这些技术启示做出各种不脱离本发明实质的其它各种具体变形和组合，这些变形和组合仍然在本发明的保护范围内。

Claims (2)

1.一种具有分段驱动功能的功率管栅极驱动电路，所述功率管为N型功率管，所述栅极驱动电路包括主体控制模块，所述主体控制模块包括第一反相器、第二反相器、第三反相器、第四反相器、第一NMOS管、第二NMOS管、第三NMOS管、第一PMOS管和第二PMOS管，

第一反相器的输入端作为所述栅极驱动电路的输入端，其输出端连接第二反相器的输入端；

第三反相器的输入端连接第二反相器的输出端，其输出端连接第四反相器的输入端以及第一NMOS管和第一PMOS管的栅极；

第一PMOS管的源极连接第二PMOS管的源极和电源轨相对高电平，其漏极连接第二NMOS管的漏极和第二PMOS管的栅极；

第一NMOS管的漏极连接第二NMOS管的源极，其源极连接第三NMOS管的源极和电源轨相对低电平；

第三NMOS管的栅极连接第四反相器的输出端，其漏极连接第二PMOS管的漏极并作为所述栅极驱动电路的输出端；

其特征在于，所述栅极驱动电路还包括短脉冲产生模块和反馈钳位模块，所述短脉冲产生模块用于产生互为反相的正短脉冲信号和负短脉冲信号，所述正短脉冲信号在所述功率管栅极电压从零开始抬升时翻高，在所述功率管栅极电压达到分段电压时翻低，所述分段电压的电压值高于所述功率管的米勒平台电压；

所述反馈钳位模块包括第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管、第十一PMOS管、第十二PMOS管、第十三PMOS管、第四NMOS管、第五NMOS管、第八NMOS管、第九NMOS管、第二电阻、第三电阻、第四电阻、第五电阻、第一电容和第二电容，

第八NMOS管的栅极连接第八PMOS管和第四NMOS管的栅极并连接所述主体控制模块中第二反相器的输出端，其漏极连接第八PMOS管的漏极并通过第二电阻和第三电阻的串联结构后连接电源轨相对低电平，其源极连接第五NMOS管和第九NMOS管的源极并连接电源轨相对低电平；

第五NMOS管的栅极连接所述主体控制模块中第三反相器的输出端，其漏极连接第四NMOS管的源极并通过第二电容后连接第四NMOS管的漏极和第五电阻的一端；

第九PMOS管的栅极连接所述正短脉冲信号，其漏极连接第九NMOS管的漏极、第五电阻的另一端和所述主体控制模块中第二NMOS管的栅极，其源极连接第七PMOS管、第十PMOS管和第十一PMOS管的源极并连接电源轨相对高电平；

第四电阻的一端连接电源轨相对高电平，另一端连接第九PMOS管的漏极并通过第一电容后连接电源轨相对低电平；

第七PMOS管的栅极连接第十PMOS管和第十一PMOS管的栅极以及所述负短脉冲信号，其漏极连接第八PMOS管的源极；

第十二PMOS管的栅极连接第十三PMOS管的栅极和漏极以及所述主体控制模块中第二PMOS管的栅极，其源极连接第十PMOS管的漏极，其漏极连接第九NMOS管的栅极以及第二电阻和第三电阻的串联点；

第十一PMOS管的漏极连接第十三PMOS管的源极。

2.根据权利要求1所述的具有分段驱动功能的功率管栅极驱动电路，其特征在于，所述短脉冲产生模块包括第一电阻、第五反相器、第六反相器、第七反相器、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第六NMOS管和第七NMOS管，

第三PMOS管的栅极连接所述主体控制模块中第二PMOS管的栅极，其漏极连接所述栅极驱动电路的输出端，其源极连接第五反相器的输入端并通过第一电阻后连接电源轨相对低电平；

第四PMOS管的栅极连接第七NMOS管的栅极和第五反相器的输出端，其源极连接第六PMOS管的源极和电源轨相对高电平，其漏极连接第五PMOS管的源极；

第五PMOS管的栅极连接所述主体控制模块中第二反相器的输出端，其漏极连接第六NMOS管和第六PMOS管的漏极以及第六反相器的输入端；

第六NMOS管的栅极连接第六PMOS管的栅极和所述主体控制模块中第三反相器的输出端，其源极连接第七NMOS管的漏极；

第七NMOS管的源极连接电源轨相对低电平；

第七反相器的输入端连接第六反相器的输出端并产生所述正短脉冲信号，其输出端产生所述负短脉冲信号。