CN110504822A - 适用于半桥栅驱动电路的上功率管分段驱动控制电路 - Google Patents

Abstract

适用于半桥栅驱动电路的上功率管分段驱动控制电路，属于电源管理技术领域。本发明通过采样模块采集上功率管栅端电平信息，从而判断上功率管开启过程中的分段点即密勒平台的结束点。在分段点之前的阶段，通过电流产生模块提供一股恒定大小的电流给上功率管栅端充电，减慢上功率管的开启速度；在分段点之后的阶段，通过驱动链的形式将上功率管的上拉管栅端电平拉低，以快速开启上功率管，减小上功率管开启过程中的交叠损耗。本发明提出的分段驱动控制电路能够在牺牲一定的功耗和开启速度的基础上，有效降低上功率管开启过程中的电平和电流变化速度，从而降低开关电源的EMI噪声；另外本发明能够在极短的时间内实现环路状态的建立，满足高频应用需求。

Description

适用于半桥栅驱动电路的上功率管分段驱动控制电路

技术领域

本发明属于电源管理技术领域，具体涉及一种适用于半桥栅驱动电路的上功率管分段驱动控制电路。

背景技术

在汽车电子领域，随着越来越多的开关电源芯片工作在AM频段(2MHz以上)，开关电源芯片的应用逐渐走向高频，这使得芯片的功率密度随之增大，PCB板级面积随着外围器件尺寸的缩小而被进一步压缩；然而，高频高压的应用同样给开关电源芯片的设计带来了一系列问题。以Buck变换器为例，在开关电源芯片中，由于功率管的开关状态切换，将会在电路中产生高速的电平和电流变化，例如功率管开关节点SW从0V到Buck变换器输入电压V_in的电平变化，上功率管的导通电流从0A到负载电流I_load的变化。由于实际电路中存在寄生电感和寄生电容，这些高频信号流经这些寄生的无源器件，将会产生较为严重的EMI(Electromagnetic Interference)，即电磁干扰问题。这会对整个电路系统的可靠性，尤其是对前级控制电路的正常工作带来影响。因此，如何抑制高频应用下的EMI噪声成为了芯片设计中需要去认真考虑的问题。

从板级的角度考虑，抑制EMI噪声的方式包括减小走线回路的面积以降低寄生电感、减小电平高速变化节点pin脚的面积来减小寄生电容，或者通过设置对称的电流回路来使得高频电流回路产生的磁场相消，添加EMI滤波器以降低EMI噪声等。当然，Buck电路的功率级作为EMI噪声传输过程中的噪声源，考虑到减小开关管状态切换过程中上功率管漏源电流I_DS和浮动电源轨电平的变化速度，即可直接降低开关速度可以有效的减小EMI噪声，因此如何改进开关管状态切换时刻的控制方式成为了降低EMI噪声的新思路。

发明内容

针对开关电源由于功率管的开关状态切换，将会在电路中产生高速的电平和电流变化，导致EMI噪声的问题，本发明提出一种上功率管分段驱动控制电路，适用于半桥栅驱动电路，通过控制密勒平台退出前上功率管开启过程中栅端充电电流的大小来降低上功率管的开启速度，从而减小上功率管开启过程中漏源电流和浮动电源轨的变化速度，有效降低了开关管状态切换过程产生的EMI噪声。

本发明的技术方案为：

适用于半桥栅驱动电路的上功率管分段驱动控制电路，包括驱动链模块、采样模块和电流产生模块，

所述驱动链模块包括第一反相器、第二反相器、第三反相器、第一PMOS管、第九PMOS管、第一NMOS管和第七NMOS管，

第一反相器的输入端作为所述上功率管分段驱动控制电路的输入端，其输出端连接第二反相器的输入端；

第三反相器的输入端连接第七NMOS管和第九PMOS管的栅极以及第二反相器的输出端，其输出端连接第一NMOS管的栅极；

第一NMOS管的漏极连接第一PMOS管的漏极并作为所述上功率管分段驱动控制电路的输出端，其源极连接第七NMOS管的源极并连接浮动地信号；

第一PMOS管的栅极连接第九PMOS管的漏极，其源极连接第九PMOS管的源极并连接浮动电源信号；

所述采样模块包括第八NMOS管、第十PMOS管、第五电阻和施密特触发器，

第十PMOS管的栅极连接控制电压，其源极连接所述上功率管分段驱动控制电路的输出端，其漏极连接第八NMOS管的漏极和施密特触发器的输入端并通过第五电阻后连接浮动地信号；

第八NMOS管的栅极连接所述驱动链模块中第三反相器的输出端，其源极连接浮动地信号；

所述控制电压的电压值为所述上功率管开启时的密勒平台电压与第十PMOS管的阈值电压的差值；

所述电流产生模块包括第四反相器、第五反相器、第六反相器、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第十一PMOS管、第十二PMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第一电阻、第二电阻、第三电阻、第四电阻和第一电容，

第四反相器的输入端连接所述采样模块中施密特触发器的输出端，其输出端连接第五反相器的输入端；

第六反相器的输入端连接第五反相器的输出端和第八PMOS管的栅极，其输出端连接第二PMOS管、第三PMOS管和第十一PMOS管的栅极；

第四PMOS管的栅极连接第二NMOS管和第四NMOS管的栅极以及所述驱动链模块中第一反相器的输出端，其源极连接第二PMOS管的漏极，其漏极连接第二NMOS管的漏极和第一电阻的一端；

第五PMOS管的栅源短接并连接第三PMOS管的漏极、第七PMOS管的源极、第六PMOS管的源极和漏极，其漏极连接第一电阻的另一端、第七PMOS管的漏极和第三NMOS管的栅极并通过第二电阻后连接浮动地信号；

第十二PMOS管的栅漏短接并连接第六NMOS管的漏极、第六PMOS管和第七PMOS管的栅极以及所述驱动链模块中第一PMOS管的栅极，其源极连接第十一PMOS管的漏极；

第八PMOS管的源极连接第二PMOS管、第三PMOS管和第十一PMOS管的源极并连接浮动电源信号，其漏极连接第三NMOS管的漏极和第六NMOS管的栅极；

第六NMOS管的源极连接所述驱动链模块中第七NMOS管的漏极；

第三电阻的一端连接浮动电源信号，其另一端通过第四电阻后连接第四NMOS管的漏极和第一电容的一端；

第五NMOS管的栅极连接所述驱动链模块中第二反相器的输出端，其漏极连接第四NMOS管的源极和第一电容的另一端，其源极连接第二NNOS管和第三NMOS管的源极并连接浮动地信号。

本发明的工作原理为：在分段驱动控制电路中，通过采样模块采集上功率管栅端的电平信息，从而判断上功率管开启过程中的分段点。在分段点之前的阶段，通过电流产生模块提供一股恒定大小的电流给上功率管栅端充电，减慢上功率管的开启速度；而在分段点之后的阶段，则与传统开启上功率管的方式相同，通过驱动链的形式，将上功率管的上拉管栅端电平拉低至低电源轨电平，以快速开启上功率管，减小上功率管开启过程中的交叠损耗。

本发明的有益效果为：本发明提出的分段驱动方式，以密勒平台结束点作为分段点，通过在密勒平台结束之前由电流产生模块提供一股恒定大小的电流给上功率管栅端充电，减慢上功率管的开启速度来减小快速电流变化；在退出密勒平台后以一股大电流给上功率管栅端供电以快速的开启上功率管，能够在牺牲一定的功耗和开启速度的基础上，有效降低上功率管开启过程中的电平和电流变化速度，即降低dv/dt和di/dt，并最终降低整个开关电源的EMI噪声；另外本发明能够在极短的时间内实现环路状态的建立，满足了高频应用需求。

附图说明

图1为上功率管开启过程中上功率管的漏源电压V_DS和漏源电流I_DS的变化过程波形图。

图2为本发明提出的适用于半桥栅驱动电路的上功率管分段驱动控制电路的原理图。

图3为本发明提出的适用于半桥栅驱动电路的上功率管分段驱动控制电路的具体实现电路图。

图4为本发明提出的适用于半桥栅驱动电路的上功率管分段驱动控制电路中电流产生模块的实现原理图。

具体实施方式

下面结合附图详细描述本发明的技术方案。

图1为开关电源中上功率管的开启过程示意图。分段驱动技术是针对上功率管开启过程中的不同阶段，通过分阶段施加大小不同的栅端充电电流，来实现对上功率管开启速度的分段控制，以降低上功率管开启过程中各节点电流和电压的变化速度。开关电源中包括浮动电源轨和低侧电源轨，低侧电源轨为低压电源VDD到地信号GND，浮动电源轨为浮动电源信号BST到浮动地信号SW，浮动地信号SW为上功率管和下功率管的开关节点，如图1所示，上功率管源端接浮动地信号SW，浮动地信号SW在上功率管开启时从0抬升至开关电源的输入电压Vin，而浮动电源信号BST比浮动地信号SW高5V。上功率管开启阶段，开关电源中产生的脉宽调制信号即PWM信号的上升沿输入栅驱动电路，驱动电路以RC充电的形式给功率管栅端充电并使得上功率管开启。上功率管的开启过程可以分为四个阶段，如图1右图中的四个阶段。其中从上功率管的栅源电压V_GS超过上功率管的阈值电压V_TH1到上功率管进入密勒平台之间的②阶段，上功率管工作在饱和区，负载对于开关电源输入信号Vin的抽载将会使得上功率管的导通电流I_DS迅速从0抬升至开关电源芯片的负载电流I_load，且电流变化速度极快；而在密勒平台期(③阶段)，上功率管处于饱和区，此时上功率管的栅源电压V_GS不变而栅端充电电流对上功率管栅漏寄生电容C_GD充电，使得上功率管栅端电平抬升；同时，由于上功率管的漏源寄生电容C_DS在这一阶段通过上功率管沟道向SW节点的放电过程，上功率管上将会产生较大的电流尖峰，且应用环境的Vin越高，上功率管关断时C_DS上存储的电荷越多，开启过程中和所带来的电流尖峰问题将会更加严重；而从上功率管C_DS泄放的电荷将会转移至开关电源下功率管的C_DS上，使得下功率管漏端电平，即SW电源轨的电平迅速抬升，这会使SW电源轨上产生较大的电平变化；上功率管上的快速电流变化可以理解成高频电流信号，该高频电流流经功率管的寄生电感，将会在电感上产生一定的电压变化，最终带来EMI噪声；而高速的电平切换过程经过寄生电容的耦合，同样会影响电路的正常工作。

因此本发明通过在密勒平台结束之前由电流产生模块提供一股恒定大小的电流给上功率管栅端充电，减慢上功率管的开启速度来减小快速电流变化；在退出密勒平台到上功率管完全开启这一阶段，为了避免功率管因较小的栅源电压造成的较大导通电阻而增大开启过程中的导通损耗的情况，本发明再这一阶段应采用传统驱动方案中通过驱动链以一股大电流给功率管栅端供电以快速的开启功率管的方式。这种对功率管开启过程进行分段，并针对不同阶段采用不同充电电流的方式开启上功率管的方式，能够在不牺牲较大电路性能的基础上降低电路的EMI噪声。

图2所示是本发明提出的适用于半桥栅驱动电路的上功率管分段驱动控制电路的原理图。本发明提出的控制方案的实现电路主要分为采样模块和电流产生模块两部分，其中，采样模块中采样管源端与上功率管的栅端相接，通过设置合理的采样管(对应图3中的第十PMOS管MP10)栅端直流电平即控制电压V_CON来判断上功率管是否退出密勒平台，进而控制上功率管栅端充电电流的大小。在上功率管开启的初始阶段，A点即采样管的漏端被初始化电阻下拉至浮动地信号SW，此时电流产生模块被使能，并将产生的电流通过电流镜镜像至上功率管栅端的充电管(对应图3中的第一PMOS管MP1)；此时，上功率管会以相较于传统方案中直接通过驱动链给功率管栅端供电更慢的速度来开启上功率管；而随着上功率管栅端电平的抬升，采样管的栅源电压V_GS逐渐增大，最终采样管开启并逐渐将A点电平冲高；当A点电平被冲高至后级施密特触发器的翻转电平时，施密特触发器的输出使得电流产生模块关断，第一PMOS管MP1栅端电平被直接下拉至SW，并开始以一股大电流给上功率管栅端充电，使得上功率管快速开启，以减小开启过程中的导通损耗，避免对电路的效率产生较大的影响。在这一控制方式下，由于A点电平在上功率管的栅源电压V_GS达到约V_CON+V_TH2时翻高，因此，通过将控制电压V_CON的电压值设置为功率管开启时的密勒平台电压V_MT-采样管即第十PMOS管MP10的阈值电压V_TH2即可采样到密勒平台的退出点。

图3给出了半桥栅驱动电路中应用分段驱动控制技术的具体实现电路，包括驱动链模块、采样模块和电流产生模块，其中驱动链模块包括第一反相器INV1、第二反相器INV2、第三反相器INV3、第一PMOS管MP1、第九PMOS管MP9、第一NMOS管MN1和第七NMOS管MN7，第一反相器INV1的输入端作为上功率管分段驱动控制电路的输入端，其输出端连接第二反相器INV2的输入端；第三反相器INV3的输入端连接第七NMOS管MN7和第九PMOS管MP9的栅极以及第二反相器INV2的输出端，其输出端连接第一NMOS管MN1的栅极；第一NMOS管MN1的漏极连接第一PMOS管MP1的漏极并作为上功率管分段驱动控制电路的输出端，其源极连接第七NMOS管MN7的源极并连接浮动地信号SW；第一PMOS管MP1的栅极连接第九PMOS管MP9的漏极，其源极连接第九PMOS管MP9的源极并连接浮动电源信号BST。

采样模块包括第八NMOS管MN8、第十PMOS管MP10、第五电阻R5和施密特触发器，第十PMOS管MP10的栅极连接控制电压，其源极连接上功率管分段驱动控制电路的输出端，其漏极连接第八NMOS管MN8的漏极和施密特触发器的输入端并通过第五电阻R5后连接浮动地信号SW；第八NMOS管MN8的栅极连接驱动链模块中第三反相器INV3的输出端，其源极连接浮动地信号SW；控制电压的电压值为上功率管开启时的密勒平台电压与第十PMOS管MP10的阈值电压的差值。

电流产生模块包括第四反相器INV4、第五反相器INV5、第六反相器INV6、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6、第七PMOS管MP7、第八PMOS管MP8、第十一PMOS管MP11、第十二PMOS管MP12、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6、第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4和第一电容C1，第四反相器INV4的输入端连接采样模块中施密特触发器的输出端，其输出端连接第五反相器INV5的输入端；第六反相器INV6的输入端连接第五反相器INV5的输出端和第八PMOS管MP8的栅极，其输出端连接第二PMOS管MP2、第三PMOS管MP3和第十一PMOS管MP11的栅极；第四PMOS管MP4的栅极连接第二NMOS管MN2和第四NMOS管MN4的栅极以及驱动链模块中第一反相器INV1的输出端，其源极连接第二PMOS管MP2的漏极，其漏极连接第二NMOS管MN2的漏极和第一电阻R1的一端；第五PMOS管MP5的栅源短接并连接第三PMOS管MP3的漏极、第七PMOS管MP7的源极、第六PMOS管MP6的源极和漏极，其漏极连接第一电阻R1的另一端、第七PMOS管MP7的漏极和第三NMOS管MN3的栅极并通过第二电阻R2后连接浮动地信号SW；第十二PMOS管MP12的栅漏短接并连接第六NMOS管MN6的漏极、第六PMOS管MP6和第七PMOS管MP7的栅极以及驱动链模块中第一PMOS管MP1的栅极，其源极连接第十一PMOS管MP11的漏极；第八PMOS管MP8的源极连接第二PMOS管MP2、第三PMOS管MP3和第十一PMOS管MP11的源极并连接浮动电源信号BST，其漏极连接第三NMOS管MN3的漏极和第六NMOS管MN6的栅极；第六NMOS管MN6的源极连接驱动链模块中第七NMOS管MN7的漏极；第三电阻R3的一端连接浮动电源信号BST，其另一端通过第四电阻R4后连接第四NMOS管MN4的漏极和第一电容C1的一端；第五NMOS管MN5的栅极连接驱动链模块中第二反相器INV2的输出端，其漏极连接第四NMOS管MN4的源极和第一电容C1的另一端，其源极连接第二NNOS管和第三NMOS管MN3的源极并连接浮动地信号SW。

本发明提出的分段驱动电路的输入受控于开关电源产生的脉宽调制信号PWM，脉宽调制信号PWM处于低侧电源轨，将其输入本发明的分段驱动电路之前，需要先经过电平位移电路将PWM信号的电源轨从低侧信号VDD-GND转换为浮动电源轨BST-SW，经过转换的PWM信号最终决定上功率管的开关状态。电流产生模块中，第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第八PMOS管MP8、第二NMOS管MN2、第四NMOS管MN4、第五NMOS管MN5为开关管，根据驱动链模块上传递的信号决定管子的开关状态，并最终决定整个分段驱动控制电路的工作模式。

在电路的输入端未翻高，即上功率管关断的阶段，A点(施密特触发器的输入端)、B点(第二反相器INV2的输出端)、D点(第六反相器INV6的输出端)的电平被置于浮动电源轨低电平即浮动地信号SW，C点(第一反相器INV1的输出端)、E点(第五反相器INV5的输出端)电平被置于浮动电源轨高电位即浮动电源信号BST，第二PMOS管MP2、第四NMOS管MN4、第三PMOS管MP3和第十一PMOS管MP11开启，而第五NMOS管MN5、第四PMOS管MP4、第八PMOS管MP8关断。

而上功率管开启阶段，从电平位移电路输出的控制信号经过由反相器构成的驱动链会首先去关断上功率管栅端的下拉管即第一NMOS管MN1，同时，第九PMOS管MP9和第七NMOS管MN7栅端翻高，开始开启上拉管即第一PMOS管MP1；由于C点电平翻低，第四PMOS管MP4开启而第二NMOS管MN2管关断，此时F点(第一反相器INV1的输出端)电位被拉高至浮动电源信号BST，并通过第一电阻R1和第二电阻R2的分压决定第三NMOS管MN3的栅端电平；第三NMOS管MN3随后导通，而第四NMOS管MN4关断第五NMOS管MN5开启，产生的导通电流流经第三电阻R3，决定第六NMOS管MN6的栅端电平；第六NMOS管MN6开启后，产生的电流流经第十二PMOS管MP12，该股电流一方面镜像至上功率管栅端上拉管即第一PMOS管MP1，用于产生一股稳定的上功率管栅端充电电流；另一方面，该电流作为电流反馈信号，镜像至第七PMOS管MP7，第七PMOS管MP7上的电流和流经第一电阻R1的电流会最终决定第三NMOS管MN3的电流大小，此时，电流产生模块构成负反馈，稳定第十二PMOS管MP12处的电流大小，并产生恒定的电流信号给上功率管栅端充电。

随着上功率管栅端电平的抬升，第十PMOS管MP10管脱离截止状态，开始将A节点冲高，当A节点电平越过施密特触发器的阈值电平时，施密特触发器的输出端翻低，电路判断上功率管已经度过密勒平台期，此时，D点电平被拉高，而E点电平拉低，第八PMOS管MP8开启，将第六NMOS管MN6栅端电平拉高至浮动电源信号BST，此时，第六NMOS管MN6工作状态为一开关管。随后，第一PMOS管MP1栅端被拉低至浮动地信号SW，开始以一股大电流给上功率管栅端充电，并最终令上功率管完全开启；而D点电平被拉高后，第二PMOS管MP2、第三PMOS管MP3、第十一PMOS管MP11均关断，反馈支路断开，整个电流产生模块将不再产生静态功耗。

若将上功率管栅端充电电流定义为I_G，针对图1所示的上功率管开启过程，在②阶段，由于上功率管的栅源电压V_GS从上功率管的阈值电压V_TH1抬升至密勒平台电压V_MT，上功率管的栅源寄生电容C_GS所需的充电时间为：

t＝(V_MT-V_TH)·C_GS/I_G

而在这段时间内，上功率管上过的电流从0抬升至负载电流I_load，则电流变化的速度大小可以定义为：

通过减小I_G，可以减小电流的变化速度。

而在③阶段，I_G给上功率管的栅漏寄生电容C_GD充电，C_GD两极板之间的压差变化为开关电源输入电压Vin，则充电时间为：

而在这一段时间内，上功率管的漏源寄生电容C_DS泄放的电荷同上，流经上功率管的电流的关系可以表示为：

而浮动电源轨电平变化的速度可以表示为：

通过减小I_G的大小，拉长密勒平台期的时间，可以降低浮动电源轨电平变化的速度，同时使得C_DS上的电荷泄放速度变缓，减小电流尖峰的大小。

图4给出了本发明中电流产生模块的实现原理图，电流产生模块采用了电流镜之间添加共源放大器的结构构成负反馈。设流经第十二PMOS管MP12的电流大小为I₁，则其镜像至第七PMOS管MP7的电流I_feedback为：

I_feedback＝K_MP7/K_MP12·I₁

其中K_MP7、K_MP12为第七PMOS管MP7和第十二PMOS管MP12的宽长比。

电流I_feedback与第一电阻R1、第二电阻R2共同决定第三NMOS管MN3栅源电压：

V_GS,MN3＝R₂/R₁+R₂·(BST-SW+I_feedback·R_H1)

由于第三NMOS管MN3工作在饱和区，流经第三NMOS管MN3的导通电流I₂流经第五电阻R5并最终决定第六NMOS管MN6的栅端电平：

第六NMOS管MN6工作于饱和区，其栅源电压最终会决定I₁的大小：

K_MN3、K_MN6为第三NMOS管MN3、第六NMOS管MN6的宽长比，为第三NMOS管MN3、第六NMOS管MN6的栅源电压。同时，通过电流镜的镜像作用，I₁最终被镜像至上功率管上拉管MP1管上，产生一股恒定的充电电流给上功率管栅端充电，控制上功率管的开启速度，上功率管栅端充电电流大小为：

I_charge＝K_MP1/K_MP12·I₁

即通过电流反馈，电流产生模块能够在上功率管密勒平台退出前给上功率管栅端提供一股稳定的充电电流，充电电流大小由电路内部各个管子的尺寸以及电阻阻值决定，通过设置合适的管子尺寸和电阻阻值可以提供合适的充电电流。

作为负反馈系统，环路的稳定性也是设计中需要考虑的问题。由于上功率管的开启过程时间较短，因此该电流产生模块需要在较短的时间内实现电路状态的建立，即电路需要较大的带宽。在电路中，补偿电阻即第四电阻R4和补偿电容即第一电容C1给系统引入了一个左半平面极点P₀和左半平面零点Z₁；电路的次主极点P₁位于第十二PMOS管MP12漏端处，其中左半平面极点P₀、左半平面零点Z₁和次主极点P₁分别表示为：

p₀＝1/C₁·(R₅+R₄)

z₁＝1/C₁·R₄

p₁＝g_{m_MP12}/C_para

g_{m_MP12}为第十二PMOS管MP12的跨导，C_para为G节点存在的寄生电容。

P₀作为芯片的主极点，位于较高频率的位置，而Z₁位于相较于P₀较高的频率，用于进一步扩展电路的带宽和补偿相位的损失，P₁由G节点的寄生电容决定，位于高于零点Z₁的频率处。由于电路的主极点位置较靠高频，单位增益带宽GBW较大，即能够在极短的时间内实现环路状态的建立，满足了该电路的高频应用需求。

本领域的普通技术人员可以根据本发明公开的这些技术启示做出各种不脱离本发明实质的其它各种具体变形和组合，这些变形和组合仍然在本发明的保护范围内。

Claims (1)

1.适用于半桥栅驱动电路的上功率管分段驱动控制电路，其特征在于，包括驱动链模块、采样模块和电流产生模块，

所述驱动链模块包括第一反相器、第二反相器、第三反相器、第一PMOS管、第九PMOS管、第一NMOS管和第七NMOS管，

第一反相器的输入端作为所述上功率管分段驱动控制电路的输入端，其输出端连接第二反相器的输入端；

第三反相器的输入端连接第七NMOS管和第九PMOS管的栅极以及第二反相器的输出端，其输出端连接第一NMOS管的栅极；

第一NMOS管的漏极连接第一PMOS管的漏极并作为所述上功率管分段驱动控制电路的输出端，其源极连接第七NMOS管的源极并连接浮动地信号；

第一PMOS管的栅极连接第九PMOS管的漏极，其源极连接第九PMOS管的源极并连接浮动电源信号；

所述采样模块包括第八NMOS管、第十PMOS管、第五电阻和施密特触发器，

第十PMOS管的栅极连接控制电压，其源极连接所述上功率管分段驱动控制电路的输出端，其漏极连接第八NMOS管的漏极和施密特触发器的输入端并通过第五电阻后连接浮动地信号；

第八NMOS管的栅极连接所述驱动链模块中第三反相器的输出端，其源极连接浮动地信号；

所述控制电压的电压值为所述上功率管开启时的密勒平台电压与第十PMOS管的阈值电压的差值；

所述电流产生模块包括第四反相器、第五反相器、第六反相器、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第十一PMOS管、第十二PMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第一电阻、第二电阻、第三电阻、第四电阻和第一电容，

第四反相器的输入端连接所述采样模块中施密特触发器的输出端，其输出端连接第五反相器的输入端；

第六反相器的输入端连接第五反相器的输出端和第八PMOS管的栅极，其输出端连接第二PMOS管、第三PMOS管和第十一PMOS管的栅极；

第四PMOS管的栅极连接第二NMOS管和第四NMOS管的栅极以及所述驱动链模块中第一反相器的输出端，其源极连接第二PMOS管的漏极，其漏极连接第二NMOS管的漏极和第一电阻的一端；

第五PMOS管的栅源短接并连接第三PMOS管的漏极、第七PMOS管的源极、第六PMOS管的源极和漏极，其漏极连接第一电阻的另一端、第七PMOS管的漏极和第三NMOS管的栅极并通过第二电阻后连接浮动地信号；

第十二PMOS管的栅漏短接并连接第六NMOS管的漏极、第六PMOS管和第七PMOS管的栅极以及所述驱动链模块中第一PMOS管的栅极，其源极连接第十一PMOS管的漏极；

第八PMOS管的源极连接第二PMOS管、第三PMOS管和第十一PMOS管的源极并连接浮动电源信号，其漏极连接第三NMOS管的漏极和第六NMOS管的栅极；

第六NMOS管的源极连接所述驱动链模块中第七NMOS管的漏极；

第三电阻的一端连接浮动电源信号，其另一端通过第四电阻后连接第四NMOS管的漏极和第一电容的一端；

第五NMOS管的栅极连接所述驱动链模块中第二反相器的输出端，其漏极连接第四NMOS管的源极和第一电容的另一端，其源极连接第二NNOS管和第三NMOS管的源极并连接浮动地信号。