CN107204761A - 一种功率管驱动电路 - Google Patents

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Abstract

本发明涉及功率管控制技术领域，尤其涉及一种功率管驱动电路，包括电压比较器、与非门、第一非门、第二非门、与门、第一缓冲器、第二缓冲器、第一PMOS管、第二PMOS管、第三PMOS管、第一NMOS管、第二NMOS管和电流源，在被驱动功率管由关断到导通过程中，通过电流源的较小电流对被驱动的功率管栅极电容充电，使得功率管缓慢开启，从而减小功率管开启过程中栅极电压过冲和振荡、减缓功率管漏极电压下降速度、减小功率管电流尖峰，从而达到保护功率管、优化EMI问题、减少功率管在开启过程中对系统其它电路产生的电磁干扰的目的，在功率管完成开启后，通过大电流对功率管栅极电容充电，快速减小功率管导通电阻。

Description

一种功率管驱动电路
技术领域
本发明涉及功率管控制技术领域，尤其涉及一种功率管驱动电路。
背景技术
功率管作为一种常用开关器件，被广泛应用于电子设备。如图1所示，为功率管的常规应用示意图。基于功率管的性能，理想的功率管开启过程中波形图如图2所示，功率管驱动电路对功率管的栅源寄生电容Cgs充电，当功率管栅极电压上升到其阈值电压Vth时，功率管开始开启，功率管漏极电压开始下降。因为功率管栅极和漏极之间的寄生电容Cgd构成了密勒电容，在功率管漏极电压下降过程中功率管栅极电压在保持在等于Vth，此时功率管工作在饱和区。直至漏极电压下降到接近0V之后，功率管栅极电压继续上升，之后功率管工作在线性区。
但实际应用中，功率管驱动电路的传统结构如图3所示，Buffer1和Buffer2通常是一串驱动电流逐级增大的反向器，当输入端的控制信号由低电平变为高电平时，Buffer1快速将下管N1的栅极拉低，使下管N1快速关断；Buffer2快速将上管P1的栅极拉低，使上管P1快速导通，P1导通后，电流从电源通过上管P1流入功率管栅极，开启功率管。当功率管的栅极电压高于其阈值电压Vth后就会产生导通功耗，功率管的导通损耗与功率管导通电阻成正比，而功率管的导通电阻随栅极电压增大而减小。为了减小功率管导通损耗，需要减小功率管导通电阻，因此通常的电路设计中会将上管P1的漏极输出电流设计得很大，以提高功率管栅极电压的上升速度。
如图4所示，为传统的功率管驱动电路的波形示意图。当上管P1的漏极输出电流设计的很大时，功率管栅极电压上升很快，会导致在功率管密勒平台电压处产生较大的电压振荡波形，并伴随较大的电压过冲，而栅极电压过冲和较大的功率管电流可能引起功率管损坏，从而降低系统的可靠性。另外，由于功率管栅极电压快速上升的同时伴随漏极电压快速下降和功率管电流快速上升，基于dv/dt产生电场、di/dt产生磁场的原理，必然会导致电场干扰和磁场干扰，这两种干扰都会对功率管周围运行的电子设备造成不能忍受的电磁干扰，引起系统EMI性能下降，电磁干扰严重时，会导致整个电子系统失灵。
发明内容
针对现有技术中的问题，本发明提供一种可减小功率管栅极电压过冲的功率管驱动电路。
为实现以上技术目的，本发明的技术方案是：一种功率管驱动电路，包括电压比较器、与非门、第一非门、第二非门、与门、第一缓冲器、第二缓冲器、第一PMOS管、第二PMOS管、第三PMOS管、第一NMOS管、第二NMOS管和电流源，所述第一缓冲器用于驱动第一PMOS管，所述第二缓冲器用于驱动第一NMOS管；
所述第一PMOS管的栅极与第一缓冲器的输出端相连；
所述第一PMOS管的源极、第二PMOS管的源极和第三PMOS管的源极相连且与电源连接；
所述第一PMOS管的漏极、第二PMOS管的漏极、第一NMOS管的漏极和电压比较器的同相输入端相连且与被驱动功率管的栅极相连；
所述第二PMOS管的栅极、第三PMOS管的栅极、第三PMOS管的漏极和第二NMOS管的漏极相连；
所述第二NMOS管的栅极与与门的输出端相连，源极经电流源后接地线；
所述第一NMOS管的栅极与第二缓冲器的输出端相连，源极接地线；
所述电压比较器的反相输入端作为参考电压输入端，输出端分别与与非门的第一输入端和第一非门的输入端相连，其中参考电压值为VREF＝Vth，Vth为被驱动功率管的栅极阈值电压；
所述与非门的第二输入端分别与与门的第二输入端和第二非门的输入端相连且作为驱动电路控制信号的输入端，输出端与第一缓冲器的输入端相连；
所述第一非门的输出端与与门的第一输入端相连；
所述第二非门的输出端与第二缓冲器的输入端相连；
流过所述第二PMOS管的电流是电流源的N倍，N等于第二PMOS管和第三PMOS管的宽长比的比值。
从以上描述可以看出，本发明具备以下优点：在被驱动功率管由关断到导通过程中，通过较小电流对被驱动的功率管栅极电容充电，使得功率管缓慢开启，从而减小功率管开启过程中栅极电压过冲和振荡、减缓功率管漏极电压下降速度、减小功率管电流尖峰，从而达到保护功率管、优化EMI问题、减少功率管在开启过程中对系统其它电路产生的电磁干扰的目的。在功率管完成开启后，通过大电流对功率管栅极电容充电，快速减小功率管导通电阻。
作为优选，所述第一缓冲器由驱动电流逐级增大的多个反向器串联构成。
作为优选，所述第二缓冲器由驱动电流逐级增大的多个反向器串联构成。
附图说明
图1是现有技术功率管的应用示意图；
图2是理想的功率管开启过程波形示意图；
图3是现有技术功率管驱动电路结构示意图；
图4是现有技术功率管驱动电路波形示意图；
图5是本发明功率管驱动电路结构示意图；
图6是本发明第一缓冲器和第二缓冲器电路结构示意图；
图7是本发明功率管驱动电路波形示意图。
具体实施方式
结合图5至图7，详细说明本发明的一个具体实施例，但不对本发明的权利要求做任何限定。
如图5所示，一种功率管驱动电路，包括电压比较器、与非门NAND、第一非门NOT1、第二非门NOT2、与门AND、第一缓冲器Buffer1、第二缓冲器Buffer2、第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第一NMOS管N1、第二NMOS管N1和电流源I1，第一缓冲器Buffer1用于驱动第一PMOS管P1，所述第二缓冲器Buffer2用于驱动第一NMOS管N1；
第一PMOS管P1的栅极与第一缓冲器Buffer1的输出端相连；
第一PMOS管P1的源极、第二PMOS管P2的源极和第三PMOS管P3的源极相连且与电源连接；
第一PMOS管P1的漏极、第二PMOS管P2的漏极、第一NMOS管N1的漏极和电压比较器的同相输入端相连且与被驱动功率管的栅极相连；
第二PMOS管P1的栅极、第三PMOS管P3的栅极、第三PMOS管P3的漏极和第二NMOS管N2的漏极相连；
第二NMOS管N2的栅极与与门AND的输出端相连，源极经电流源后接地线；
第一NMOS管N1的栅极与第二缓冲器Buffer2的输出端相连，源极接地线；
电压比较器的反相输入端作为参考电压输入端，输出端与分别与与非门NAND的第一输入端和第一非门NOT1的输入端相连，其中参考电压值为VREF＝Vth，Vth为被驱动功率管的栅极阈值电压；
与非门NAND的第二输入端分别与与门AND的第二输入端和第二非门NOT2的输入端相连且作为驱动电路控制信号的输入端，输出端与第一缓冲器Buffer1的输入端相连；
第一非门NOT1的输出端与与门AND的第一输入端相连；
第二非门NOT2的输出端与第二缓冲器Buffer2的输入端相连；
流过所述第二PMOS管的电流是电流源的N倍，N等于第二PMOS管和第三PMOS管的宽长比的比值。
本发明的工作原理为：
第二PMOS管P2和第三PMOS管P3构成电流镜，流过P3的电流由电流源I1设置，可以是比较小的电流，从而减小驱动电路的静态电流，流过P2的电流是电流源I1的N倍，N由P2和P3的宽长比的比值确定。当驱动电路控制信号输入端的控制信号由低电平变为高电平时，第二缓冲器Buffer2快速将第一NMOS管N1的栅极电压拉低，N1快速关断，第二NMOS管N2快速导通，第一缓冲器Buffer1输出保持高电平，第一PMOS管P1保持关断。电流从电源通过P2流入功率管栅极，功率管栅极电压上升，功率管栅极充电电流值由电流源I1控制。当功率管栅极电压上升到Vth后，功率管导通，功率管漏极电压下降。由于功率管栅极电压连接到电压比较器的同相输入端，当功率管栅极电压上升到比功率管栅极的阈值电压Vth高时，电压比较器输出端信号由低电平变为高电平，第一缓冲器Buffer1输入信号变为低电平，Buffer1快速将第一PMOS管P1的栅极电压拉低，P1快速导通，电流从电源通过P1流入功率管栅极。为避免电流源I1和第三PMOS管P3持续导通导致功耗损失，在电压比较器输出端信号由低电平变为高电平后，第二NMOS管N2关断。功率管栅极电压上升到比功率管阈值电压Vth高时，功率管完全导通，为减小功率管导通电阻，第一PMOS管P1的漏极输出电流可以设计的很大，使功率管栅极电压快速上升，从而减小功率管的导通损耗。
如图6所示，第一缓冲器Buffer1和第二缓冲器Buffer2均可以由驱动电流逐级增大的多个反向器串联构成。
如图7所示，为本发明功率管驱动电路波形示意图。电流源I1的电流值可以设计的较小，从而使得功率管电压从0V上升到Vth的过程中，功率管栅极电压缓慢上升，不会产生栅极电压过冲和振荡，避免功率管因电压过冲而损坏。因为功率管开启过程中，栅极电压缓慢上升，漏极电流也缓慢上升，不会产生快速的电流变化和电流尖峰，功率管漏极电压下降速度也变缓慢。
综上所述，本发明具有以下优点：
与现有技术相比，本发明采用电流镜结构控制功率管开启过程中栅极电压的上升速度，对开启过程中的功率管电流并不做控制，通过检测功率管栅极电压，在功率管栅极电压高于其阈值电压Vth时，拉升功率管栅极电压。本发明能够减小功率管开启过程中产生的栅极电压过冲和振荡，减小漏极电流尖峰，防止功率管损坏，提高了系统的可靠性；同时，减缓功率管漏极电压下降速度、减小功率管电流尖峰，从而避免快速的电压、电流突变，减少功率管在开启过程对系统其它电路产生的电场和磁场干扰，优化了系统EMI性能，使系统更容易符合电磁兼容标准。
可以理解的是，以上关于本发明的具体描述，仅用于说明本发明而并非受限于本发明实施例所描述的技术方案。本领域的普通技术人员应当理解，仍然可以对本发明进行修改或等同替换，以达到相同的技术效果；只要满足使用需要，都在本发明的保护范围之内。

Claims (3)

1.一种功率管驱动电路，其特征在于：包括电压比较器、与非门、第一非门、第二非门、与门、第一缓冲器、第二缓冲器、第一PMOS管、第二PMOS管、第三PMOS管、第一NMOS管、第二NMOS管和电流源，所述第一缓冲器用于驱动第一PMOS管，所述第二缓冲器用于驱动第一NMOS管；
所述第一PMOS管的栅极与第一缓冲器的输出端相连；
所述第一PMOS管的源极、第二PMOS管的源极和第三PMOS管的源极相连且与电源连接；
所述第一PMOS管的漏极、第二PMOS管的漏极、第一NMOS管的漏极和电压比较器的同相输入端相连且与被驱动功率管的栅极相连；
所述第二PMOS管的栅极、第三PMOS管的栅极、第三PMOS管的漏极和第二NMOS管的漏极相连；
所述第二NMOS管的栅极与与门的输出端相连，源极经电流源后接地线；
所述第一NMOS管的栅极与第二缓冲器的输出端相连，源极接地线；
所述电压比较器的反相输入端作为参考电压输入端，输出端分别与与非门的第一输入端和第一非门的输入端相连，其中参考电压值为VREF＝Vth，Vth为被驱动功率管的栅极阈值电压；
所述与非门的第二输入端分别与与门的第二输入端和第二非门的输入端相连且作为驱动电路控制信号的输入端，输出端与第一缓冲器的输入端相连；
所述第一非门的输出端与与门的第一输入端相连；
所述第二非门的输出端与第二缓冲器的输入端相连；
流过所述第二PMOS管的电流是电流源的N倍，N等于第二PMOS管和第三PMOS管的宽长比的比值。
2.根据权利要求1所述的功率管驱动电路，其特征在于：所述第一缓冲器由驱动电流逐级增大的多个反向器串联构成。
3.根据权利要求1所述的功率管驱动电路，其特征在于：所述第二缓冲器由驱动电流逐级增大的多个反向器串联构成。
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