CN115694140A - 一种应用于降压型dc-dc转换器的驱动电路 - Google Patents

一种应用于降压型dc-dc转换器的驱动电路 Download PDF

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Abstract

本发明公开了一种应用于降压型DC‑DC转换器的驱动电路，包括缓冲单元101、功率级开关102；所述缓冲单元101用于对驱动信号的驱动能力进行逐级放大；所述功率级开关102中包括开关接点SW，用于实现所述开关接点SW的导通控制选择。本发明能够有效地遏制开关振铃，保持相同的开关接点上升速度的基础上，减小振铃，使电压尖峰的高度大大降低，使得高侧驱动级和低侧驱动级的开关管工作在其安全工作区；相同的，在保持相同的振铃幅度下，本发明能提高开关接点的上升/下降速度，使开关损耗更小，系统频率更高。

Description

一种应用于降压型DC-DC转换器的驱动电路
技术领域
本发明属于电子技术领域，特别是涉及一种应用于降压型DC-DC转换器的驱动电路。
背景技术
DC-DC降压型转换电路中的功率管在开关时，如果开关速度过快,开关接点电压上升斜率过大会使得寄生电感与MOS管的寄生电容产生谐振，导致开关接点产生严重的振铃。开关的振铃会对功率管造成很大的影响，如果振铃的幅度过高，甚至会损害功率管，而开关速度过慢则会影响DC-DC转换器的效率。
开关振铃的幅度跟驱动电路的驱动能力相关，更强的驱动能力会导致更快速的开关上升下降的速度，同时也会导致开关产生更大的振铃。为了防止过快的驱动带来的过大的电压尖峰对功率管造成损害，传统的驱动电路的开关速度被限制在一定水平下。或者说，为了实现更快的开关速度，功率级开关必须承受更大的振铃。
发明内容
本发明的目的是提供一种应用于降压型DC-DC转换器的驱动电路，以解决上述现有技术存在的问题。
为实现上述目的，本发明提供了一种应用于降压型DC-DC转换器的驱动电路，包括缓冲单元、功率级开关；所述功率级开关中包括开关接点；
所述缓冲单元用于对驱动信号的驱动能力进行逐级放大；
所述功率级开关用于实现所述开关接点的导通控制选择。
可选地，所述缓冲单元包括上管驱动缓冲与下管驱动缓冲，所述上管驱动缓冲与所述下管驱动缓冲均由两个及以上的反相器单元串接级联组成。
可选地，所述上管驱动缓冲与下管驱动缓冲的沟道宽度由前至后逐级增大，最终输出至功率级开关的输入端，使所述驱动信号在功率级驱动的栅极下，驱动能力达到最大。
可选地，所述功率级开关包括上管开关、下管开关，所述上管开关包括第一PMOS管、第二PMOS管、第三PMOS管，所述下管开关包括第一NMOS管、第二NMOS管、第三NMOS管。
可选地，所述第一PMOS管、第三PMOS管的栅极分别连接所述缓冲单元中上管驱动缓冲与下管驱动缓冲的输入；
所述第一PMOS管、第三PMOS管的漏极、以及所述第二PMOS管的栅极与所述开关接点连接；
所述第一PMOS管、所述第二PMOS管的源极与输入电压VIN连接，所述第二PMOS管的漏极与所述第三PMOS管的源级连接。
可选地，在使用所述上管开关时，所述开关接点的电压快速上升；当所述开关接点的电压快速上升后，所述第二PMOS管截断PMOS管的通路，使所述开关接点的电压上升速度减缓。
可选地，所述第一NMOS管、第二NMOS管的栅极分别连接所述缓冲单元中上管驱动缓冲与下管驱动缓冲的输出；
所述第一NMOS管、所述第二NMOS管的漏极、以及所述第三NMOS管的栅极与所述开关接点连接；
所述第一NMOS管、所述第三NMOS管的源极接地；
所述第三NMOS管的漏极与所述第二NMOS管的源级连接。
可选地，在使用所述下管开关时，所述开关接点的电压快速下降；当所述开关接点的电压快速下降后，所述第三NMOS管截断NMOS管的通路，使所述开关接点的电压下降速度减缓。
本发明的技术效果为：
本发明能够有效地遏制开关振铃，保持相同的开关接点上升速度的基础上，减小振铃，使电压尖峰的高度大大降低，使得高侧驱动级和低侧驱动级的开关管工作在其安全工作区；相同的，在保持相同的振铃幅度下，本发明能提高开关接点的上升/下降速度，使开关损耗更小，系统频率更高。
附图说明
构成本申请的一部分的附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
图1为本发明实施例中的一种用于降压型DC-DC转换器的驱动电路原理图；
图2为本发明实施例中的开关驱动信号时钟图；
图3为本发明实施例中的驱动电路有寄生电感影响时的过冲波形图；
附图标记：ΦP-上管驱动缓冲，ΦN-下管驱动缓冲，101-缓冲单元，102-功率级开关，103-上管开关，104-下管开关，SW-开关接点，VIN-输入电压，M0-第一PMOS管，M2-第二PMOS管，M3-第三PMOS管，M1-第一NMOS管，M4-第二NMOS管，M5-第三NMOS管。
具体实施方式
需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。
为了使本发明的技术特点、电路构成、功能与使用场景直观易懂，下面将结合图示，进一步阐述本发明，在以下表述中，除非特别说明，术语“使能”、“连”、“连接”应是广义上的理解。
实施例一
如图1-3所示，本实施例中提供一种应用于降压型DC-DC转换器的驱动电路，包括缓冲单元101、功率级开关102，其中,
所述缓冲单元101，用于逐级放大驱动信号的驱动能力，使功率级开关获得更短的开关时间，获得更快的通断速度；
所述功率级开关102，用于实现DC-DC降压型转换电路开关接点SW的导通控制选择。
ΦP与ΦN输入控制信号如图2所示，为非交叠时钟输出，目的是避免PMOS与NMOS开关同时导通而产生浪涌电流，对电路产生影响，同时也避免了一定的功率损耗。
（1）缓冲电路101，功率管的面积较大，同时其寄生电容CGS以及CGD也比较大，如果需要保证其开关速度，就需要增大其前级驱动电流，缓冲区内的buffer尺寸由前至后逐渐增大，在上下两个功率级开关的输入端，驱动电流达到最大。
（2）功率级开关102，其中有PMOS：M0、M2、M3，NMOS：M1、M4、M5。
所述缓冲单元101包括上管和下管两路驱动缓冲，每路驱动缓冲由两个及以上反相器单元串接级联组成，其沟道宽度由前至后逐级增大，最终输出至功率级开关的输入端，使驱动信号在功率级驱动的栅极，驱动能力达到最大。
在本发明的一个实施例中，所述功率级开关包括上管开关103、下管开关104组成，上管开关103由M0、M2、M3三个大功率PMOS组成，下管开关104由M1、M4、M5三个大功率NMOS组成，其中，
所述PMOS管M0、M3的栅极连接至驱动缓冲的输出，M0、M3的漏极以及M2的栅极连接至开关接点SW,M0、M2的源极连接至输入电压VIN，M2的漏极连接至M3的源级；在使用上管开关103将SW电压拉高时，由于SW节点电压初始为低，栅极连接至SW的M2导通，并且M0、M3的栅极也为低，所以一开始两路PMOS通路 - M0、M2通路与M3通路均导通；因此，一开始SW电压上升速度很快，而在SW电压升上来后，栅极连接至SW的M2随即截至-第二路PMOS通路被关断，则此时SW电压上升速度被减缓。
所述NMOS管M1、M4的栅极连接至驱动缓冲的输出，M1、M4的漏极以及M5的栅极连接至开关接点SW,M1、M5的源极连接至地，M5的漏极与M4的源级相连接；在使用下管开关104将SW电压拉低时，由于SW电压初始为高，并且M1、M4的栅极也为高，所以一开始两路NMOS通路-M4、M5通路与M1通路均导通；因此，一开始SW电压下降速度很快，而在SW电压降下来后，栅极连接至SW的M5随即截至-第二路NMOS通路被关断，则此时SW电压下降速度被减缓。通过这种方式，就可以在保证其开关速度的同时又能减小开关接点产生的振铃。
如图3所示，DC-DC降压型转换电路中的功率管在开关时，如果开关速度过快,开关接点电压上升斜率过大会使得寄生电感与MOS管的寄生电容产生谐振，导致开关接点产生严重的振铃。以上管开关103将SW电压拉高时的情形为例，V*(t)-t图形表现了在此期间SW接点电压随时间变化的曲线示意图。
在0时刻，输入驱动电压由高变为低，功率驱动级PMOS-M0、M3导通，同时，因为在DC-DC电路中SW端对地存在较大的电容，所以SW端的电压上升时间比功率驱动级PMOS的栅极电压上升时间长很多。因此，在0时刻附近SW端电压依然很低，即M2管依旧保持导通状态，即0-t0期间，M0、M2、M3均保持导通状态；因此，SW节点的电压在0-t1期间上升速度很快，即斜率很大；在t0时刻，SW接点电压上升到一定程度，使M2截止，而M0保持导通；因此在t0-t1期间SW节点的电压在上升速度减缓，斜率与传统电路V(t)在0-t2期间的电压上升斜率相同；因此，在振铃幅度保持不变的情况下，开关接点电压上升的速度小于传统的驱动电路，使开关损耗更小，系统频率更高。
以上所述，仅为本申请较佳的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应该以权利要求的保护范围为准。

Claims (8)

1.一种应用于降压型DC-DC转换器的驱动电路，其特征在于，包括缓冲单元（101）、功率级开关（102）；所述功率级开关（102）中包括开关接点（SW）；
所述缓冲单元（101）用于对驱动信号的驱动能力进行逐级放大；
所述功率级开关（102）用于实现所述开关接点（SW）的导通控制选择。
2.根据权利要求1所述的应用于降压型DC-DC转换器的驱动电路，其特征在于，所述缓冲单元（101）包括上管驱动缓冲与下管驱动缓冲，所述上管驱动缓冲与所述下管驱动缓冲均由两个及以上的反相器单元串接级联组成。
3.根据权利要求2所述的应用于降压型DC-DC转换器的驱动电路，其特征在于，所述上管驱动缓冲与下管驱动缓冲的沟道宽度由前至后逐级增大，最终输出至功率级开关的输入端，使所述驱动信号在功率级驱动的栅极下，驱动能力达到最大。
4.根据权利要求1所述的应用于降压型DC-DC转换器的驱动电路，其特征在于，所述功 率级开关（102）包括上管开关（103）、下管开关（104），所述上管开关（103）包括第一PMOS管
Figure 800091DEST_PATH_IMAGE001
、第二PMOS管
Figure 451652DEST_PATH_IMAGE002
、第三PMOS管
Figure 700231DEST_PATH_IMAGE003
，所述下管开关（104）包括第一NMOS管
Figure 767544DEST_PATH_IMAGE004
、第二NMOS管
Figure 50758DEST_PATH_IMAGE005
、第三NMOS管
Figure 607641DEST_PATH_IMAGE006
。
5.根据权利要求4所述的应用于降压型DC-DC转换器的驱动电路，其特征在于，所述第 一PMOS管
Figure 343516DEST_PATH_IMAGE001
、第三PMOS管
Figure 11258DEST_PATH_IMAGE003
的栅极分别连接所述缓冲单元（101）中上管驱动缓冲 与下管驱动缓冲的输入；
所述第一PMOS管
Figure 148978DEST_PATH_IMAGE001
、第三PMOS管
Figure 814446DEST_PATH_IMAGE003
的漏极、以及所述第二PMOS管
Figure 37617DEST_PATH_IMAGE002
的栅 极与所述开关接点（SW）连接；
所述第一PMOS管
Figure 243470DEST_PATH_IMAGE001
、所述第二PMOS管
Figure 501276DEST_PATH_IMAGE002
的源极与输入电压VIN连接，所述第二 PMOS管
Figure 399962DEST_PATH_IMAGE002
的漏极与所述第三PMOS管
Figure 110429DEST_PATH_IMAGE003
的源级连接。
6.根据权利要求4所述的应用于降压型DC-DC转换器的驱动电路，其特征在于，在使用 所述上管开关（103）时，所述开关接点（SW）的电压快速上升；当所述开关接点（SW）的电压快 速上升后，所述第二PMOS管
Figure 57656DEST_PATH_IMAGE002
截断PMOS管的通路，使所述开关接点（SW）的电压上升速 度减缓。
7.根据权利要求4所述的应用于降压型DC-DC转换器的驱动电路，其特征在于，所述第 一NMOS管
Figure 169969DEST_PATH_IMAGE004
、第二NMOS管
Figure 973977DEST_PATH_IMAGE005
的栅极分别连接所述缓冲单元（101）中上管驱动缓冲 与下管驱动缓冲的输出；
所述第一NMOS管
Figure 171740DEST_PATH_IMAGE004
、所述第二NMOS管
Figure 984975DEST_PATH_IMAGE005
的漏极、以及所述第三NMOS管
Figure 951794DEST_PATH_IMAGE006
的 栅极与所述开关接点（SW）连接；
所述第一NMOS管
Figure 395545DEST_PATH_IMAGE004
、所述第三NMOS管
Figure 815025DEST_PATH_IMAGE006
的源极接地；
所述第三NMOS管
Figure 166372DEST_PATH_IMAGE006
的漏极与所述第二NMOS管
Figure 253277DEST_PATH_IMAGE005
的源级连接。
8.根据权利要求4所述的应用于降压型DC-DC转换器的驱动电路，其特征在于，在使用 所述下管开关（104）时，所述开关接点（SW）的电压快速下降；当所述开关接点（SW）的电压快 速下降后，所述第三NMOS管
Figure 664666DEST_PATH_IMAGE006
截断NMOS管的通路，使所述开关接点（SW）的电压下降速 度减缓。
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