CN107947784A

CN107947784A - 一种高性能输出驱动电路

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Publication number: CN107947784A
Application number: CN201710986287.3A
Authority: CN
Inventors: 刘雯; 胡晓明; 浦珺慧
Original assignee: Shanghai Huali Microelectronics Corp
Current assignee: Shanghai Huali Microelectronics Corp
Priority date: 2017-10-20
Filing date: 2017-10-20
Publication date: 2018-04-20
Anticipated expiration: 2037-10-20
Also published as: CN107947784B

Abstract

本发明公开了一种高性能输出驱动电路，包括:输出逻辑单元，用于在使能信号E的控制下将芯片内核的输出DOUT转换为两路受控输出信号；电平转换单元，用于将芯片内核的低电源电压电平的两路受控输出信号转换为IO接口电路的高电源电压电平的两路受控高压输出信号，并输出至缓冲器单元；缓冲器单元，用于逐级增大驱动能力，以驱动输出级的大尺寸MOS管；输出级，用于向焊盘传送输出信号OUT以提供驱动外围电路所需的驱动电流，驱动输出负载，通过本发明，可有效降低IO接口电路的高电源电压VCCIO、地VSSIO对寄生电容充放电时寄生电阻上的电压变化对整个输出电路工作的影响，提高输出电路工作的可靠性。

Description

一种高性能输出驱动电路

技术领域

本发明涉及一种输出驱动电路，特别是涉及一种高性能输出驱动电路。

背景技术

IO接口电路(输入输出接口电路)广泛应用于各类型IP电路中，IO电路的正常工作与否直接决定了整个IP电路的可用性。

图1显示了一个普遍应用的现有技术的输出驱动电路，该电路包括输出逻辑部分、电平转换部分、缓冲器部分和输出驱动管，其中缓冲器部分仅由偶数个反相器构成。目前的大规模集成电路信号越发复杂，所需的PIN脚增多，例如SRAM等芯片仅输入输出PIN就有几十个，而芯片整体IO个数有限，部分输出PIN距离VCCIO和VSSIO PIN较远，Metal走线很长，引入了电源和地上串联的寄生电阻。如图2示意，在输出端信号由低到高翻转时，VCCIO对输出端寄生电容充电，电流流经VCCIO上的串联寄生电阻后会产生分压，使该IO的实际电源电压出现一定幅度的下降。同样，在输出端信号由高到低翻转时，输出端寄生电容对VSSIO放电，电流流经VSSIO上的串联寄生电阻后会产生电压，使该IO实际的地出现一定幅度的抬升。寄生电阻越大，电源电压越高，由于寄生电阻造成的电压变化越大，严重时甚至造成前级的电平转换电路和缓冲器电路均无法正常工作，造成输出控制信号PS和NS都被嵌位在一个中间电位，输出大尺寸PMOS和NMOS驱动管同时导通，产生电源到地的大电流直流通路，使得对寄生电容充放电完成后，VCCIO和VSSIO仍无法恢复正常值，导致输出信号异常。

发明内容

为克服上述现有技术存在的不足，本发明之目的在于提供一种高性能输出驱动电路，以有效降低IO接口电路的高电源电压VCCIO、VSSIO对寄生电容充放电时寄生电阻上的电压变化对整个输出电路工作的影响，提高输出电路工作的可靠性。

为达上述及其它目的，本发明提出一种高性能输出驱动电路，包括:

输出逻辑单元，用于在使能信号E的控制下将芯片内核的输出DOUT转换为两路受控输出信号；

电平转换单元，用于将芯片内核的低电源电压电平的两路受控输出信号转换为IO接口电路的高电源电压电平的两路受控高压输出信号，并输出至缓冲器单元；

缓冲器单元，用于逐级增大驱动能力，以驱动输出级的大尺寸MOS管；

输出级，用于向焊盘传送输出信号OUT以提供驱动外围电路所需的驱动电流，驱动输出负载。

进一步地，该输出逻辑单元包括一非门、与非门和或非门，内核的输出DOUT连接至该与非门的一输入端和或非门的一输入端，该使能信号E连接至该非门的输入端和该与非门的另一输入端，该非门的输出端连接至该或非门的另一输入端，该与非门与该或非门的输出端连接至该电平转换单元的两个输入端。

进一步地，该电平转换单元包括第一电平转换电路和第二电平转换电路，该第一电平转换电路和第二电平转换电路的输入端分别连接该与非门和该或非门的输出端，输出端连接至该缓冲器单元。

进一步地，该缓冲器单元包括第一反相器组、第二反相器组、第一门控反相器、第二门控反相器和传输门，该第一门控反相器包括第二PMOS管、第二NMOS管、第三NMOS管，该第二门控反相器包括第三PMOS管、第四PMOS管、第四NMOS管，该传输门包括第五PMOS管以及第五NMOS管，该第一电平转换电路的输出端连接至该第一反相器组的输入端，该第二电平转换电路的输出端连接至该第二反相器组的输入端，该第一反相器组的输出端连接至该第二PMOS管的栅极和第三NMOS管的栅极，该第二PMOS管的漏极连接至第二NMOS管的漏极，该第二NMOS管的源极、该第三NMOS管的漏极、第五PMOS管的漏极以及第五NMOS管的漏极相连连接至该输出级，该第二反相器组的输出端连接至该第三PMOS管的栅极和该第四NMOS管的栅极，该第三PMOS管的漏极、该第四PMOS管的源极、第五NMOS管的源极以及第五PMOS管的源极连接该输出级，该第四PMOS管的漏极连接至该第四NMOS管的漏极，该第二PMOS管的源极、第三PMOS管的源极接IO接口电路的高电源电压，该第三NMOS管的源极、第四NMOS管的源极接IO接口电路的地，该第四PMOS管的栅极、第五NMOS传输管的栅极、第五PMOS管的栅极与该输出级的输出相连组成输出信号节点OUT连接至输出焊盘。

进一步地，该第一反相器组和第二反相器组均由2n-1个反相器级联组成，其中n为整数，n≥1。

进一步地，该输出级包括第一输出驱动PMOS管和第一输出驱动NMOS管，该第一输出驱动PMOS管栅极与该第二NMOS管的源极、第三NMOS管的漏极、第五NMOS管的漏极、第五PMOS传输管的漏极相连组成输出驱动PMOS管控制节点，其漏极与该第一输出驱动NMOS管的漏极、该第二NMOS管的栅极、第四PMOS管的栅极、第五NMOS管的栅极以及第五PMOS管的栅极相连组成输出信号节点OUT连接至输出焊盘，该第一输出驱动NMOS管栅极与该第三PMOS管的漏极与第四PMOS管的源极、第五NMOS管的源极以及第五PMOS管的源极相连组成输出驱动NMOS管控制节点，该第一输出驱动PMOS管源极接IO接口电路的高电源电压，该第二输出驱动NMOS管源极接IO接口电路的地。

进一步地，该第一输出驱动PMOS管与第一输出驱动NMOS管的驱动电流为毫安级别。

进一步地，该第一输出驱动PMOS和第一输出驱动NMOS驱动管驱动电流基本一致，以保证输出波形的占空比接近50％。

进一步地，该电平转换单元中与IO接口电路的电源连接的PMOS工作于饱和区，与IO电路的地连接的NMOS工作于线性区，NMOS管尺寸大于PMOS管尺寸。

进一步地，该输出逻辑单元的工作电压与芯片内核电压相同。

与现有技术相比，本发明一种高性能输出驱动电路通过输出逻辑单元在使能信号E的控制下将芯片内核的输出DOUT转换为两路受控输出信号，电平转换单元，将芯片内核的低电源电压电平的两路受控输出信号转换为IO接口电路的高电源电压电平的两路受控高压输出信号，并输出至缓冲器单元，利用缓冲器单元逐级增大驱动能力以驱动输出级的大尺寸MOS管，并利用输出级向焊盘传送输出信号OUT以提供驱动外围电路所需的驱动电流，驱动输出负载，以降低VCCIO、VSSIO对寄生电容充放电时寄生电阻上的电压变化对整个输出电路工作的影响，提高输出电路工作的可靠性，特别地，本发明在缓冲器单元通过门控反相器及传输MOS管提高输出驱动电路的性能，降低电路对电源上寄生电阻影响的敏感性。

附图说明

图1为现有技术一种输出驱动电路的电路示意图；

图2为现有技术之输出驱动电路的输出信号翻转时的电路工作示意图；

图3为本发明一种高性能输出驱动电路的电路结构图；

图4为现有技术的仿真示意图；

图5为本发明在同样条件下的仿真示意图；

图6为本发明具体实施例中电平转换电路的典型应用实例1；

图7为本发明具体实施例中电平转换电路的典型应用实例2；

图8为本发明具体实施例中缓冲器单元的典型应用实例。

具体实施方式

以下通过特定的具体实例并结合附图说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点与功效。本发明亦可通过其它不同的具体实例加以施行或应用，本说明书中的各项细节亦可基于不同观点与应用，在不背离本发明的精神下进行各种修饰与变更。

图3为本发明一种高性能输出驱动电路的电路结构图。如图3所示，本发明一种高性能输出驱动电路，包括:输出逻辑单元10、电平转换单元11、缓冲器单元12、输出驱动管13。

其中，输出逻辑单元10由非门NOT1、与非门NAND1和或非门NOR1组成，用于在使能信号E的控制下将芯片内核的输出DOUT转换为两路受控输出信号，该输出逻辑单元10的工作电压与芯片内核电压相同；电平转换单元11由第一电平转换电路LS1和第一电平转换电路LS2组成，用于将芯片内核的低电源电压电平的两路受控输出信号转换为IO接口电路的高电源电压(VCCIO)电平的两路受控高压输出信号，电平转换单元11由芯片内核电源与IO接口电路电源同时供电；缓冲器单元12由第一反相器组121、第二反相器组122、第一门控反相器123、第二门控反相器124和传输门125组成，第一反相器组121和第二反相器组122均由2n-1个反相器(n为整数，n≥1，图示为n＝1)级联组成，PMOS管MP2、NMOS管MN2、NMOS管MN3组成第一门控反相器123，PMOS管MP3、PMOS管MP4、NMOS管MN4组成第二门控反相器124，PMOS管MP5、NMOS管MN5组成传输门125，用于逐级增大驱动能力，以驱动输出级13的大尺寸MOS管；输出级13由第一输出驱动PMOS管MP1和第一输出驱动NMOS管MN1组成，用于向焊盘(PAD)传送输出信号OUT以提供驱动外围电路所需的驱动电流，驱动输出负载，输出级的驱动PMOS管与驱动NMOS管的驱动电流为毫安级别，PMOS和NMOS驱动管的驱动电流基本一致，以保证输出波形的占空比接近50％，一般情况下PMOS管尺寸为NMOS管的2-3倍。

内核的输出DOUT连接至与非门NAND1的一输入端和或非门NOR1的一输入端，使能信号E连接至非门NOT1的输入端和与非门NAND1的另一输入端，非门NOT1的输出端连接至或非门NOR1的另一输入端，与非门NAND1的输出端连接至第一电平转换电路LS1的输入端，或非门NOR1的输出端连接至第二电平转换电路LS2的输入端，第一电平转换电路LS1的输出端连接至第一反相器组121的输入端，第二电平转换电路LS2的输出端连接至第二反相器组122的输入端，第一反相器组121的输出端连接至第二PMOS管MP2的栅极和第三NMOS管MN3的栅极，第二PMOS管MP2的漏极连接至第二NMOS管MN2的漏极，第二NMOS管MN2的源极与第三NMOS管MN3的漏极、第一输出驱动PMOS管MP1的栅极和第五NMOS传输管MN5的漏极以及第五PMOS传输管MP5的漏极相连组成输出驱动PMOS管控制节点PS，第二反相器组122的输出端连接至第三PMOS管MP3的栅极和第四NMOS管MN4的栅极，第三PMOS管MP3的漏极与第四PMOS管MP4的源极、第一输出驱动NMOS管MN1的栅极和第五NMOS传输管MN5的源极以及第五PMOS传输管MP5的源极相连组成输出驱动NMOS管控制节点NS，第四PMOS管MP4的漏极连接至第四NMOS管MN4的漏极，第一输出驱动PMOS管MP1的源极、第二PMOS管MP2的源极、第三PMOS管MP3的源极接IO接口电路的高电源电压(VCCIO)，第一输出驱动NMOS管MN1的源极、第三NMOS管MN3的源极、第四NMOS管MN4的源极接IO接口电路的地(VSSIO)，第一输出驱动PMOS管MP1的漏极与第一输出驱动NMOS管MN1的漏极、第二NMOS管MN2的栅极、第四PMOS管MP4的栅极、第五NMOS传输管MN5的栅极以及第五PMOS传输管MP5的栅极相连组成输出信号节点OUT连接至输出焊盘(PAD)。

需说明的是，以上电平转换单元中与IO接口电路的电源连接的PMOS管工作于饱和区，与IO电路的地连接的NMOS管工作于线性区，NMOS管尺寸大于PMOS管尺寸。

特别地，本发明在缓冲器单元通过门控反相器及传输MOS管提高输出驱动电路的性能，降低电路对电源上寄生电阻影响的敏感性。

与现有技术相比，本发明主要差异在于增加了若干由输出信号PAD反馈控制的开关晶体管及传输晶体管。

在输出端信号PAD由低到高(0—>1)翻转时，IO接口电路的高电源电压VCCIO对输出端寄生电容充电，电流流经IO接口电路的高电源电压VCCIO走线上的串联寄生电阻后会产生分压，使该IO的实际电源电压出现一定幅度的下降。由于PAD(输出信号节点OUT)初始值为0，第二NMOS管MN2未导通，将PS信号与不正常的VCCIO隔离开，此时，IO接口电路的地VSSIO上由于没有电流，因此未被影响，而第一电平转换电路LS1和第二电平转换电路LS2输出的受控高压输出信号首先完成高到低的翻转(1—>0)，第一反相器组121和第一反相器组122完成由低到高(0—>1)的翻转，第三NMOS管MN3的栅极和第四NMOS管MN4的栅极为高，第三NMOS管MN3可以正常拉低输出驱动PMOS管控制节点PS的电压；同时，第四NMOS管MN4也因为栅极为高而导通，第四PMOS管MP4因栅极初始电压即输出节点OUT初始电压为0而导通，输出驱动NMOS管控制节点NS的电压也可以正常翻低，从而第一输出驱动PMOS管MP1导通而第一输出驱动NMOS管MN1截止，PAD端(输出信号节点OUT)正常翻1。此时IO接口电路的高电源电压VCCIO对输出端寄生电容的充电过程基本已完成，IO接口电路的高电源电压VCCIO恢复正常，第二NMOS管MN2由于栅极电压为高而导通，PS节点前的第一门控反相器123等效于一反相器，而第四PMOS管MP4由于栅极电压为高而被关闭，第五传输NMOS管MN5由于栅极电压为高而导通，保证输出驱动NMOS管控制节点NS信号与驱动PMOS管控制节点PS信号同相，PAD端(输出信号节点OUT)维持高电平。

在输出端信号由高到低(1—>0)翻转时，输出端寄生电容对IO接口电路的地VSSIO放电，电流流经IO接口电路的地VSSIO走线上的串联寄生电阻后会产生电压，使该IO实际的地出现一定幅度的抬升。由于PAD(输出信号节点OUT)初始值为1，第四PMOS管MP4未导通，将NS信号与不正常的IO接口电路的地VSSIO隔离开，此时，IO接口电路的高电源电压VCCIO上由于没有电流，因此未被影响，而第一电平转换电路LS1和第二电平转换电路LS2输出的受控高压输出信号首先完成高到低的翻转(0—>1)，第一反相器组121和第一反相器组122完成由低到高(1—>0)的翻转，第三NMOS管MN3的栅极和第四NMOS管MN4的栅极为低，第三PMOS管MP3可以正常拉高输出驱动PMOS管控制节点NS的电压；同时，第二PMOS管MP2也因为栅极为低而导通，第二NMOS管MN2因栅极初始电压即输出节点OUT初始电压为1而导通，输出驱动PMOS管控制节点PS的电压也可以正常翻高，从而第一输出驱动PMOS管MP1截止而第一输出驱动NMOS管MN1导通，PAD端(输出信号节点OUT)正常翻0。此时输出端寄生电容对IO接口电路的地VSSIO的放电过程基本已完成，IO接口电路的地VSSIO恢复正常，第四PMOS管MP4由于栅极电压为低而导通，NS节点前的的第二门控反相器124等效于一反相器，而第二NMOS管MN2由于栅极电压为低而被关闭，第五传输PMOS管MP5由于栅极电压为低而导通，保证驱动PMOS管控制节点PS信号与输出驱动NMOS管控制节点NS信号同相，PAD端(输出信号节点OUT)维持低电平。

如图4示意，电源电压为5V，当VCCIO、VSSIO上串联的等效寄生电阻为8Ohm时(这在SRAM的PIN脚布局中非常普遍)。使用现有技术的输出驱动电路，当输出PAD由高到低翻转时，输出寄生电容对VSSIO放电时，IO上的实际VSSIO_in电压升至3.12V，电平转换电路、缓冲器无法正常工作，导致PS节点、NS节点输出中间电平，输出驱动PMOS、NMOS同时导通，形成VCCIO到VSSIO的直流通路，VCCIO被嵌位在3.26V，VSSIO被嵌位在1.75V，电路无法正常工作，输出信号未正常翻转。

如图5示意，在同样的仿真测试条件下，使用本发明的输出驱动电路，当输出PAD由高到低翻转时，输出寄生电容对VSSIO放电时，IO上的实际VSSIO_in电压升至3.1V，但PS、NS可以被正常拉高，因此输出信号正常翻转。

图6与图7为本发明具体实施例中电平转换电路的两个典型应用实例，实际应用中不限于该两个实例，只要能够实现电平转换功能的电路都适用。

图8为本发明具体实施例中缓冲器单元的典型应用实例，其中反相器尺寸按倍数逐级增大，在此不予赘述。

综上所述，本发明一种高性能输出驱动电路通过输出逻辑单元在使能信号E的控制下将芯片内核的输出DOUT转换为两路受控输出信号，电平转换单元，将芯片内核的低电源电压电平的两路受控输出信号转换为IO接口电路的高电源电压电平的两路受控高压输出信号，并输出至缓冲器单元，利用缓冲器单元逐级增大驱动能力以驱动输出级的大尺寸MOS管，并利用输出级向焊盘传送输出信号OUT以提供驱动外围电路所需的驱动电流，驱动输出负载，以降低VCCIO、VSSIO对寄生电容充放电时寄生电阻上的电压变化对整个输出电路工作的影响，提高输出电路工作的可靠性，特别地，本发明在缓冲器单元通过门控反相器及传输MOS管提高输出驱动电路的性能，降低电路对电源上寄生电阻影响的敏感性。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修饰与改变。因此，本发明的权利保护范围，应如权利要求书所列。

Claims

1.一种高性能输出驱动电路，包括:

2.如权利要求1所述的一种高性能输出驱动电路，其特征在于：该输出逻辑单元包括一非门、与非门和或非门，内核的输出DOUT连接至该与非门的一输入端和或非门的一输入端，该使能信号E连接至该非门的输入端和该与非门的另一输入端，该非门的输出端连接至该或非门的另一输入端，该与非门与该或非门的输出端连接至该电平转换单元的两个输入端。

3.如权利要求2所述的一种高性能输出驱动电路，其特征在于：该电平转换单元包括第一电平转换电路和第二电平转换电路，该第一电平转换电路和第二电平转换电路的输入端分别连接该与非门和该或非门的输出端，输出端连接至该缓冲器单元。

4.如权利要求3所述的一种高性能输出驱动电路，其特征在于：该缓冲器单元包括第一反相器组、第二反相器组、第一门控反相器、第二门控反相器和传输门，该第一门控反相器包括第二PMOS管、第二NMOS管、第三NMOS管，该第二门控反相器包括第三PMOS管、第四PMOS管、第四NMOS管，该传输门包括第五PMOS管以及第五NMOS管，该第一电平转换电路的输出端连接至该第一反相器组的输入端，该第二电平转换电路的输出端连接至该第二反相器组的输入端，该第一反相器组的输出端连接至该第二PMOS管的栅极和第三NMOS管的栅极，该第二PMOS管的漏极连接至第二NMOS管的漏极，该第二NMOS管的源极、该第三NMOS管的漏极、第五PMOS管的漏极以及第五NMOS管的漏极相连连接至该输出级，该第二反相器组的输出端连接至该第三PMOS管的栅极和该第四NMOS管的栅极，该第三PMOS管的漏极、该第四PMOS管的源极、第五NMOS管的源极以及第五PMOS管的源极连接该输出级，该第四PMOS管的漏极连接至该第四NMOS管的漏极，该第二PMOS管的源极、第三PMOS管的源极接IO接口电路的高电源电压，该第三NMOS管的源极、第四NMOS管的源极接IO接口电路的地，该第四PMOS管的栅极、第五NMOS传输管的栅极、第五PMOS管的栅极与该输出级的输出相连组成输出信号节点OUT连接至输出焊盘。

5.如权利要求4所述的一种高性能输出驱动电路，其特征在于：该第一反相器组和第二反相器组均由2n-1个反相器级联组成，其中n为整数，n≥1。

6.如权利要求4所述的一种高性能输出驱动电路，其特征在于：该输出级包括第一输出驱动PMOS管和第一输出驱动NMOS管，该第一输出驱动PMOS管栅极与该第二NMOS管的源极、第三NMOS管的漏极、第五NMOS管的漏极、第五PMOS传输管的漏极相连组成输出驱动PMOS管控制节点，其漏极与该第一输出驱动NMOS管的漏极、该第二NMOS管的栅极、第四PMOS管的栅极、第五NMOS管的栅极以及第五PMOS管的栅极相连组成输出信号节点OUT连接至输出焊盘，该第一输出驱动NMOS管栅极与该第三PMOS管的漏极与第四PMOS管的源极、第五NMOS管的源极以及第五PMOS管的源极相连组成输出驱动NMOS管控制节点，该第一输出驱动PMOS管源极接IO接口电路的高电源电压，该第二输出驱动NMOS管源极接IO接口电路的地。

7.如权利要求6所述的一种高性能输出驱动电路，其特征在于：该第一输出驱动PMOS管与第一输出驱动NMOS管的驱动电流为毫安级别。

8.如权利要求7所述的一种高性能输出驱动电路，其特征在于：该第一输出驱动PMOS和第一输出驱动NMOS驱动管驱动电流基本一致，以保证输出波形的占空比接近50％。

9.如权利要求6所述的一种高性能输出驱动电路，其特征在于：该电平转换单元中与IO接口电路的电源连接的PMOS工作于饱和区，与IO电路的地连接的NMOS工作于线性区，NMOS管尺寸大于PMOS管尺寸。

10.如权利要求6所述的一种高性能输出驱动电路，其特征在于：该输出逻辑单元的工作电压与芯片内核电压相同。