CN108718194B - Ddr接收器用参考电平电路 - Google Patents

Ddr接收器用参考电平电路 Download PDF

Info

Publication number
CN108718194B
CN108718194B CN201810863625.9A CN201810863625A CN108718194B CN 108718194 B CN108718194 B CN 108718194B CN 201810863625 A CN201810863625 A CN 201810863625A CN 108718194 B CN108718194 B CN 108718194B
Authority
CN
China
Prior art keywords
reference level
nmos tube
tube
drain electrode
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201810863625.9A
Other languages
English (en)
Other versions
CN108718194A (zh
Inventor
孔亮
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Canxin Semiconductor Shanghai Co ltd
Original Assignee
Canxin Semiconductor Shanghai Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Canxin Semiconductor Shanghai Co ltd filed Critical Canxin Semiconductor Shanghai Co ltd
Priority to CN201810863625.9A priority Critical patent/CN108718194B/zh
Publication of CN108718194A publication Critical patent/CN108718194A/zh
Application granted granted Critical
Publication of CN108718194B publication Critical patent/CN108718194B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/017509—Interface arrangements

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Amplifiers (AREA)
  • Logic Circuits (AREA)

Abstract

本发明公开了一种DDR接收器用参考电平电路，包括：用于产生参考电平，并将参考电平转换参考电流的参考电平单元；分别连接所述参考电平单元的多个接口信号单元组；置于每个所述接口信号单元组中，用于将参考电流转换为参考电平的转换电路。本发明能有效避免横贯线的噪声影响，并节省芯片面积。

Description

DDR接收器用参考电平电路
技术领域
本发明涉及DDR(双倍速率同步动态随机存储器)技术领域，尤其涉及用于DDR接收器的参考电平电路。
背景技术
在DDR接口电路中，接收器参考电平的电路需要单独的单元，用来外接参考电平的封装，静电防护或者内部产生参考电平，该参考电平横贯所有DDR接口信号单元，如图2所示，包括参考电平单元1’和各DDR接口信号单元2’。随着接口数量的增多以及工作速度的提高，参考电平横贯线噪声越来越大。
另一个常用的方案是在每组接口信号单元里增加一个参考电平单元，如图3所示，包括参考电平单元1’和各DDR接口信号单元组200’导致芯片面积增大，成本增高。
因此，如何避免横贯线的噪声影响和节省芯片面积，是本领域技术人员需要研究的问题。
发明内容
本发明的目的在于提供一种DDR接收器用参考电平电路，能有效避免横贯线的噪声影响，并节省芯片面积。
实现上述目的的技术方案是：
一种DDR接收器用参考电平电路，包括：
用于产生参考电平，并将参考电平转换参考电流的参考电平单元；
分别连接所述参考电平单元的多个接口信号单元组；以及
置于每个所述接口信号单元组中，用于将参考电流转换为参考电平的转换电路。
优选的，所述参考电平单元包括：运算放大器、第一电阻、第一至第四PMOS管以及第一至第二NMOS管，其中，
所述运算放大器的同相输入端接收参考电平，反相输入端连接所述第一PMOS管的漏极；
所述第一至第四PMOS管各自的源极接电源，各自的栅极连接所述运算放大器的输出端；
所述第一NMOS管的漏极通过第一电阻连接所述第一PMOS管的漏极，栅极连接所述运算放大器的反相输入端，源极连接所述第二NMOS管的漏极；
所述第二NMOS管的栅极连接所述第一NMOS管的漏极，源极接地。
优选的，所述参考电平单元还包括用于产生参考电平的电平产生电路。
优选的，所述转换电路包括并联的三组转换单元；
每组转换单元包括：第二电阻、第三NMOS管、第四NMOS管、第一开关和第二开关，其中，
所述第三NMOS管的漏极通过第二电阻连接所述参考电平单元，栅极通过第一开关连接所述参考电平单元，源极连接所述第四NMOS管的漏极；
所述第四NMOS管的栅极连接所述第三NMOS管的漏极，源极接地；
所述第三NMOS管的栅极通过第二开关接地。
本发明的有益效果是：本发明先将参考电平单元产生的参考电平转换成参考电流，流入每组接口信号单元，在每组接口信号单元里头再转换为参考电压，从而避免了横贯线的噪声影响，减少了参考电平训练过程中所需要的稳定时间，并且不增加参考电平单元数量，节省芯片面积，不过多增加成本。
附图说明
图1是本发明的DDR接收器用参考电平电路的结构图；
图2是现有技术中参考电平横贯所有接口信号单元的示意图；
图3是是现有技术中每组接口信号单元设置一个参考电平单元的示意图；
图4是本发明中参考电平单元的电路图；
图5是本发明中转换电路的电路图。
具体实施方式
下面将结合附图对本发明作进一步说明。
请参阅图1、图4和图5，本发明的DDR接收器用参考电平电路，包括：参考电平单元1，分别连接参考电平单元1的多个接口信号单元组2，以及置于每个接口信号单元组2中的转换电路。
参考电平单元1用于产生参考电平，并将参考电平转换参考电流。转换电路用于将参考电流转换为参考电平，供给各自的接口信号单元组2。
具体地，参考电平单元1包括：运算放大器U、第一电阻R1、第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第一NMOS管MN1和第二NMOS管MN2。
参考电平单元1中的电平产生电路用于产生参考电平A。运算放大器U的同相输入端接收参考电平A，反相输入端连接第一PMOS管MP1的漏极。第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3和第四PMOS管MP4各自的源极接电源，各自的栅极连接运算放大器U的输出端。第一NMOS管MN1的漏极通过第一电阻R1连接第一PMOS管MP1的漏极，栅极连接运算放大器U的反相输入端，源极连接第二NMOS管MN2的漏极。第二NMOS管MN2的栅极连接第一NMOS管MN1的漏极，源极接地。第二PMOS管MP2、第三PMOS管MP3和第四PMOS管MP4的漏极输出电流。
运算放大器U的同相输入端接收参考电平A，反相输入端为输出端经过第一PMOS管MP1及其下方的第一电阻R1反馈回来的电压，运算放大器U通过输出端电压的变化保证反馈回来的电压与参考电平A相等，即第一PMOS管产生的电流流经第一电阻R1产生的反馈电压与参考电平A相等，在第一PMOS管和第一电阻R1不变的情况下，产生的电流(如图中右侧的输出电流)与参考电平A为一一对应的关系。
转换电路包括并联的三组转换单元，每组转换单元包括：第二电阻R2、第三NMOS管MN3、第四NMOS管MN4、第一开关S1和第二开关S2。第三NMOS管MN3的漏极通过第二电阻R2连接参考电平单元1和接口信号单元组2，栅极通过第一开关S1连接参考电平单元1，源极连接第四NMOS管的漏极MN4。第四NMOS管MN4的栅极连接第三NMOS管MN3的漏极，源极接地。第三NMOS管MN3的栅极通过第二开关S2接地。
来自参考电平单元1的电流经过转换电路中各第二电阻R2产生参考电平B，第二电阻R2与第一电阻R1为一定比例关系，比例系数为C，则参考电平B与参考电平A的关系为：B＝A*C，改变比例系数C，即可产生不同的参考电平B。
综上，避免了横贯线的噪声影响的同时节省芯片面积。
以上实施例仅供说明本发明之用，而非对本发明的限制，有关技术领域的技术人员，在不脱离本发明的精神和范围的情况下，还可以作出各种变换或变型，因此所有等同的技术方案也应该属于本发明的范畴，应由各权利要求所限定。

Claims (2)

1.一种DDR接收器用参考电平电路，其特征在于，包括：
用于产生参考电平，并将参考电平转换参考电流的参考电平单元；
分别连接所述参考电平单元的多个接口信号单元组；以及
置于每个所述接口信号单元组中，用于将参考电流转换为参考电平的转换电路；
所述参考电平单元包括：运算放大器、第一电阻、第一至第四PMOS管以及第一至第二NMOS管，其中，
所述运算放大器的同相输入端接收参考电平，反相输入端连接所述第一PMOS管的漏极；
所述第一至第四PMOS管各自的源极接电源，各自的栅极连接所述运算放大器的输出端；
所述第一NMOS管的漏极通过第一电阻连接所述第一PMOS管的漏极，栅极连接所述运算放大器的反相输入端，源极连接所述第二NMOS管的漏极；
所述第二NMOS管的栅极连接所述第一NMOS管的漏极，源极接地；
所述转换电路包括并联的三组转换单元；
每组转换单元包括：第二电阻、第三NMOS管、第四NMOS管、第一开关和第二开关，其中，
所述第三NMOS管的漏极通过第二电阻连接所述参考电平单元，栅极通过第一开关连接所述参考电平单元，源极连接所述第四NMOS管的漏极；
所述第四NMOS管的栅极连接所述第三NMOS管的漏极，源极接地；
所述第三NMOS管的栅极通过第二开关接地。
2.根据权利要求1所述的DDR接收器用参考电平电路，其特征在于，所述参考电平单元还包括用于产生参考电平的电平产生电路。
CN201810863625.9A 2018-08-01 2018-08-01 Ddr接收器用参考电平电路 Active CN108718194B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201810863625.9A CN108718194B (zh) 2018-08-01 2018-08-01 Ddr接收器用参考电平电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201810863625.9A CN108718194B (zh) 2018-08-01 2018-08-01 Ddr接收器用参考电平电路

Publications (2)

Publication Number Publication Date
CN108718194A CN108718194A (zh) 2018-10-30
CN108718194B true CN108718194B (zh) 2023-11-03

Family

ID=63913694

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810863625.9A Active CN108718194B (zh) 2018-08-01 2018-08-01 Ddr接收器用参考电平电路

Country Status (1)

Country Link
CN (1) CN108718194B (zh)

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1174778A (ja) * 1997-06-20 1999-03-16 Nippon Telegr & Teleph Corp <Ntt> インタフェース回路
CN101341655A (zh) * 2005-12-20 2009-01-07 Nxp股份有限公司 具有低噪声延迟电路的电子电路
CN101438497A (zh) * 2006-11-17 2009-05-20 松下电器产业株式会社 多相位电平移位系统
JP2011250189A (ja) * 2010-05-27 2011-12-08 Sharp Corp レベル変換回路及び電子機器
CN103326707A (zh) * 2013-05-23 2013-09-25 苏州芯动科技有限公司 一种兼容多种ddr的输入接收电路
JP2013236157A (ja) * 2012-05-07 2013-11-21 Ps4 Luxco S A R L 入力回路及び半導体装置
CN107947784A (zh) * 2017-10-20 2018-04-20 上海华力微电子有限公司 一种高性能输出驱动电路
CN108134595A (zh) * 2018-01-09 2018-06-08 京东方科技集团股份有限公司 一种噪声检测电路、噪声检测方法及纹路识别装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9515657B2 (en) * 2013-05-24 2016-12-06 Marvell Israel (M.I.S.L) Ltd. Systems and methods for data receipt from devices of disparate types
JP6050804B2 (ja) * 2014-11-28 2016-12-21 力晶科技股▲ふん▼有限公司 内部電源電圧補助回路、半導体記憶装置及び半導体装置

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1174778A (ja) * 1997-06-20 1999-03-16 Nippon Telegr & Teleph Corp <Ntt> インタフェース回路
CN101341655A (zh) * 2005-12-20 2009-01-07 Nxp股份有限公司 具有低噪声延迟电路的电子电路
CN101438497A (zh) * 2006-11-17 2009-05-20 松下电器产业株式会社 多相位电平移位系统
JP2011250189A (ja) * 2010-05-27 2011-12-08 Sharp Corp レベル変換回路及び電子機器
JP2013236157A (ja) * 2012-05-07 2013-11-21 Ps4 Luxco S A R L 入力回路及び半導体装置
CN103326707A (zh) * 2013-05-23 2013-09-25 苏州芯动科技有限公司 一种兼容多种ddr的输入接收电路
CN107947784A (zh) * 2017-10-20 2018-04-20 上海华力微电子有限公司 一种高性能输出驱动电路
CN108134595A (zh) * 2018-01-09 2018-06-08 京东方科技集团股份有限公司 一种噪声检测电路、噪声检测方法及纹路识别装置

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
80MHz I/Q基带信号发生器硬件模块设计;丁官龙;《中国优秀硕士学位论文全文数据库信息科技辑》(第2（2018年）期);I135-686 *
基于SMIC40LL工艺的DDR物理层IP设计;戴颉等;《中国集成电路》;第22卷(第8期);18-22 *

Also Published As

Publication number Publication date
CN108718194A (zh) 2018-10-30

Similar Documents

Publication Publication Date Title
CN106774580B (zh) 一种快速瞬态响应高电源抑制比的ldo电路
CN114200994B (zh) 一种低压差线性稳压器和激光测距电路
CN105242734A (zh) 一种无外置电容的大功率ldo电路
CN105867506A (zh) 一种内嵌参考电压的ldo
CN110703010A (zh) 测试电路
CN103076835A (zh) 低压差线性稳压器及其调整电路
CN102930891A (zh) 读出电路
CN102594299A (zh) 一种方波发生器电路
CN108718194B (zh) Ddr接收器用参考电平电路
CN215219541U (zh) 一种噪声滤波电路及低压差线性稳压器
CN107294516B (zh) 一种无静态功耗的上电复位电路
CN108549455A (zh) 一种具有宽输入范围的降压电路
CN104375548B (zh) 一种二次温度补偿基准电压源
CN108227799B (zh) 一种稳压电路
CN102110475A (zh) 一种存储器的读出电路及其从存储器中读出数据的方法
CN102890526B (zh) 一种cmos带隙基准电压源
CN105306027B (zh) 一种复位电路及电路复位方法
CN208424338U (zh) Ddr接收器用参考电平电路
CN105242735A (zh) 一种用于nand flash的不对称稳压电路
CN220603913U (zh) 一种最大电压自动选择电路
CN111222614A (zh) 一种非接触智能卡芯片自动电流平衡电路
CN107450653B (zh) 电压前馈电流产生电路
CN218335313U (zh) 一种可调式过流保护电路
CN103093821A (zh) 一种嵌位电压产生电路
KR101139492B1 (ko) 백바이어스 전압 발생 장치

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
CB02 Change of applicant information

Address after: 6th floor, building 2, Lide international, 1158 Zhangdong Road, Pudong New Area pilot Free Trade Zone, Shanghai, 201203

Applicant after: Canxin semiconductor (Shanghai) Co.,Ltd.

Address before: 6th floor, building 2, Lide international, 1158 Zhangdong Road, Pudong New Area pilot Free Trade Zone, Shanghai, 201203

Applicant before: BRITE SEMICONDUCTOR (SHANGHAI) Corp.

CB02 Change of applicant information
GR01 Patent grant
GR01 Patent grant