CN215219541U - 一种噪声滤波电路及低压差线性稳压器 - Google Patents

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Abstract

本实用新型公开了一种噪声滤波电路及低压差线性稳压器，涉及集成电路技术领域。低压差线性稳压器中，电阻反馈网络会将基准电压源的噪声直接放大，如果将放大电路置于噪声滤波电路之前，则可以大大降低低压差线性稳压器的输出噪声。本实用新型将所述噪声滤波电路接入所述低压差线性稳压器中，反馈网络将基准电压源的噪声直接放大，因此第一电阻与第二电阻的比值为0，即反馈系数为1，若噪声滤波电路已经将基准的噪声完全滤除，则稳压器的输出噪声中仅包含误差放大器的等效输入噪声。本实用新型提供的噪声滤波电路在不增加芯片管脚基础上，大大减小了经过噪声滤波电路后的基准电压的上电时间，同时满足电路中关键模块对低噪声和快速启动的需求。

Description

一种噪声滤波电路及低压差线性稳压器
技术领域
本实用新型涉及集成电路技术领域，尤其涉及一种噪声滤波电路及低压差线性稳压器。
背景技术
低压差线性稳压器(LDO)是模拟射频电路的基本模块之一，为其它模块提供与温度、电源、负载几乎无关的基准电源。大部分电路，如振荡器，锁相环、数据转换器等都对基准电源的噪声较为敏感，因此低噪声LDO是高性能电路系统的必要组成部分。
LDO包括基准电压源、误差放大器、电阻反馈网络RF1和RF2和功率MOS 管MP。LDO的输出噪声主要由基准电压源贡献，另一小部分由误差放大器贡献，反馈网络会放大误差放大器和基准电压源的噪声。假设基准电压源的输出噪声功率谱密度为VnBG 2，误差放大器的等效输入噪声的功率谱密度为VnEA 2，则LDO 的输出噪声功率谱密度为VLDO 2＝(VnBG 2+VnEA 2)(1+RF1/RF2)2。
现有技术中，为了降低LDO的输出噪声一般会将电容外置以获得较低的截止频率，或者采用片上电容加片上电阻的方式来构造低通滤波器。但是将电容外置会多消耗芯片一个引脚，浪费芯片资源，且会引起上电时间过长，而采用片上电容加片上电阻的方式虽然可以避免额外消耗芯片一个引脚，但是该结构面积过大，且也会引起上电时间过长。
实用新型内容
本实用新型目的在于，提供一种噪声滤波电路及低压差线性稳压器，以实现在不增加芯片管脚基础上，大大减小经过噪声滤波电路后的基准电压的上电时间，同时满足电路中关键模块对低噪声和快速启动的需求。
为实现上述目的，本实用新型实施例提供一种噪声滤波电路，所述噪声滤波电路包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第一电容和第二电容；
第一PMOS管和第二PMOS管的源端及体端均与电源VDD连接；第一PMOS 管的栅端和漏端短接，且第一PMOS管的栅端和漏端短接节点与第二NMOS管的漏端连接；第一PMOS管的栅端与第二PMOS管的栅端连接；第三PMOS管、第四PMOS管和第六PMOS管的源端及体端均与基准电压源的输出端VREF1连接；所述第五PMOS管的源端与所述第四PMOS管的栅端与漏端的短接节点连接，所述第五PMOS管的体端与基准电压源的输出端连接；第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管和第五NMOS管的源端及体端均与地或低电压端VSS连接；第一NMOS管的栅端和漏端短接，且第一NMOS管的栅端和漏端短接节点与第二NMOS管的栅端及第四NMOS管的栅端连接；第三PMOS管的漏端、第三NMOS管的漏端、第五NMOS管的栅端与第五PMOS 管的栅端短接；第四PMOS管的栅端和漏端短接，且第四PMOS管的栅端和漏端短接节点与第四NMOS管的漏端连接；第四NMOS管的漏端与第五PMOS 管的源端短接；第五PMOS管的漏端、第六PMOS管的栅端与第五NMOS管的漏端短接；第一电容的一端与第二PMOS管的漏端、第三PMOS管的栅端以及第三NMOS管的栅端相连接，第一电容的另一端与地或低电压端VSS连接；第二电容的一端与第六PMOS管的漏端短接，第二电容的另一端与地或低电压端 VSS连接。
进一步地，第一电容的容量远小于第二电容的容量。
进一步地，初始时第一电容和C2上下极板的电压差均为0V。
进一步地，第四PMOS管的宽长比远大于第六PMOS管的宽长比。
本实用新型还提供了一种低压差线性稳压器，包括基准电压发生器以及任一项上述的噪声滤波电路。
进一步地，所述基准电压发生器与所述噪声滤波电路之间还包括电压放大器；所述电压放大器的同相输入端与所述基准电压源连接，并将所述电压放大器的输出端作为基准电压源的输出端VREF1；所述电压放大器的反向输入端分别通过第一电阻与所述电压放大器的输出端连接，通过第二电阻与地或低电压端 VSS连接。
在本实用新型的实施例中，所述噪声滤波电路包括若干NMOS管、若干 PMOS管和若干电容，将所述噪声滤波电路接入所述低压差线性稳压器中，反馈网络将基准电压源的噪声直接放大，因此第一电阻与第二电阻的比值为0，即反馈系数为1，可以获得最低的输出噪声，为了获得原始的输出电压值，噪声滤波电路前级需要插入预放大电路。本实用新型提供的噪声滤波电路在不增加芯片管脚基础上，大大减小了经过噪声滤波电路后的基准电压的上电时间，同时满足电路中关键模块对低噪声和快速启动的需求。
附图说明
为了更清楚地说明本实用新型的技术方案，下面将对实施方式中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是现有技术中的低噪声LDO结构；
图2是现有技术中的无源滤波器结构；
图3是本实用新型某一实施例提供的噪声滤波电路的结构示意图；
图4是本实用新型某一实施例提供的低压差线性稳压器的结构示意图；
图5是本实用新型某一实施例提供的低压差线性稳压器的VREF1的噪声谱图；
图6是本实用新型某一实施例提供的低压差线性稳压器的VREF1经过噪声滤波电路后的VREF2的噪声谱图；
图7是现有技术中的无源滤波器结构的噪声滤波电路后的输出电压VREF2的上电波形图；
图8是本实用新型某一实施例提供的噪声滤波电路输出电压VREF2的上电波形图。
具体实施方式
下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。此处所描述的具体实施例仅仅用以解释本实用新型，并不用于限定本实用新型。基于本实用新型中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。
为了便于说明本实用新型的有益效果，请参阅现有技术中图1的低噪声 LDO结构和图2的无源滤波器结构。
图1中的低噪声LDO结构，基准电压源产生基准电压VBG，通过电压放大器及电阻RF1和RF2将VBG放大到电压VREF1，VREF1的直流值与VOUT的直流值相同。
电阻RF与电容CF构成一阶低通滤波器，将VREF1中的噪声滤除，保留直流分量，即为VREF2。
误差放大器与功率MOS管MP缓冲VREF2得到输出LDO的电压VOUT。假设低通滤波器的截止频率很低，VREF1中的噪声被全部滤除，得到LDO的输出端 VOUT的噪声为VLDO 2＝VnEA 2，即LDO的输出噪声中仅包含误差放大器的等效输入噪声。
事实上，为了获得很低的截止频率，需要使用大的电阻RF和电容CF。芯片内部无源器件一般占用较大的面积，因此其取值不可能无限大。假设片上电阻 RF为1M(106)欧姆，为了获得1Hz的截止频率，电容CF大小为 CF＝1/(2πf·RF)＝160nF。显然片内无法产生如此大的电容，因此基于此技术的低噪声LDO都将电容CF置于片外。电容CF外置带来一个问题，即会多消耗芯片一个引脚，这对于管脚紧张的芯片来说是不可接受的。
为了解决以上问题，可以采用片上电容加片上电阻的方式来构造低通滤波器，但是电容需要减小到100pF以内，因此需要高达G(109)欧姆左右的电阻。直接采用G欧姆左右的无源电阻是不可接受的，因此出现了一种采用有源器件构成大电阻的片上低通滤波器结构。
图2给出了采用有源电阻的片上无源滤波器结构。VREF1为图1中的包含大的噪声的基准电压，VREF2为经过低通滤波器滤波后的基准电压。PMOS管MP3为有源电阻，用来代替图1中的RF。PMOS管MP2为有源电阻MP3的偏置器件， IB为MP2的偏置电流，电容CF为片上无源电容，取值100pF左右。如果偏置电流IB很小，MP2工作于亚阈值区，其栅源电压VGS2很小。VGS2同时也为MP3的栅源电压，且在直流稳定状态下，VREF2无电流流出，因此MP3也无电流流过， MP3偏置于深度线性区，其导通电阻RDS由栅源电压VGS2决定。设定较小的IB和较大的MP2与MP3的宽长比之比(W/L)2/(W/L)3，可以获得高达G欧姆的导通电阻RDS。
图2的无源低通滤波器存在一个显著缺点，即高达G欧姆的电阻会导致上电后需要经过很长的时间才能将VREF2的直流电压从0充电到VREF1的直流电压值，这对于需要快速启动的电路模块来说是不利的。VREF1由基准电压源提供，在芯片初始上电后，该电压在微秒内快速充电到预定的电压值，这主要是因为该节点的电容值较小。但是对于VREF2来说，由于电流IB很小，且MP2的宽长比 (W/L)2远大于MP3的宽长比(W/L)3，因此即使VREF2的初始值为0，MP3工作于饱和区，其最大电流也非常小，这会导致对电容CF的充电电流很小，充电时间非常长。
图1中的噪声滤波电路需要给芯片增加一个管脚，另外，大的片外旁路电容也会造成上电时间过长。图2中的无源滤波器结构消除了第一种电路的需要片外大电容的缺点，节约了芯片管脚，但是仍然存在启动时间过长的问题。
针对上述问题，本实用新型提出的噪声滤波电路能够实现在不增加芯片管脚基础上，大大减小经过噪声滤波电路后的基准电压的上电时间，同时满足电路中关键模块对低噪声和快速启动的需求。
请参阅图3，图3是本实用新型某一实施例提供的噪声滤波电路的结构示意图。本实用新型实施例提供的噪声滤波电路，包括第一PMOS管MP1、第二PMOS 管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第六PMOS 管MP6、第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四 NMOS管MN4、第五NMOS管MN5、第一电容C1和第二电容C2。
第一PMOS管MP1和第二PMOS管MP2的源端及体端均与电源VDD连接；第一PMOS管MP1的栅端与第二PMOS管MP2的栅端连接；第一PMOS管MP1与第二PMOS管MP2构成PMOS电流镜，将输入的电流复制给第一电容C1。
第一NMOS管MN1的栅端和漏端短接，且第一NMOS管MN1的栅端和漏端短接节点与第二NMOS管MN2的栅端及第四NMOS管MN4的栅端连接；其中，第一 NMOS管MN1、第二NMOS管MN2和第四NMOS管MN4构成NMOS电流镜，将输入的偏置电流IBIAS镜像给第一PMOS管MP1和第四PMOS管MP4。IBIAS一般由基准电路产生，具有很快的启动速度。
第三PMOS管MP3、第四PMOS管MP4和第六PMOS管MP6的源端及体端均与VREF1连接；第五PMOS管MP5的源端与第四PMOS管MP4的栅端与漏端的短接节点连接，第五PMOS管MP5的体端与基准电压源的输出端连接。
第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS 管MN4和第五NMOS管MN5的源端及体端均与地或低电压端VSS连接。
第一PMOS管MP1的栅端和漏端短接，且第一PMOS管MP1的栅端和漏端短接节点与第二NMOS管MN2的漏端连接。
第三PMOS管MP3的漏端、第三NMOS管MN3的漏端、第五NMOS管MN5的栅端与第五PMOS管MP5的栅端短接；第三PMOS管MP3与第三NMOS管MN3构成反相器以驱动第五NMOS管MN5的栅端和第五PMOS管MP5的栅端。
第四PMOS管MP4的栅端和漏端短接，且第四PMOS管MP4的栅端和漏端短接节点与第四NMOS管MN4的漏端连接。
第四NMOS管MN4的漏端与第五PMOS管MP5的源端短接。
第五PMOS管MP5的漏端、第六PMOS管MP6的栅端与第五NMOS管MN5的漏端短接。
第一电容C1的一端与第二PMOS管MP2的漏端、第三PMOS管MP3的栅端以及第三NMOS管MN3的栅端相连接，第一电容C1的另一端与地或低电压端 VSS连接；第二电容C2的一端与第六PMOS管MP6的漏端短接，第二电容C2的另一端与地或低电压端VSS连接。第一电容C1的容量远小于第二电容C2的容量。且初始时第一电容C1和C2上下极板的电压差均为0V。
当电源VDD上电后，VREF1和IBIAS迅速上升到稳态值，恒定电流对第一电容 C1充电，第一电容C1上极板电压缓慢上升。
当第一电容C1上极板电压不超过第三PMOS管MP3与第三NMOS管MN3构成的反相器的翻转电压之前，第五NMOS管MN5的栅端电压与第五PMOS管 MP5的栅端电压都为VREF1，第五NMOS管MN5导通，第五PMOS管MP5关断，此时第六PMOS管MP6的栅电压接近地或低电压端VSS，第六PMOS管MP6处于强导通状态，导通电阻很小，因此VREF1可以快速对第二电容C2进行充电，并快速将VREF2充电到非常接近VREF1。
当第一电容C1上极板电压不超过第三PMOS管MP3与第三NMOS管MN3构成的反相器的翻转电压之后，第五NMOS管MN5与第五PMOS管MP5的栅电压为0，此时第五NMOS管MN5关断，第五PMOS管MP5打开，由于第五NMOS 管MN5的关闭，在稳定状态下第五PMOS管MP5的源端和漏端之间没有电流流过，等效为第四PMOS管MP4的栅端、漏端与MP6的栅端短接，之后电路进入稳态工作，第六PMOS管MP6等效为大电阻。第一电容C1的上极板电压被充电到接近电源电压后停止充电，电路状态不变。
请参阅图4，图4给出了带有噪声滤波电路的低压差线性稳压器(LDO)的基准电压发生器部分，基准电压发生器与噪声滤波电路之间还包括电压放大器。电压放大器的同相输入端与基准电压源连接，并将电压放大器的输出端作为基准电压源的输出端。电压放大器的反向输入端分别通过第一电阻与电压放大器的输出端连接，通过第二电阻与地或低电压端连接。其中VREF2为最大化噪声滤除后的基准电压，将该基准电压进行缓冲后可以给其他电路模块提供低噪声电源。在本实施例中，具体参数设置：IBIAS＝1nA，C1＝2pF，C2＝100pF，VBG＝0.8V， VREF1＝2.1V，(W/L)MP4/(W/L)MP6＝400/1。
图5为VREF1的噪声谱，10Hz～100kHz范围内，均方根噪声电压为
Figure 914349DEST_PATH_GDA0003306207650000081
图6为VREF1经过噪声滤波电路后的VREF2的噪声谱，10Hz～100kHz范围内，均方根噪声电压为
Figure 831489DEST_PATH_GDA0003306207650000082
达到主流低噪声LDO的水平，虽然总的LDO 的输出噪声还需要加上误差放大器的噪声。
图7为应用图2的噪声滤波电路后的输出电压VREF2的上电波形，其中VREF1从稳定值的10％到～90％的时间为5us，其噪声滤波电路的输出电压VREF2从稳定值的10％到～90％的时间为35s。
图8为本实用新型的噪声滤波电路输出电压VREF2的上电波形，其中VREF1从稳定值的10％到～90％的时间为5us，本实用新型的噪声滤波电路输出电压 VREF2从稳定值的10％到～90％的时间为35us，减小到原来的千分之一。
在本实用新型的实施例中，所述噪声滤波电路包括若干NMOS管、若干 PMOS管和若干电容，将所述噪声滤波电路接入所述低压差线性稳压器中，反馈网络将基准电压源的噪声直接放大，因此第一电阻与第二电阻的比值为0，即反馈系数为1，可以获得最低的输出噪声，为了获得原始的输出电压值，噪声滤波电路的前级需要插入预放大电路。本实用新型提供的噪声滤波电路在不增加芯片管脚基础上，大大减小了经过噪声滤波电路后的基准电压的上电时间，同时满足电路中关键模块对低噪声和快速启动的需求。
以上所述是本实用新型的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本实用新型原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也视为本实用新型的保护范围。

Claims (6)

1.一种噪声滤波电路，其特征在于，包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第一电容和第二电容；
所述第一PMOS管和所述第二PMOS管的源端及体端均与电源连接；
所述第一PMOS管的栅端和漏端短接，且所述第一PMOS管的栅端和漏端短接节点与所述第二NMOS管的漏端连接；
所述第一PMOS管的栅端与所述第二PMOS管的栅端连接；
所述第三PMOS管、所述第四PMOS管和所述第六PMOS管的源端及体端均与基准电压源的输出端连接；
所述第五PMOS管的源端与所述第四PMOS管的栅端与漏端的短接节点连接，所述第五PMOS管的体端与基准电压源的输出端连接；
所述第一NMOS管、所述第二NMOS管、所述第三NMOS管、所述第四NMOS管和所述第五NMOS管的源端及体端均与地或低电压端连接；
所述第一NMOS管的栅端和漏端短接，且所述第一NMOS管的栅端和漏端短接节点与所述第二NMOS管的栅端及所述第四NMOS管的栅端连接；
所述第三PMOS管的漏端、所述第三NMOS管的漏端、所述第五NMOS管的栅端与第五PMOS管的栅端短接；
所述第四PMOS管的栅端和漏端短接，且所述第四PMOS管的栅端和漏端短接节点与所述第四NMOS管的漏端连接；
所述第四NMOS管的漏端与所述第五PMOS管的源端短接；
所述第五PMOS管的漏端、所述第六PMOS管的栅端与所述第五NMOS管的漏端短接；
所述第一电容的一端与所述第二PMOS管的漏端、所述第三PMOS管的栅端以及所述第三NMOS管的栅端相连接，所述第一电容的另一端与地或低电压端连接；
所述第二电容的一端与第六PMOS管的漏端短接，所述第二电容的另一端与地或低电压端连接。
2.根据权利要求1所述的噪声滤波电路，其特征在于，所述第一电容的容量远小于所述第二电容的容量。
3.根据权利要求1所述的噪声滤波电路，其特征在于，初始时所述第一电容和所述第二电容上下极板的电压差均为0V。
4.根据权利要求1所述的噪声滤波电路，其特征在于，所述第四PMOS管的宽长比远大于所述第六PMOS管的宽长比。
5.一种低压差线性稳压器，其特征在于，包括基准电压源以及如权利要求1至4中任一项所述的噪声滤波电路。
6.根据权利要求5所述的低压差线性稳压器，其特征在于，所述基准电压源与所述噪声滤波电路之间还包括电压放大器；
所述电压放大器的同相输入端与所述基准电压源连接，并将所述电压放大器的输出端作为所述基准电压源的输出端；
所述电压放大器的反向输入端分别通过第一电阻与所述电压放大器的输出端连接，通过第二电阻与地或低电压端连接。
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