CN205847214U - 用于开关功率晶体管的电子电路和电子设备 - Google Patents

Abstract

本公开的实施方式涉及用于开关功率晶体管的电子电路和电子设备。电子电路用于开关功率晶体管，该功率晶体管具有被耦合至漏极节点的漏极、被耦合至低电源电压的源极以及被耦合至栅极节点的栅极。该电子电路包括第一电流生成电路装置，以响应于接通信号的断言而生成第一电流以流入栅极节点中，第一电流是基本上恒定的。第二电流生成电路装置响应于关断信号的解除断言而生成第二电流以流入栅极节点中，第二电流与功率晶体管的栅极至源极电压成反比。第一比较电路装置将漏极节点处的漏极电压与参考电压进行比较，并且当漏极电压小于参考电压时激活第三电流生成电路装置生成第三电流以流入栅极节点中。

Description

用于开关功率晶体管的电子电路和电子设备

技术领域

本公开涉及功率开关的领域，并且更特别地涉及用于精确地控制功率开关的栅极节点的转换速率的驱动器电路。

背景技术

诸如场效应晶体管之类的功率开关广泛用于各种电路和各种设备中。理想的功率开关将能够在通过控制信号被指示接通时立即接通。然而，真实世界的设备并非理想的，并且因此在由功率开关接收控制信号与开关的实际接通之间存在延迟。反之关于功率开关的关断也是成立的。

功率开关的开关操作中的延迟对功率开关的开关频率和占空比强加约束。在功率开关的开关期间，开关节点的电压转换速率应当被控制以改善EMI(电磁干扰)行为，以便不妨碍并入了功率开关的电子设备的其它部分的操作。对于低侧驱动功率开关而言，开关节点是功率开关的漏极。对于高侧驱动功率开关而言，驱动节点是功率开关的源极。如果功率节点的转换速率快，则会产生不希望的量的EMI。然而，如果功率节点的转换速率慢，则功率开关的效率低，这是因为在开关期间的功耗高。

因此，存在对于能够准确地和精确地控制开关节点的转换速率的、用于功率开关的驱动电路的需要。

实用新型内容

本实用新型内容被提供以引入下面将在具体实施方式中进一步描述的概念的选择。本实用新型内容并不旨在标识所要求保护的主题的关键或实质特征，也不旨在用作限制所要求保护的主题的范围 的辅助者。

本公开的目的之一是提供一种用于开关功率晶体管的电子电路和电子设备，以至少部分地解决现有技术中的上述问题。

根据本公开的一个方面，提供了一种用于开关功率晶体管的电子电路，所述功率晶体管具有被耦合至漏极节点的漏极、被耦合至低电源电压的源极以及被耦合至栅极节点的栅极，所述电子电路包括：

第一电流生成电路装置，被配置为响应于接通信号的断言而生成第一电流以流入所述栅极节点中，所述第一电流是基本上恒定的；

第二电流生成电路装置，被配置为响应于关断信号的解除断言而生成第二电流以流入所述栅极节点中，所述第二电流与所述功率晶体管的栅极至源极电压成反比；

第一比较电路装置，被配置为将所述漏极节点处的漏极电压与参考电压进行比较，并且当所述漏极电压小于所述参考电压时激活第三电流生成电路装置生成第三电流以流入所述栅极节点中。

优选地，所述第一电流生成电路装置包括：

第一晶体管，具有漏极、源极、以及被耦合以接收所述接通信号的栅极；

第一电流源，被耦合在所述第一晶体管的所述源极与所述低电源电压之间；以及

第一电流镜，具有被耦合至所述第一晶体管的所述漏极的输入和被耦合至所述功率晶体管的所述栅极以将所述第一电流输出至所述功率晶体管的第一输出。

优选地，所述第一电流镜包括：

第二晶体管，具有被耦合至高电源电压的源极、被耦合至所述第一晶体管的所述漏极的漏极以及被耦合至其漏极的栅极；以及

第二晶体管，具有被耦合至所述高电源电压的源极、被耦合至所述功率晶体管的所述栅极的漏极以及被耦合至所述第二晶体管的所述栅极的栅极。

优选地，所述第二电流生成电路装置包括：

第三晶体管，具有被耦合至高电源电压的漏极、被耦合至所述功率晶体管的所述栅极的源极、以及栅极；

第四晶体管，具有被耦合至所述第三晶体管的所述栅极的漏极、被耦合至所述低电源电压的源极、以及被耦合以接收所述关断信号的栅极。

优选地，所述第四晶体管被配置为响应于所述关断信号的断言而关断所述第三晶体管。

优选地，所述第一比较电路装置包括：

比较器，具有输出以及被耦合至所述漏极节点和所述参考电压的输入；

第一NAND门，具有被耦合至所述比较器的所述输出的第一输入和被耦合以接收所述接通信号的第二输入、以及输出；以及

第一NOR门，具有被耦合至所述第一NAND门的所述输出的第一输入、被耦合以接收所述接通信号的延迟版本的第二输入、以及输出。

优选地，所述第三电流生成电路装置包括：

第五晶体管，具有被耦合至高电源电压的源极、被耦合至所述栅极节点的漏极以及被耦合至所述第一NOR门的所述输出的栅极。

根据本公开的另一方面，提供了一种用于开关功率晶体管的电子设备，所述功率晶体管具有被耦合至漏极节点的漏极、被耦合至低电源电压的源极以及被耦合至栅极节点的栅极，所述电子设备包括：

第一关断电路装置，被耦合至所述栅极节点并且被配置为响应于关断信号的断言而从所述栅极节点拉取第一电流，所述第一电流与所述功率晶体管的栅极至源极电压成正比；

第二关断电路装置，被耦合至所述栅极节点并且被配置为响应于所述关断信号的断言而从所述栅极节点拉取第二电流，所述第二电流是基本上恒定的；以及

第二比较电路装置，被配置为将所述栅极节点处的栅极电压与参考电压进行比较，并且当所述栅极电压小于所述参考电压时从所述栅极节点拉取第三电流。

优选地，所述第一关断电路装置包括：

第一晶体管，具有被耦合至所述栅极节点的漏极、被耦合至所述低电源电压的源极、以及栅极；

短接电路，被配置为响应于所述关断信号的断言而将所述第一晶体管的所述漏极和所述栅极短接，由此使得所述第一晶体管从所述栅极节点拉取所述第一电流。

优选地，所述短接电路包括：

第二晶体管，具有漏极、栅极以及被耦合至所述栅极节点的源极；

第三晶体管，具有被耦合至所述栅极节点的漏极、被耦合至所述第二晶体管的所述漏极的源极、以及被耦合以接收所述关断信号的栅极；

反相器，具有被耦合至所述第三晶体管的所述栅极的输入和被耦合至所述第二晶体管的所述栅极的输出；以及

第四晶体管，具有被耦合至所述第二晶体管的所述漏极和所述第三晶体管的所述源极的漏极、被耦合至所述低电源电压的源极、以及被耦合至所述第二晶体管的所述栅极和所述反相器的所述输出的栅极。

优选地，所述第二关断电路装置包括：

第五晶体管，具有漏极、源极、以及被耦合以接收所述关断信号的栅极；

第二电流源CS2，被耦合在所述第五晶体管的所述源极与所述低电源电压之间；

第二电流镜，具有被耦合至所述第五晶体管的所述漏极的输入以及被耦合至第一节点的输出；

第三电流镜，具有被耦合至所述第一节点的输入和被耦合至所 述栅极节点的输出，所述输出从所述栅极节点拉取所述第二电流。

优选地，所述第二电流镜包括：

第六晶体管，具有被耦合至所述第五晶体管的所述漏极的漏极、被耦合至所述高电源电压的源极、以及被耦合至其漏极的栅极；以及

第七晶体管，具有被耦合至所述第一节点的漏极、被耦合至所述高电源电压的源极、以及被耦合至所述第六晶体管的所述栅极的栅极。

优选地，所述第二比较电路装置包括：

第八晶体管，具有被耦合至所述高电源电压的源极、被耦合至第二节点的漏极、以及被耦合至所述第六晶体管和所述第七晶体管的所述栅极的栅极；

第九晶体管，具有被耦合至所述第二节点的漏极、被耦合至所述低电源电压的源极、以及被耦合至所述栅极节点的栅极；

第二NAND门，具有被耦合以接收所述关断信号的第一输入、被耦合至所述第二节点的第二输入、以及输出；

OR门，具有被耦合至所述第二NAND门的所述输出的第一输入、被耦合以接收所述关断信号的延迟版本的第二输入、以及输出；

第十晶体管，具有被耦合至所述栅极节点的漏极、被耦合至所述低电源电压的源极、以及被耦合至所述OR门的所述输出的漏极。

优选地，所述第三电流镜包括：

第十一晶体管，具有被耦合至所述第一节点的漏极、被耦合至所述低电源电压的源极、以及被耦合至其漏极的栅极；

第十二晶体管，具有被耦合至所述栅极节点的漏极，被耦合至所述低电源电压的源极、以及被耦合至所述第十一晶体管的所述栅极的栅极。

根据本公开的又一方面，提供了一种用于开关功率晶体管的电子设备，所述功率晶体管具有被耦合至漏极节点的漏极、被耦合至低电源电压的源极以及被耦合至栅极节点的栅极，所述电子设备包 括：

第一电流源起电路装置，被配置为响应于接通信号的断言而生成第一电流以流入所述栅极节点中，所述第一电流是基本上恒定的；

第二电流源起电路装置，被配置为响应于关断信号的解除断言而生成第二电流以流入所述栅极节点中，所述第二电流与所述功率晶体管的栅极至源极电压成反比；

第一比较电路装置，被配置为将所述漏极节点处的漏极电压与参考电压进行比较，并且当所述漏极电压小于所述参考电压时激活第三电流生成电路装置生成第三电流以流入所述栅极节点中；

第一电流下沉电路装置，被耦合至所述栅极节点并且被配置为响应于所述关断信号的断言而从所述栅极节点拉取第四电流，所述第四电流与所述功率晶体管的栅极至源极电压成正比；

第二电流下沉电路装置，被耦合至所述栅极节点并且被配置为响应于所述关断信号的断言而从所述栅极节点拉取第五电流，所述第五电流是基本上恒定的；

第二比较电路装置，被配置为将所述栅极节点处的栅极电压与参考电压进行比较，并且当所述栅极电压小于所述参考电压时从所述栅极节点拉取第六电流。

优选地，所述第一电流源起电路装置包括：

第一晶体管，具有漏极、源极、以及被耦合以接收所述接通信号的栅极，

第一电流源，被耦合在所述第一晶体管的所述源极与所述低电源电压之间，以及

第一电流镜，具有被耦合至所述第一晶体管的所述漏极的输入和被耦合至所述功率晶体管的所述栅极以将所述第一电流输出至所述功率晶体管的第一输出；并且所述第一电流下沉电路装置包括：

第二晶体管，具有被耦合至所述栅极节点的漏极、被耦合至所述低电源电压的源极、以及栅极；

短接电路，被配置为响应于所述关断信号的断言而将所述第二晶体管的所述漏极和所述栅极短接，由此使得所述第二晶体管从所述栅极节点拉取所述第四电流。

优选地，所述第二电流下沉电路装置包括：

第三晶体管，具有漏极、源极、以及被耦合以接收所述关断信号的栅极，

第二电流源CS2，被耦合在所述第三晶体管的所述源极与所述低电源电压之间，

第二电流镜，具有被耦合至所述第三晶体管的所述漏极的输入以及被耦合至第一节点的输出，以及

第三电流镜，具有被耦合至所述第一节点的输入和被耦合至所述栅极节点的输出，所述输出从所述栅极节点拉取所述第五电流；并且

所述第二电流源起电路装置包括：

第四晶体管，具有被耦合至高电源电压的漏极、被耦合至所述功率晶体管的所述栅极的源极、以及栅极，以及

第五晶体管，具有被耦合至所述第四晶体管的所述栅极的漏极、被耦合至所述低电源电压的源极、以及被耦合以接收所述关断信号的栅极。

一个实施例涉及用于开关功率晶体管的电子电路，该功率晶体管具有被耦合至漏极节点的漏极、被耦合至低电源电压的源极以及被耦合至栅极节点的栅极。该电子电路包括第一电流生成电路装置，被配置为响应于ON信号的断言(assertion)而生成第一电流以流入栅极节点中，第一电流是基本上恒定的。第二电流生成电路装置被配置为响应于OFF信号的解除断言(deassertion)而生成第二电流以流入栅极节点中，第二电流与功率晶体管的栅极至源极电压成反比。第一比较电路装置被配置为将漏极节点处的漏极电压与参考电压进行比较，并且当漏极电压小于参考电压时激活第三电流生成电路装置生成第三电流以流入栅极节点中。

另一实施例涉及具有功率晶体管的电子设备，该功率晶体管具有被耦合至漏极节点的漏极、被耦合至低电源电压的源极以及被耦合至栅极节点的栅极。电子设备包括第一关断电路装置，被耦合至栅极节点并且被配置为响应于OFF信号的断言而从栅极节点拉取第一电流，第一电流与功率晶体管的栅极至源极电压成正比。第二关断电路装置被耦合至栅极节点并且被配置为响应于OFF信号的断言而从栅极节点拉取第二电流，第二电流是基本上恒定的。第二比较电路装置被配置为将栅极节点处的栅极电压与参考电压进行比较，并且当栅极电压小于参考电压时从栅极节点拉取第三电流。

附加的实施例涉及用于开关功率晶体管的电子设备，该功率晶体管具有被耦合至漏极节点的漏极、被耦合至低电源电压的源极以及被耦合至栅极节点的栅极。该电子设备包括第一电流源起(sourcing)电路装置，被配置为响应于ON信号的断言而生成第一电流以流入栅极节点中，第一电流是基本上恒定的。第二电流源起电路装置被配置为响应于OFF信号的解除断言而生成第二电流以流入栅极节点中，第二电流与功率晶体管的栅极至源极电压成反比。第一比较电路装置被配置为将漏极节点处的漏极电压与参考电压进行比较，并且当漏极电压小于参考电压时激活第三电流生成电路装置生成第三电流以流入栅极节点中。第一电流下沉(sinking)电路装置被耦合至栅极节点并且被配置为响应于OFF信号的断言而从栅极节点拉取第四电流，第四电流与功率晶体管的栅极至源极电压成正比。第二电流下沉电路装置被耦合至栅极节点并且被配置为响应于OFF信号的断言而从栅极节点拉取第五电流，第五电流是基本上恒定的。第二比较电路装置被配置为将栅极节点处的栅极电压与参考电压进行比较，并且当栅极电压小于参考电压时从栅极节点拉取第六电流。

方法方面涉及开关功率晶体管的方法，该方法包括接通功率晶体管。在功率晶体管的栅极至源极电压小于功率晶体管的米勒平台电压的情况下，响应于ON信号的断言而生成第一电流以流入功率 晶体管的栅极中，第一电流是基本上恒定的。在栅极至源极电压位于米勒平台电压的阈值内的情况下，响应于OFF信号的解除断言而生成第二电流以流入栅极中，第二电流与栅极至源极电压成反比。在栅极至源极电压高于米勒平台电压的情况下，生成第三电流以流入功率晶体管的栅极中，第三电流是基本上恒定的。

另一方法方面涉及开关功率晶体管的方法。该方法包括关断功率晶体管。在功率晶体管的栅极至源极电压大于晶体管的米勒平台电压的情况下，响应于OFF信号的断言而从功率晶体管的栅极拉取第一电流，第一电流与栅极至源极电压成正比。在栅极至源极电压位于米勒平台电压的阈值内的情况下，响应于OFF信号的断言而从功率晶体管的栅极拉取第二电流，第二电流是基本上恒定的。在栅极至源极电压小于米勒平台电压的情况下，从功率晶体管的栅极拉取第三电流，第三电流是基本上恒定的。

在本公开的各个实施方式中，在功率开关的栅极的充电阶段期间，根据功率开关的状态调节对栅极充电的电流，功率开关可以处于关断状态、处于其米勒平台、或者处于完全接通状态。在放电状态期间，同样根据功率开关的状态调节功率开关的栅极。当指示接通的控制信号到达时接通功率开关以便最小化或者减小接通延迟，并且当指示关断的控制信号到达时关断功率开关。在开关期间，准确地控制功率开关的漏极或源极上的电压转换速率，以最小化或者减小向其他电路或设备的放射。强接通/关断被实施以帮助确保完全接通/关断功率开关，以由此改善在功率被注入到功率开关的输出的情况下的鲁棒性。

附图说明

图1是根据本公开的用于功率开关的驱动电路的示意图。

图2示出利用了图1的驱动电路的高侧驱动功率开关。

图3示出利用了图1的驱动电路的低侧驱动功率开关。

图4是示出了在操作期间图1的驱动电路的各种信号的时序图。

具体实施方式

在以下描述中，阐述了多个细节以提供对本公开的理解。然而，本领域技术人员将理解的是，可以在没有这些细节的情况下实践本公开的实施例并且从所描述的实施例的多种变型和修改是可能的。

总体而言，本公开提供了最小化或者减小与功率开关的接通和关断相关联的延迟的方法。在这点上，本文中所公开的方法提供了在开关期间对功率开关的漏极或源极的转换速率的精确控制，以便减小从所述开关生成的EMI(电磁干扰)。为了优化EMS(电磁敏感度)，实施了强接通(strong turn on)和强关断(strong turn off)。功率开关可以是低侧开关或高侧开关。

在功率开关的栅极的充电阶段期间，根据功率开关的状态调节对栅极充电的电流，功率开关可以处于关断状态、处于其米勒平台(Miller plateau)、或者处于完全接通状态。在放电状态期间，同样根据功率开关的状态调节功率开关的栅极。当指示接通的控制信号到达时接通功率开关以便最小化或者减小接通延迟，并且当指示关断的控制信号到达时关断功率开关。在开关期间，准确地控制功率开关的漏极或源极上的电压转换速率，以最小化或者减小向其他电路或设备的放射。强接通/关断被实施以帮助确保完全接通/关断功率开关，以由此改善在功率被注入到功率开关的输出的情况下的鲁棒性。

参考图1，现在描述用于驱动功率开关M10的驱动电路100。晶体管M0具有被耦合至正电源Vdd的源极，以及被耦合至晶体管M0的漏极的栅极。晶体管M1的源极被耦合至Vdd并且晶体管M1的栅极被耦合至晶体管M0的栅极。晶体管M0的漏极被耦合至晶体管M13的漏极，晶体管M13的源极被耦合至电流源CS1并且晶体管M13的栅极被耦合以接收“ON(接通)”信号。电流源CS1被耦合在晶体管M13的漏极与负电源Vss之间。

晶体管M1的漏极被耦合至晶体管M8的漏极以及因此晶体管 M8的栅极。晶体管M18的漏极被耦合至晶体管M8的源极，晶体管M18的栅极被耦合至晶体管M18的漏极，并且晶体管M18的源极被耦合至Vss。晶体管M9的漏极被耦合至Vdd，晶体管M9的栅极被耦合至晶体管M8的栅极，并且晶体管M9的源极被耦合至功率开关M10的栅极。晶体管M19的漏极被耦合至晶体管M8和M9的栅极，晶体管M19的源极被耦合至Vss，并且晶体管M19的栅极被耦合以接收“OFF(关断)”信号。

晶体管M2的源极被耦合至Vdd，晶体管M2的漏极被耦合至功率开关M10的栅极，并且晶体管M2的栅极被耦合至晶体管M1和M0的栅极。晶体管M3的源极被耦合至Vdd，晶体管M3的漏极被耦合至晶体管M20的漏极，并且晶体管M3的栅极被耦合至晶体管M2、M1和M0的栅极。晶体管M20的源极被耦合至Vss并且晶体管M20的栅极被耦合至Vdd。

比较器102的反相端子被耦合至功率开关M10的漏极，比较器102的非反相端子被耦合至晶体管M3和M20的漏极，并且比较器102的输出被耦合至NAND门104的输入。NAND门104的另一输入被耦合以接收“ON”信号，并且将其输出提供至NOR门106的输入。NOR门106的另一输入被耦合以接收“ON_dly”信号，并且NOR门106的输出被耦合至晶体管M7的栅极，“ON_dly”信号是“ON”信号的延迟的和截断的版本。晶体管M7的源极被耦合至Vdd并且晶体管M7的漏极被耦合至功率开关M10的栅极。

晶体管M4的源极被耦合至Vdd，晶体管M4的漏极被耦合至晶体管M14的漏极，并且晶体管M4的栅极被耦合至晶体管M4的漏极。晶体管M14的源极被耦合至电流源CS2，并且晶体管M14的栅极被耦合以接收“OFF”信号。电流源CS2被耦合在晶体管M14的源极与Vss之间。

晶体管M5的源极被耦合至Vdd，晶体管M5的漏极被耦合至节点N1，并且晶体管M5的栅极被耦合至晶体管M4的栅极和漏极。晶体管M21的漏极被耦合至节点N1，晶体管M21的源极被耦合至 Vss，并且晶体管M21的栅极被耦合至晶体管M21的漏极。晶体管M22的漏极被耦合至功率开关M10的栅极，晶体管M22的源极被耦合至Vss，并且晶体管M22的栅极被耦合至晶体管M21的栅极和漏极。

晶体管M16的漏极被耦合至节点N1，晶体管M16的源极被耦合至Vss，并且晶体管M16的栅极被耦合至晶体管M17的栅极。晶体管M17的漏极被耦合至功率开关M10的栅极，晶体管M17的源极被耦合至Vss，并且晶体管M17的栅极被耦合至晶体管M16的栅极。

晶体管M11的源极被耦合至晶体管M12的漏极以及功率开关M10的栅极，晶体管M11的漏极被耦合至晶体管M12的源极以及晶体管M24的漏极，并且晶体管M11的栅极被耦合至晶体管M24的栅极。晶体管M24的源极被耦合至Vss，并且晶体管M24的栅极也通过反相器108被耦合至晶体管M12的栅极。晶体管M12的栅极和反相器108的输入接收“OFF”信号。

晶体管M6的源极被耦合至Vdd，晶体管M6的漏极被耦合至节点N2，并且晶体管M6的栅极被耦合至晶体管M4和M5的栅极。晶体管M23的栅极被耦合至晶体管M10的栅极，晶体管M23的源极被耦合至Vss，并且晶体管M23的漏极被耦合至节点N2。NAND门110具有被耦合以接收“OFF”信号的第一输入和被耦合至节点N2的第二输入，并且将其输出提供至OR门112的输入。OR门112具有被耦合以接收信号“OFF_dly”的第一输入，信号“OFF_dly”是“OFF”信号的延迟的和截断的版本，并且OR门112的输出被耦合至晶体管M15的栅极。晶体管M15的漏极被耦合至功率开关M10的栅极并且晶体管M15的源极被耦合至Vss。

M10是片上NMOS功率开关。正电源Vdd和负电源Vss是浮置电源轨(floatingsupply rail)，其中Vdd被维持在高于Vss的特定电压。Vss被连接至M10的源极。在M10是低侧开关的情况下，如图1所示，Vss处于接地电压。在M10是高侧开关的情况下，Vss 是浮置轨，如图3中所示。ON是功率开关M10的接通信号，而OFF是功率开关M10的关断信号。ON_dly是ON从逻辑‘0’到逻辑‘1’的延迟信号。该延迟时间根据开关M10被完全接通将花费多长时间而变化。OFF_dly是OFF从逻辑‘0’到逻辑‘1’的延迟信号。该延迟时间根据开关M10被完全关断将花费多长时间而变化。

图4示出了ON、ON_dly、OFF、OFF_dly、晶体管M10的栅极-源极电压和M10的漏极-源极电压的图。为了简化描述，在下文中将相对于Vss描述这些电压。

假设在时间t0处功率开关M10初始是关断的，OFF处于‘1’，并且ON处于‘0’。OFF_dly处于逻辑‘1’，并且ON_dly处于逻辑‘0’。当OFF处于逻辑‘1’时，晶体管M19处于导通并且将晶体管M9的栅极驱动至接地以关断晶体管M9。晶体管M15由OR门112响应于处于逻辑‘1’的OFF_dly而接通，以完全关断开关M10作为强关断。这解决了其中在开关M10的源极或漏极上存在干扰的情况。这样的强关断可以帮助确保开关M10在其应当以其他方式处于关断时不被开关M10的源极或漏极上的干扰接通。例如，在开关M10的源极和漏极上可能存在功率注入。强关断可以改善晶体管M10的EMS(电磁敏感度)。

当ON在时间t1从逻辑‘0’改变到逻辑‘1’时，OFF和OFF_dly几乎在相同时间变为逻辑‘0’。M13是其栅极由ON控制的晶体管。当晶体管M13处于导通时，电流I0流经晶体管M13至晶体管M0。随后由晶体管M1、M2和M3形成的电流镜被激活。因为OFF现在处于逻辑‘0’，所以晶体管M19被关断。电流I2随后将晶体管M9的栅极偏置成基于电流I2、晶体管M8和晶体管M18的电压。因为功率开关M10的栅极的电压是零，所以晶体管M9的栅极-源极电压是Vgs_M8+Vgs_M18。

功率开关M10的栅极随后由电流I3和I4充电。随着开关M10的栅极电压增加，电流I4被保持几乎是恒定的。当Vgs_M10小时，电流I3是相对大的电流。随着Vgs_M10增加，电流I3降低。通过 选择电流I2、晶体管M8和晶体管M18的适当的值或大小，Vgs_M10可以通过电流I3几乎立即被充电至开关M10的阈值电压。随后电流I3降低至小值或零，这是因为Vgs_M9随着Vgs_M10增加而降低。

随后，开关M10进入米勒平台并且其栅极由电流I4进行充电。通过适当地选择I4，在时间t3处Vds_M10的电压转换速率因此可以被控制。如图4所示，Vgs_M10在接通阶段期间在米勒平台中从A变为B。Vds_M10在接通阶段期间在米勒平台中从E变为F。晶体管M20、晶体管M3和比较器102是对于开关M10的漏极电压的检测电路。晶体管M20是与开关M10相同类型的晶体管，而在尺寸上较小。M20的栅极被连接至Vcc以使其永久导通。来自晶体管M3的电流将晶体管M20的漏极电压偏置成用作用于比较器102的参考电压的电压，以检查开关M10的漏极电压是否足够低，以使得米勒平台在时间t3处在接通阶段期间结束。如果开关M10的漏极电压低于晶体管M20的漏极处的Vref_D，则漏极电压检测电路指示米勒平台将通过改变比较器102的输出结束。该“END(结束)”信号通过逻辑电路104与“ON”在逻辑上组合。来自106的逻辑低将使得晶体管M7接通，以将M10的栅极拉至Vdd。

晶体管M7作为用于开关M10的强接通工作以改善EMS。因为M20与M10是相同类型，所以参考电压Vref_D随温度而改变。在米勒平台的结束处M10的漏极电压的温度漂移被补偿。在ON信号是逻辑‘1’时，ON_dly也可以在延迟时间之后接通M7。如果漏极电压检测电路存在一些错误，则M7可以通过ON_dly信号被接通。ON和ON_DLY变高之间的延迟时间被设置，以确保在米勒平台区期间对于转换速率控制工作存在足够的时间。这通过与时间t3有关的时间t4示出。因此，功率开关M10被完全接通。

当功率开关M10将要被关断时，ON信号在时间t5处从逻辑‘1’变为逻辑‘0’，如ON_dly那样。OFF从逻辑‘0’变为逻辑‘1’。晶体管M19随后被接通以将晶体管M9的栅极驱动至Vss，以关断晶体管M9。晶体管M14也将被接通。电流I1流经晶体管M14，并且由晶 体管M5和M6形成的电流镜被激活。晶体管M11和M12也被接通以短接晶体管M17的漏极和栅极。随后，晶体管M17作为二极管连接的NMOS工作。

晶体管M17是与M10相同类型的晶体管，但是更小。因此，晶体管M17帮助快速地对开关M10的栅极放电。晶体管M16对晶体管M17的漏极电流进行镜像。通过选择晶体管M17、M16、M21和M22的适当的大小，可以使得开关M10的栅极的放电电流如下改变—当Vgs_M10为高时，放电电流大，以由此快速地对栅极电压进行放电，并且随着Vgs_M10降低，放电电流降低。当晶体管M17的栅极至源极电压Vgs_M17低于其阈值电压时，电流I10变为零。

开关M10的栅极的放电电流因此通过M21和M22的电流镜的比率来设置。功率开关M10随后在时间t6处操作于米勒平台处。电流I8是恒定的电流。通过控制电流I8，Vds_M10的电压转换速率被控制。晶体管M23和M6是功率开关M10的栅极电压检测电路。当开关M10的栅极电压低于由晶体管M23和M6设置的阈值时，晶体管M23的漏极电压将从低变为高。这导致了在关断阶段期间开关M10的米勒平台在时间t7处结束。信号“END”通过逻辑电路110与“OFF”在逻辑上组合。来自112的逻辑高输出使得晶体管M15接通，作为M10的强关断以改善EMS。如果栅极电压检测电路经历部件故障，则OFF_dly也可以在OFF信号的延迟时间之后接通M15。延迟时间被设置以帮助确保对于米勒平台存在足够的时间。这通过与时间t7有关的时间t8示出。因此，功率开关M10被完全关断。

这一设计的优点在于接通延迟通过电流I3和对应的电路被减小。在接通阶段期间Vds_M10的电压转换速率通过I4和对应的电路进行控制。强接通由漏极电压检测电路、晶体管M7和对应的电路提供。关断延迟通过晶体管M17和对应的电路被减小。在关断阶段期间Vds_M10的电压转换速率通过电流I8和对应的电路进行控制。强关断由栅极电压检测电路、晶体管M15和对应的电路提供。在接通/关断期间功率开关M10的每个工作阶段被适当地控制和优化。

该设计可以用作用于N型功率开关的高侧预驱动器或低侧预驱动器。图2示出了该设计如何作为低侧开关的预驱动器工作。图3示出了本实用新型如何作为高侧开关的预驱动器工作。

虽然在本文中已经参考特定手段、材料和实施例描述了之前的具体实施方式，但是并不旨在限于本文中所公开的细节；相反，其扩展至所有功能上等效的结构、方法和用途，诸如在所附权利要求的范围内。

Claims (17)

1.一种用于开关功率晶体管的电子电路，所述功率晶体管具有被耦合至漏极节点的漏极、被耦合至低电源电压的源极以及被耦合至栅极节点的栅极，其特征在于，所述电子电路包括：

第一电流生成电路装置，被配置为响应于接通信号的断言而生成第一电流以流入所述栅极节点中，所述第一电流是基本上恒定的；

第二电流生成电路装置，被配置为响应于关断信号的解除断言而生成第二电流以流入所述栅极节点中，所述第二电流与所述功率晶体管的栅极至源极电压成反比；

第一比较电路装置，被配置为将所述漏极节点处的漏极电压与参考电压进行比较，并且当所述漏极电压小于所述参考电压时激活第三电流生成电路装置生成第三电流以流入所述栅极节点中。

2.根据权利要求1所述的电子电路，其特征在于，所述第一电流生成电路装置包括：

第一晶体管，具有漏极、源极、以及被耦合以接收所述接通信号的栅极；

第一电流源，被耦合在所述第一晶体管的所述源极与所述低电源电压之间；以及

第一电流镜，具有被耦合至所述第一晶体管的所述漏极的输入和被耦合至所述功率晶体管的所述栅极以将所述第一电流输出至所述功率晶体管的第一输出。

3.根据权利要求2所述的电子电路，其特征在于，所述第一电流镜包括：

第二晶体管，具有被耦合至高电源电压的源极、被耦合至所述第一晶体管的所述漏极的漏极以及被耦合至其漏极的栅极；以及

第二晶体管，具有被耦合至所述高电源电压的源极、被耦合至所述功率晶体管的所述栅极的漏极以及被耦合至所述第二晶体管的所述栅极的栅极。

4.根据权利要求1所述的电子电路，其特征在于，所述第二电流生成电路装置包括：

第三晶体管，具有被耦合至高电源电压的漏极、被耦合至所述功率晶体管的所述栅极的源极、以及栅极；

第四晶体管，具有被耦合至所述第三晶体管的所述栅极的漏极、被耦合至所述低电源电压的源极、以及被耦合以接收所述关断信号的栅极。

5.根据权利要求4所述的电子电路，其特征在于，所述第四晶体管被配置为响应于所述关断信号的断言而关断所述第三晶体管。

6.根据权利要求1所述的电子电路，其特征在于，所述第一比较电路装置包括：

比较器，具有输出以及被耦合至所述漏极节点和所述参考电压的输入；

第一NAND门，具有被耦合至所述比较器的所述输出的第一输入和被耦合以接收所述接通信号的第二输入、以及输出；以及

第一NOR门，具有被耦合至所述第一NAND门的所述输出的第一输入、被耦合以接收所述接通信号的延迟版本的第二输入、以及输出。

7.根据权利要求6所述的电子电路，其特征在于，所述第三电流生成电路装置包括：

第五晶体管，具有被耦合至高电源电压的源极、被耦合至所述栅极节点的漏极以及被耦合至所述第一NOR门的所述输出的栅极。

8.一种用于开关功率晶体管的电子设备，所述功率晶体管具有被耦合至漏极节点的漏极、被耦合至低电源电压的源极以及被耦合至栅极节点的栅极，其特征在于，所述电子设备包括：

第一关断电路装置，被耦合至所述栅极节点并且被配置为响应于关断信号的断言而从所述栅极节点拉取第一电流，所述第一电流与所述功率晶体管的栅极至源极电压成正比；

第二关断电路装置，被耦合至所述栅极节点并且被配置为响应 于所述关断信号的断言而从所述栅极节点拉取第二电流，所述第二电流是基本上恒定的；以及

第二比较电路装置，被配置为将所述栅极节点处的栅极电压与参考电压进行比较，并且当所述栅极电压小于所述参考电压时从所述栅极节点拉取第三电流。

9.根据权利要求8所述的电子设备，其特征在于，所述第一关断电路装置包括：

第一晶体管，具有被耦合至所述栅极节点的漏极、被耦合至所述低电源电压的源极、以及栅极；

短接电路，被配置为响应于所述关断信号的断言而将所述第一晶体管的所述漏极和所述栅极短接，由此使得所述第一晶体管从所述栅极节点拉取所述第一电流。

10.根据权利要求9所述的电子设备，其特征在于，所述短接电路包括：

第二晶体管，具有漏极、栅极以及被耦合至所述栅极节点的源极；

第三晶体管，具有被耦合至所述栅极节点的漏极、被耦合至所述第二晶体管的所述漏极的源极、以及被耦合以接收所述关断信号的栅极；

反相器，具有被耦合至所述第三晶体管的所述栅极的输入和被耦合至所述第二晶体管的所述栅极的输出；以及

第四晶体管，具有被耦合至所述第二晶体管的所述漏极和所述第三晶体管的所述源极的漏极、被耦合至所述低电源电压的源极、以及被耦合至所述第二晶体管的所述栅极和所述反相器的所述输出的栅极。

11.根据权利要求8所述的电子设备，其特征在于，所述第二关断电路装置包括：

第五晶体管，具有漏极、源极、以及被耦合以接收所述关断信号的栅极；

第二电流源CS2，被耦合在所述第五晶体管的所述源极与所述低电源电压之间；

第二电流镜，具有被耦合至所述第五晶体管的所述漏极的输入以及被耦合至第一节点的输出；

第三电流镜，具有被耦合至所述第一节点的输入和被耦合至所述栅极节点的输出，所述输出从所述栅极节点拉取所述第二电流。

12.根据权利要求11所述的电子设备，其特征在于，所述第二电流镜包括：

第六晶体管，具有被耦合至所述第五晶体管的所述漏极的漏极、被耦合至所述高电源电压的源极、以及被耦合至其漏极的栅极；以及

第七晶体管，具有被耦合至所述第一节点的漏极、被耦合至所述高电源电压的源极、以及被耦合至所述第六晶体管的所述栅极的栅极。

13.根据权利要求12所述的电子设备，其特征在于，所述第二比较电路装置包括：

第八晶体管，具有被耦合至所述高电源电压的源极、被耦合至第二节点的漏极、以及被耦合至所述第六晶体管和所述第七晶体管的所述栅极的栅极；

第九晶体管，具有被耦合至所述第二节点的漏极、被耦合至所述低电源电压的源极、以及被耦合至所述栅极节点的栅极；

第二NAND门，具有被耦合以接收所述关断信号的第一输入、被耦合至所述第二节点的第二输入、以及输出；

OR门，具有被耦合至所述第二NAND门的所述输出的第一输入、被耦合以接收所述关断信号的延迟版本的第二输入、以及输出；

第十晶体管，具有被耦合至所述栅极节点的漏极、被耦合至所述低电源电压的源极、以及被耦合至所述OR门的所述输出的漏极。

14.根据权利要求11所述的电子设备，其特征在于，所述第三电流镜包括：

第十一晶体管，具有被耦合至所述第一节点的漏极、被耦合至所述低电源电压的源极、以及被耦合至其漏极的栅极；

第十二晶体管，具有被耦合至所述栅极节点的漏极，被耦合至所述低电源电压的源极、以及被耦合至所述第十一晶体管的所述栅极的栅极。

15.一种用于开关功率晶体管的电子设备，所述功率晶体管具有被耦合至漏极节点的漏极、被耦合至低电源电压的源极以及被耦合至栅极节点的栅极，其特征在于，所述电子设备包括：

第一电流源起电路装置，被配置为响应于接通信号的断言而生成第一电流以流入所述栅极节点中，所述第一电流是基本上恒定的；

第二电流源起电路装置，被配置为响应于关断信号的解除断言而生成第二电流以流入所述栅极节点中，所述第二电流与所述功率晶体管的栅极至源极电压成反比；

第一比较电路装置，被配置为将所述漏极节点处的漏极电压与参考电压进行比较，并且当所述漏极电压小于所述参考电压时激活第三电流生成电路装置生成第三电流以流入所述栅极节点中；

第一电流下沉电路装置，被耦合至所述栅极节点并且被配置为响应于所述关断信号的断言而从所述栅极节点拉取第四电流，所述第四电流与所述功率晶体管的栅极至源极电压成正比；

第二电流下沉电路装置，被耦合至所述栅极节点并且被配置为响应于所述关断信号的断言而从所述栅极节点拉取第五电流，所述第五电流是基本上恒定的；

第二比较电路装置，被配置为将所述栅极节点处的栅极电压与参考电压进行比较，并且当所述栅极电压小于所述参考电压时从所述栅极节点拉取第六电流。

16.根据权利要求15所述的电子设备，其特征在于，

所述第一电流源起电路装置包括：

第一晶体管，具有漏极、源极、以及被耦合以接收所述接通信号的栅极，

第一电流源，被耦合在所述第一晶体管的所述源极与所述低电源电压之间，以及

第一电流镜，具有被耦合至所述第一晶体管的所述漏极的输入和被耦合至所述功率晶体管的所述栅极以将所述第一电流输出至所述功率晶体管的第一输出；并且

所述第一电流下沉电路装置包括：

第二晶体管，具有被耦合至所述栅极节点的漏极、被耦合至所述低电源电压的源极、以及栅极；

短接电路，被配置为响应于所述关断信号的断言而将所述第二晶体管的所述漏极和所述栅极短接，由此使得所述第二晶体管从所述栅极节点拉取所述第四电流。

17.根据权利要求15所述的电子设备，其特征在于，

所述第二电流下沉电路装置包括：

第三晶体管，具有漏极、源极、以及被耦合以接收所述关断信号的栅极，

第二电流源CS2，被耦合在所述第三晶体管的所述源极与所述低电源电压之间，

第二电流镜，具有被耦合至所述第三晶体管的所述漏极的输入以及被耦合至第一节点的输出，以及

第三电流镜，具有被耦合至所述第一节点的输入和被耦合至所述栅极节点的输出，所述输出从所述栅极节点拉取所述第五电流；并且

所述第二电流源起电路装置包括：

第四晶体管，具有被耦合至高电源电压的漏极、被耦合至所述功率晶体管的所述栅极的源极、以及栅极，以及

第五晶体管，具有被耦合至所述第四晶体管的所述栅极的漏极、被耦合至所述低电源电压的源极、以及被耦合以接收所述关断信号的栅极。