CN1599218B - 优化dc-dc转换器中电源效率的方法和电路 - Google Patents

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Abstract

在一个实施例中，接通延迟控制结构(30)包括连接到同步DC-DC转换器(10)中开关节点(13)的检测FET设备(31)。所述DC-DC转换器你包括高侧开关(11)和低侧开关(12)。所述检测FET设备(31)检测所述低侧开关(12)的体二极管(18)中的电流导通。连接到所述检测FET(31)的电流检测/比较器电路(32)检测电流导通中的改变。延迟电路(33)和连接到所述电流检测/比较器电路(32)的时钟/逻辑电路(32)预测和调节在高侧开关(11)和低侧开关(12)之间转换中的延迟时间。

Description

优化DC-DC转换器中电源效率的方法和电路
技术领域
本发明一般涉及电源和电源调节应用，尤其涉及使用同步电源整流的DC-DC电源转换器。
背景技术
在需要稳定电源电压的电子应用中，DC-DC转换器或转换调节器被广泛地作为将一个DC电压转换到其他希望的DC电压的有效元件。一般地，DC-DC电源转换器被连接到具有比电子设备所需电压电平低或高的电压电平的输入电源。转换调节器通过在电感线圈中接通或断开电源间接地调节到设备或应用的平均DC输出电压。通过比较输出电压和基准，能够控制电感线圈电流，以提供希望的输出电压。在需要比输入电源所提供的更高的工作电源的应用中使用升压转换器。相反地，在需要比输入电源所提供的更低的工作电压的应用中使用降压转换器。在转换起中一般使用整流电路元件，例如肖特基二极管，来支持从输入电源到电子设备或应用的单向能量流。
同步降压转换器是特定类型的转换调节器，它通过用电源转换设备，例如功率MOSFET设备代替肖特基二极管来提供比传统转换器改进了的电源效率。高侧(high-side)开关(控制开关)选择地将电感连接到正输入电源，而低侧开关(同步开关)选择地将电感接地。一般使用脉冲宽度调制(PWM)控制电路来控制高侧和低侧开关，尽管也已知其他控制技术，例如波纹调节器和脉冲频率调制(PFM)。
随着电子设备和应用的不断发展，电源设计者希望改善和优化电源消耗和效率。尽管与传统降压转换器相比，同步降压转换器提供了改善的电源效率，但是仍然存在功率损耗问题。例如，由于低侧电源MOSFET中的体二极管导通和反向恢复，出现明显的功率损耗。这些功率损耗是由于高侧和低侧开关之间转换的延迟引起的，所述延迟是避免在两个开关同时导通所必需的。
因此，存在对DC电源调节系统和用于在从高侧开关转换到低侧开关时优化地控制延迟时间的方法的需要。
发明内容
根据本发明的一方面，提供了一种将第一DC电压转换为第二DC电压的DC-DC转换器，包括：第一输出端，被配置成控制耦合到所述第一DC电压的输入端的第一开关；第二输出端，被配置成控制第二开关，其中所述第一和第二开关由对应的第一和第二输入信号控制，以生成所述第二DC电压；检测设备，被配置成接收作为通过第二开关的电流的一小部分的检测电流，并且响应地形成表示通过所述第二开关的电流的第一电流和第二电流；以及控制电路，包括转换功能模块，所述转换功能模块被配置成接收所述第一电流和所述第二电流，所述控制电路还包括由时钟/逻辑电路控制的跟踪保持模块，其中所述第一电流和所述第二电流从所述转换功能模块通过所述跟踪保持模块被输入到所述控制电路的第一电流比较器，所述控制电路被配置为，在所述第一开关关断、所述第二开关接通以及所述检测设备接通之后，响应于第一电流大于第二电流而启动延迟电路，来控制所述第一开关的接通时间延迟，所述控制电路还被配置成响应于第一电流小于第二电流来禁止所述检测设备形成所述检测电流。
根据本发明的另一方面，提供了一种同步DC-DC转换器结构，其特征在于，包括：高侧MOSFET开关，具有连接到输入DC电压的漏极以及连接到开关节点的源极；低侧MOSFET开关，具有连接到所述开关节点的漏极以及连接到地节点的源极；检测晶体管，具有连接到所述开关节点的漏极，用于形成作为所述低侧MOSFET开关中的电流的一小部分的检测电流；以及控制结构，包括电流检测设备，被配置成接收所述检测电流，响应地形成表示所述低侧MOSFET开关中的电流的第一电流，以及表示所述低侧MOSFET开关中的电流的第二电流，在所述高侧MOSFET开关关断、所述低侧MOSFET开关接通以及所述检测晶体管接通之后，所述控制结构被配置成利用所述控制结构中的跟踪保持模块从所述第一电流形成第一值以及从所述第二电流形成第二值，并且在禁用所述低侧MOSFET开关之前置位所述第一值的被存储电平，所述控制结构还被配置成利用所述控制结构中的比较器比较所述存储电平和所述第二值，并且在所述比较器的输出处形成控制信号，所述控制结构进一步被配置为调节所述高侧MOSFET开关的接通时间延迟，其中可调节的延迟电路响应于所述存储电平大于所述第二值来调节所述接通时间延迟，以及响应于所述存储电平小于所述第二值来禁止所述检测晶体管形成所述检测电流。
根据本发明的又一方面，提供了一种用于控制同步DC-DC转换器中的延时的方法，所述同步DC-DC转换器具有耦合到低侧开关的高侧开关，其特征在于，包括以下步骤：在所述高侧开关关断、所述低侧开关接通以及电流检测开关接通之后：控制所述电流检测开关以形成作为所述低侧开关中的电流的一小部分的电流检测信号；使用所述电流检测信号以形成表示所述检测电流信号的第一电流和第二电流；在所述低侧开关被禁用之前将所述第一电流的值形成为第一值以及将所述第二电流的值形成为第二值，在所述低侧开关被禁用之前，将所述第一电流的值置位为存储电平，响应于所述存储电平小于所述第二值，调节接通所述高侧开关的延时；以及响应于所述存储电平大于所述第二值，控制所述电流检测开关以禁止形成所述电流检测信号。
附图说明
图1表示现有技术中DC-DC降压转换器电路的电路示意图；
图2a-c表示图1降压转换器电路的高侧和低侧开关以及相应的降低的平均电压的时序图；
图3表示根据用图1DC-DC转换器实现的本发明的接通延迟控制结构所概括的框图；
图4表示根据本发明的用于控制高侧电源MOSFET的接通时间延迟控制结构的电路图；
图5表示根据本发明的用于控制低侧电源MOSFET的接通时间延迟控制结构的电路图；
图6表示根据本发明的用于高侧电源MOSFET和低侧电源MOSFET二者的接通延迟控制电路的功能图实现；
图7表示根据本发明的数字控制延迟(DCD)电路的电路图；
图8表示根据本发明的，可选充电控制延迟(CCD)电路的电路图；
图9是表示图1DC-DC转换器电压响应的时序图；
图10是表示根据本发明的具有DCD延迟电路实施例的DC-DC转换器的电压响应的时序图；
图11是表示根据本发明的具有CCD延迟电路实施例的DC-DC转换器的电压响应的时序图。
具体实施方式
一般地，本发明属于控制同步DC-DC转换器中转换设备接通和断开时间的系统和方法。特别地，本发明在接通高侧或低侧开关之前检测低侧开关电流差以确定所需的脉冲延迟长度。这就优化地使功率损耗最小化，并使转换器的电源效率最大化。
图1表示具有两个电源MOSFET晶体管的传统DC-DC降压转换器电路10，包括高侧开关11和低侧开关12。高侧开关11包括连接到电源电压，第一DC电压，或Vin的漏极，以及连接到开关节点13的源极。低侧开关12包括连接到开关节点13的漏极，以及连接到地节点19的源极。
高侧开关11还包括体二极管20，低侧开关12包括体二极管18。每个开关由各自的选通信号电压Vgs(HS)或Vgs(LS)驱动，所述选通信号电压在被应用于可选方式时在开关节点13上提供比Vin低的平均电压。
电感14的一端连接到开关节点13，而另一端连接到正电压输出或第二DC电压Vout终端15。噪声抑制电容16附加地连接到Vout终端15和地节点19。电阻或负载17连接到Vout终端15和地节点19，以便使用电路10所提供的降低的平均电压。
如果图1表示过长或未优化的延迟时间效应，图2a-c表示同步降压转换器的时序图。理想电压响应情况被表示为图2a和2b中上升的虚线，其中高侧开关11和低侧开关12在相同的时间24准确地被断开或接通。图2a和2b中上升的实线表示与在高侧开关11和低侧开关12之间转换中过长延迟26相关的响应。图2c表示作为时间函数的转换节点13处电压，其中虚线代表更理想的电压Vsw响应。
本发明控制Vgs(HS)和Vgs(LS)二者的上升沿或接通延迟27，以提供图2c中理想的或更优化的电压Vsw响应。特别地，本发明根据低侧开关中的电流导通增加或减小接通延迟时间。这就提供了更有效的DC电源转换器。借助于图3-11和下面的详细介绍能够更好地理解本发明。为了容易理解，在整个详细介绍和附图中，相同的元件或区域用相同的符号表示。
图3表示根据本发明的，作为图1同步降压DC-DC转换器一部分的控制电路或系统30的概括框图。控制电路30包括4个功能块，包括检测设备或检测FET 31，电流检测和比较电路32，时间延迟电路33以及时钟/逻辑电路34。在优选实施例中，时间延迟电路33包括参考图7详细介绍的数字控制延迟(DCD)电路。在可选实施例中，时间延迟电路33包括参考图8详细介绍的充电控制延迟(CCD)电路。时间延迟电路33最好能够增加和减小延迟时间。
时钟/逻辑电路34利用例如被缓冲的PWM信号预测和调节在高侧开关11和低侧12电源MOSFET开关之间转换中的延迟时间。检测FET最好包括MOSFET设备。可选地，检测FET 31包括JFET。检测FET31的特性取决于将被检测的电流大小(例如导通或交叉导通)，所选FET技术类型，以及Vgs(SENSE)。最好将检测电流极限设置为使功率损耗最小并为电流比较器功能提供足够的大小。本发明最好包括用于高侧开关11和低侧开关12的控制电路30，现在结合图4和5介绍所述控制电路30。
图4表示根据本发明的，用于控制高侧电源MOSFET晶体管11接通时间延迟的高侧开关控制结构，系统或电路40的功能示意图。控制电路40包括检测来自低侧电源MOSFET晶体管12的电流的检测FET 41。检测FET 41的漏极连接到开关节点13，检测FET 41的源极连接到高侧开关电流检测和比较电路器43。电流检测和比较电路器电路43包括电流检测设备50(例如电流发射镜等)，转换功能模块44，跟踪保持模块46，第一电流比较器51，以及第二电流比较器52。
根据来自电流检测和比较器电路43的反馈情况，延迟电路42调节高侧开关11的接通时间延迟。延迟电路42的输入信号是来自PWM电路45的脉冲宽度调制(PWM)输入，所述输入控制到延迟电路42的数字脉冲宽度。另外，PWM电路45的输出被输入到反相器49，所述反相器49将来自PWM电路45的信号反相，并输出所述信号到低侧开关12的控制电极。
高侧开关控制方法和操作开始于高侧开关11断开，低侧开关12接通和检测FET41接通。延迟电路42最初将高侧开关11的接通或上升沿延迟置位或复位为最大级。在这种初始情况下，来自低侧开关12的电流的一小部分通过检测FET41，表示为ISENSE。使用电流检测模块50将所述初始状态ISENSE记入表示为I1和I2的两个电流输出。电流检测模块50将I1和I2通过转换功能模块44输出到跟踪保持模块46。在这样的初始状态下，转换功能模块44中的开关(S1)47和开关(S2)48都关闭。这就导致了跟踪保持模块46中的初始电流电平状态，使得I1＝I2＝ISENSE。
跟踪保持模块46的输出被连接到第一电流比较器51和第二电流比较器52，使得I1连接到电流比较器51的I+输入端，并相反地连接到电流比较器52的I-输入端。相似地，I2被连接到电流比较器51的I-输入端，并相反地连接到电流比较器52的I+输入端。设计电流比较器51和52，使得当比较器的两个输入满足条件I+＝I-或I+＜I-时，比较器输出为逻辑低。因此，在前面提到的初始状态下，电流比较器51和52为逻辑低。电流比较器51的输出被连接到第一RS锁存器53。电流比较器52的输出被连接到第二RS锁存器54。相似地，RS锁存器53和54的初始状态为逻辑低。
在PWM模块45将Vgs(LS)转换为低以便断开低侧开关12之前，时钟/逻辑电路34将开关48转换为将功能模块44转换为打开。这就阻止I2跟踪ISENSE，并在跟踪保持模块46中置位I2的被存储电平。在Vgs(LS)被转换为低以后，并且在与低侧开关12相关的体二极管18开始导通电流时之前，电路43暂时继续记录I1＝I2＝ISENSE，并且电路比较器51和52的输出保持在逻辑低。
在体二极管开始导通电流以后，开关节点13的电压V(sw)由于电流从电感14流过体二极管18而变为更加负的电压。所述更加负的V(sw)是，由于在线性区域内为检测FET 41施加偏置电压以及检测FET 41电流与VDS/VDS(ON)成比例而出现较大的ISENSE。当体二极管18导通电流时，ISENSE由于检测FET 41的较大的VDS而增加。由于电流输入I1继续跟踪开关47仍然关闭的ISENSE，记录ISENSE中的增加。当I1大于I2时，电流比较器51的输出被转换到逻辑高，而电流比较器52的输出保持在逻辑低。
来自电流比较器51的逻辑高信号是低侧开关12中体二极管导通的标志。这也表示高侧开关11太大的接通延迟，以及下一个控制回路时钟周期需要更小的或减小的延迟。使用RS锁存器53将这个信号锁存在延迟电路42中。在控制顺序的这个点上，在接通高侧开关11之前，检测FET 41仍然导通与体二极管18平行的电流，使得I1保持大于I2。
在将Vgs(HS)转换到高以便接通高侧开关11以后，开关节点13处的V(sw)开始通过高侧开关11充电到正电压。与V(sw)位于负电压时相比，现在ISENSE以相反的方向流动。因为I1通过开关47继续跟踪ISENSE，所以这导致了逻辑状态I1＜I2。这种状态将电流比较器52的输出置位到逻辑高。通过RS锁存器54，反相器55，以及逻辑门56将来自电流比较器52的逻辑高信号锁存到检测FET 41，使得Vgs(SENSE)被转换到逻辑低，而检测FET 41被断开。
存在很短的时间间隔，其中高侧开关11和检测FET 41二者同时导通电流。但是，能够用检测FET 41的适当大小和选择将在这个状态期间流向检测FET 41的电流量限制在几个毫安。例如，检测FET 41包括额定大于大约30伏特的高电压NMOS设备(W＝60um/L＝3um)。这样的设备检测Vgs(SENSE)＝5V的大约1mA的导通电流。这就对应于检测FET 41大约0.65mW的功率损耗，使与检测FET 41和控制反馈电路43相关的任何功率损耗最小化。在Vgs(HS)转换到低以便切断高侧开关11，并且Vgs(LS)转换到高以便接通低侧开关12以后，时钟/逻辑电路34关闭开关48，并且电流比较器51和52以及RS锁存器53和54被复位到逻辑低，用于控制顺序的下一个时钟周期。
在上述方式中，只要检测到与低开关12相关的体二极管导通，高侧开关11的接通延迟就将被减小PWM电路45的每个转换周期。高侧开关11的接通延迟最终被减小得足够小，使得不存在明显的体二极管18导通，并且电流比较器51不能检测到断开低侧开关12之前和之后的ISENSE差别。在这个特定时钟周期中，延迟电路42从控制反馈电路43接收逻辑低信号，而不是逻辑高信号。这表示高侧开关11接通延迟过小并且控制回路的下一个时钟周期需要更长或增加的延迟。在这种情况下，延迟电路42增加接通延迟。
基于检测到体二极管18的导通，延迟电路42连续地和适应地调节高侧开关11的接通延迟。当延迟电路42包括下面所述的DCD电路时，接通延迟最终在略微比理想延迟短和略微比理想延迟长之间循环。或者，当延迟电路42包括CCD电路时，由于电路的线性特性，接通延迟将最终稳定在一个小的范围内。在这种方式中，体二极管导通和反向恢复损耗被最小化并被控制到优化级。
图5表示根据本发明的，用于控制低侧电源MOSFET晶体管12接通时间延迟的低侧控制结构，系统，或电路60的功能示意图。低侧开关12的控制反馈电路60的原理与图4中所描述的高侧开关11的控制原理相似。检测FET 61最好被用来检测低侧开关12的交叉导通电流。或者，检测FET 61被用来检测低侧开关12的体二极管导通电流。
检测FET 61的漏极连接到开关节点13，FET 61的源极连接到电流检测和比较器电路63。低侧开关12的Vgs(LS)节点连接到检测FET 61的Vgs(sense)节点，使得检测FET 61被转换为与低侧开关12接通和断开。基于反馈状态，由第二延迟电路62调节低侧开关12的接通延迟。第二延迟电路62的输入信号是来自PWM电路45和反相器49的反相PWM输出。
除了高侧开关11接通，低侧开关12断开，以及检测FET 61断开以外，以与前面所描述的高侧开关控制操作相同的方式开始低侧开关控制操作。延迟电路62最初将低侧开关12的接通上升沿延迟置位或复位到最大级。另外，转换功能模块64中的开关(S3)67和开关(S4)68二者都关闭。在这种初始状态下，表示为Ix(sense)的检测FET 61的交叉导通电流为零。因此，电流检测或电流反射镜电路70记录表示为I3和I4的两个电流输出，初始状态等于零。
电流输出I3和I4通过转换功能模块64连接到跟踪保持模块66。
与I3和I4对应的跟踪保持模块66的输出分别连接到电流比较器69的I+输入和I-输入。与前面描述的比较器相同，设计电流比较器69，使得当两个输入满足条件I+＝I-或I+＜I-时，比较器69的输出为逻辑低。电流比较器69的输出连接到RS锁存器71。在所提到的初始状态下(Ix(sense)＝I3＝I4＝0)，电流比较器69和RS锁存器71的输出为逻辑状态低。
在将Vgs(HS)转换为低以便断开高侧开关11之前，时钟/逻辑电路34将转换功能模块64中的开关68转换为打开。这就使I4停止跟踪Ix(sense)，并且将跟踪保持模块66中I4的被存储电平置位为零。I3继续跟踪Ix(sense)，电流比较器69的输出临时保持在逻辑低。
在高侧开关11被转换为断开以后，并且经过最大延迟时间以前，体二极管18导通电流。这导致了Ix(sense)保持为零或变为负(即从源极流向漏极)。在这种情况下，电流比较器69和RS锁存器71的输出保持为低，并且检测FET 61检测不到交叉导通电流。一旦低侧开关12被接通，在低侧开关12接通以后，如果没有检测到交叉导通电流，Ix(sense)将保持为负，这对应于高侧开关11在低侧开关12接通以前被断开一段时间。在低侧开关12被接通并且检测到交叉导通以后，Ix(sense)变为负。这导致了I3＞I4，并且电流比较器69和RS锁存器71输出被转换为逻辑高。
RS锁存器71的输出被连接到反相器72，所述反相器71被顺序连接到延迟电路62。当没有检测到交叉导通电流时，电流比较器69处的逻辑低信号被锁存并反相为延迟电路62的逻辑高输入。逻辑高信号表示低侧开关12的接通延迟太长，以及下一个时钟周期需要更短的延迟。因此，只要没有检测到与低开关12相关的交叉电流导通，低侧开关12的接通延迟就被减小PWM电路45的每个转换周期。当检测FET 61检测到交叉导通电流时，延迟电路62接收逻辑低信号。这表示为下一个时钟周期增长接通周期。以这种方式，低侧开关12的接通延迟被适应地调节到最优级。
图6表示根据本发明的，用于高侧电源MOSFET 11和低侧电源MOSFET 12二者的接通延迟控制电路70的功能示意图实现。控制电路70与图4和5中所描述的控制电路40和60相同。另外，下降沿延迟电路74，76分别被添加到高侧开关11和低侧开关12的选通驱动信号路径上。下降沿延迟电路74和76为每个电路提供固定延迟，以补偿延迟电路42和62被置位到最小上升沿或接通延迟时出现的固有延迟。这种实现为高侧开关11和低侧开关12更大范围的接通延迟控制做准备。下降沿电路74和76包括例如与图7所示DCD电路相似的，用或门代替与门的DCD电路。在延迟电路42和高侧电源MOSFET 11的控制电极之间还包括电平移位器77，以提供浮动自举电源。
延迟电路42和62最好包括数字控制延迟(DCD)或充电控制延迟电路(CCD)。图7表示根据本发明的优选数字控制延迟(DCD)电路81的电路示意图。由连接到延迟线路86的负载电容器84的阶的数量和容量来确定从DCD电路81输入端82到DCD电路81输出端83的上升沿或接通传播延迟的量。只有上升沿或接通延迟变化。逻辑与门88被连接到输入端82，输出端83，以及延迟线路86，以便使下降沿或断开延迟最小化。
在优选实施例中，DCD电路81包括大约20个负载电容器84。每个负载电容器84构成传播延迟中的阶跃增量。可以通过改变电容值来调节由每个负载电容器84所产生的延迟增量。每个负载电容器84的延迟增量在其相关开关87关闭时被激活。在优选实施例中，每个负载电容器84的延迟增量大约为2纳秒的传播延迟。这表示，当所有开关87都关闭时，最大传播延迟为40纳秒。每个开关87的高信号电压关闭该开关，而每个开关87的低信号电压打开它。
每个开关87的信号电压由移位寄存器90中相关的D型触发器(DFF)89控制。每个DFF 89串接连接，并且DCD电路81的控制信号91被连接到移位寄存器中的第一DFF 89。控制信号91从前面描述的RS锁存器(例如RS锁存器53和71)被输入，并且是高或者低。时钟信号92将输入控制信号91移位到第一DFF 89的输出。所有开关87最初都被复位到被关闭，产生最大的传播延迟。
在高侧电源MOSFET11控制的情况下，当检测到体二极管18导通时，控制信号91被锁存到逻辑高。在每个时钟周期以后发送这个逻辑高状态到移位寄存器87，以便打开一个开关87，这就减小了接通延迟。当没有检测到体二极管18导通时，控制信号91被锁存到逻辑低。以相似方式，这个状态被发送到移位寄存器，以便关闭一个开关87并增长接通延迟。
图8表示根据本发明的，可选充电控制延迟(CCD)电路94的实现。由压控电流源(VCCS)96确定从CCD电路94输入端82到CCD电路94输出端83的上升沿或接通传播延迟的数量。由电荷泵(charge pump)的输出电压V(pump)97控制VCCS 96的输入电流。电压输入(VS1)104和(VS2)105分别被用来关闭/打开开关(S5)99和(S6)102。电容器(Cpump)113存储输出电压97的充电，这允许输出电压97在开关99和102都打开时保持更加恒定。开关114(MP1)和(MN1)116作为信号反相器。电容器(Cload)117是与图7的负载电容器84相似的固定电容负载。
增加VCCS 96输入电流的量就减少了输入端82和输出端83之间接通传播延迟的上升沿。电荷泵控制电路98控制电荷泵输出电压V(pump)97。控制信号91和时钟信号92被输入到电荷泵控制电路98，表示体二极管导通以及分别为每个特定时钟周期调节接通延迟。当检测到体二极管18导通时，控制信号91被锁存到逻辑高，并且开关(S5)99被关闭一段时间，以便允许V(pump)97被电流源101充电到更高的电压。这减小了输入端82和输出端83之间的接通延迟。当没有检测到体二极管导通时，开关(S6)102被关闭一段短的时间周期，并且V(pump)97被电流源103放电到更低的电压。这增加了输入端82和输出端83之间的接通延迟。
图9表示仿真不使用本发明的DC-DC转换器电路的电压响应的时序图。表示了PWM电压信号106，V(sw)电压107，高侧开关信号电压Vgs(HS)108，以及低侧开关信号电压Vgs(LS)109响应的时间变化，仿真代表不使用本发明或者接通时间延迟被设置为最大的的DC-DC转换器的大的接通延迟。
图10表示仿真具有根据本发明DCD电路实施例81的DC-DC转换器的电压响应的时序图。表示了PWM电压信号106，V(sw)电压107，高侧开关信号电压Vgs(HS)108，以及低侧开关信号电压Vgs(LS)109随时间的响应变化，仿真代表具有本发明DCD实施例81的DC-DC转换器的优化地小的接通延迟。这个仿真表示，在几个PWM信号周期(例如时钟周期)以后，本发明适应地调节接通延迟到最优级，并且有效地使体二极管导通和反向恢复损耗最小化。
图11表示仿真具有根据本发明的可选CCD电路实施例94的DC-DC转换器电压响应的时序图。表示了V(sw)电压107，高侧开关信号电压Vgs(HS)108，以及低侧开关信号电压Vgs(LS)109，电荷泵输出电压V(pump)110，以及控制信号电压111随时间的响应变化，表示代表具有本发明CCD实施例94的DC-DC转换器的最优地小的接通延迟。这个仿真表示使用V(pump)110和控制111信号调节和实现使高侧MOSFET 12的接通延迟最小化。
因此，根据本发明，显然已经提供了通过最优地使高侧和低侧开关之间的转换延迟时间最小化并使同时的交叉导通最小化而使DC-DC降压或升压转换器的电源效率最大化的新颖的电流模式控制方法。
尽管已经借助于特定的实施例介绍和说明了本发明，但是本发明并不局限于这些说明性实施例。本领域的技术人员知道，能够进行修改和变化而不会背离本发明的实质。例如，可以使用可选时间延迟电路以代替所示的DCD和CCD实施例。因此，本发明包括落入权利要求范围内的所有改变和修改。

Claims (10)

1.一种将第一DC电压转换为第二DC电压的DC-DC转换器，包括：
第一输出端，被配置成控制耦合到所述第一DC电压的输入端的第一开关；
第二输出端，被配置成控制第二开关，其中所述第一和第二开关由对应的第一和第二输入信号控制，以生成所述第二DC电压；
检测设备，被配置成接收作为通过第二开关的电流的一小部分的检测电流，并且响应地形成表示通过所述第二开关的电流的第一电流和第二电流；以及
控制电路，包括转换功能模块，所述转换功能模块被配置成接收所述第一电流和所述第二电流，所述控制电路还包括由时钟/逻辑电路控制的跟踪保持模块，其中所述第一电流和所述第二电流从所述转换功能模块通过所述跟踪保持模块被输入到所述控制电路的第一电流比较器，所述控制电路被配置为，在所述第一开关关断、所述第二开关接通以及所述检测设备接通之后，响应于第一电流大于第二电流而启动延迟电路，来控制所述第一开关的接通时间延迟，所述控制电路还被配置成响应于第一电流小于第二电流来禁止所述检测设备形成所述检测电流。
2.根据权利要求1的DC-DC转换器，其中所述控制电路包括延迟电路，并且
所述控制电路被配置成在形成所述第一输入信号的活动状态之前接收PWM输入，并延迟所述第一延时，
所述控制电路被配置成在形成所述第二输入信号的活动状态之前接收所述PWM输入，并延迟所述第二延时，并且
所述延迟电路包括充电控制的延迟电路。
3.根据权利要求1的DC-DC转换器，其中所述控制电路包括延迟电路，并且
所述控制电路被配置成在形成所述第一输入信号的活动状态之前接收PWM输入，并延迟所述第一延时，
所述控制电路被配置成在形成所述第二输入信号的活动状态之前接收所述PWM输入，并延迟所述第二延时，并且
所述延迟电路包括数字控制的延迟电路。
4.根据权利要求1的DC-DC转换器，其中所述第二开关包括具有体二极管的功率MOSFET设备，并且
所述检测设备检测通过所述体二极管的电流的导通。
5.一种同步DC-DC转换器结构，其特征在于，包括：
高侧MOSFET开关，具有连接到输入DC电压的漏极以及连接到开关节点的源极；
低侧MOSFET开关，具有连接到所述开关节点的漏极以及连接到地节点的源极；
检测晶体管，具有连接到所述开关节点的漏极，用于形成作为所述低侧MOSFET开关中的电流的一小部分的检测电流；以及
控制结构，包括电流检测设备，被配置成接收所述检测电流，响应地形成表示所述低侧MOSFET开关中的电流的第一电流，以及表示所述低侧MOSFET开关中的电流的第二电流，在所述高侧
MOSFET开关关断、所述低侧MOSFET开关接通以及所述检测晶体管接通之后，所述控制结构被配置成利用所述控制结构中的跟踪保持模块从所述第一电流形成第一值以及从所述第二电流形成第二值，并且在禁用所述低侧MOSFET开关之前置位所述第一值的被存储电平，
所述控制结构还被配置成利用所述控制结构中的比较器比较所述存储电平和所述第二值，并且在所述比较器的输出处形成控制信号，所述控制结构进一步被配置为调节所述高侧MOSFET开关的接通时间延迟，其中可调节的延迟电路响应于所述存储电平大于所述第二值来调节所述接通时间延迟，以及响应于所述存储电平小于所述第二值来禁止所述检测晶体管形成所述检测电流。
6.根据权利要求5的结构，其中所述控制结构被连接到可调节的延迟电路，所述可调节延迟电路被配置成增加或减小所述接通时间延迟。
7.根据权利要求5的结构，其中所述检测晶体管检测通过所述低侧MOSFET开关中的体二极管电流的导通。
8.根据权利要求5的结构，其中所述检测晶体管检测所述低侧MOSFET开关中的交叉导通电流。
9.一种用于控制同步DC-DC转换器中的延时的方法，所述同步DC-DC转换器具有耦合到低侧开关的高侧开关，其特征在于，包括以下步骤：
在所述高侧开关关断、所述低侧开关接通以及电流检测开关接通之后：
控制所述电流检测开关以形成作为所述低侧开关中的电流的一小部分的电流检测信号；
使用所述电流检测信号以形成表示所述检测电流信号的第一电流和第二电流；
在所述低侧开关被禁用之前将所述第一电流的值形成为第一值以及将所述第二电流的值形成为第二值，
在所述低侧开关被禁用之前，将所述第一电流的值置位为存储电平，
响应于所述存储电平小于所述第二值，调节接通所述高侧开关的延时；以及
响应于所述存储电平大于所述第二值，控制所述电流检测开关以禁止形成所述电流检测信号。
10.根据权利要求9的方法，其中控制电流检测开关以形成作为所述低侧开关中的电流的一小部分的电流检测信号的步骤包括利用MOSFET开关检测所述低侧开关中的电流，并且还包括响应于存储电平小于所述第二值禁用所述MOSFET开关。
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