CN113037253A - 一种开漏极输出电路 - Google Patents
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Abstract
本发明公开一种开漏极输出电路，属于模拟电路技术领域。所述开漏极输出电路包括积分电路、复数开漏极晶体管、清零开关和开漏极驱动逻辑；所述积分电路用于产生缓变驱动信号；所述复数开漏极晶体管用于输出开漏极信号；所述清零开关用于快速关断所述复数开漏极晶体管；所述开漏极驱动逻辑，用于延迟所述积分电路产生的缓变驱动信号，使所述复数开漏极晶体管能够逐个开启，降低了开漏极输出在开启瞬间的导通电阻，从而实现下冲抑制能力。
Description
技术领域
本发明涉及模拟电路技术领域，特别涉及一种开漏极输出电路。
背景技术
开漏极是集成电路设计中常用的一种输出形式，驱动能力很强，并具备一定的逻辑拓展潜力。图1所示为一种传统的开漏极输出电路，包含驱动逻辑和开漏极晶体管M0。为了实现较低的输出低电平，开漏极输出电路必须使用导通电阻较小的开漏极晶体管，因此在开启和断开瞬间易受过冲和下冲影响，导致输出电参数异常，严重时甚至会触发后级电路的ESD保护机制。
发明内容
本发明的目的在于提供一种开漏极输出电路，以解决传统开漏极输出电路开启时的下冲问题。
为解决上述技术问题，本发明提供了一种开漏极输出电路，包括：
积分电路，用于产生缓变驱动信号；
复数开漏极晶体管，用于输出开漏极信号；
清零开关，用于快速关断所述复数开漏极晶体管；
开漏极驱动逻辑，用于延迟所述积分电路产生的缓变驱动信号，使所述复数开漏极晶体管能够逐个开启。
可选的，所述积分电路包括积分开关S0、积分电容C1、放电开关S1和反相器；并且，
所述积分开关S0为NMOS，其栅极连接开漏极输出电路的输入控制信号EN，漏极连接积分电容C1的阴极，源极连接地电位；
所述积分电容C1的阳极连接开漏极输出电路的电源电压；
所述放电开关S1为PMOS，其栅极连接反相器I1输出端，源极连接开漏极输出电路的电源电压，漏极连接电容C1阴极；
所述反相器输入端连接积分电容C1阴极，输出端连接复数开漏极晶体管。
可选的，所述积分电路包括反相器I0、积分开关S0、积分电容C1、放电开关S1和缓冲器；并且，
所述反相器I0输入端连接开漏极输出电路的输入控制信号EN；
所述积分开关S0为PMOS，其栅极连接反相器I0输出端，源极连接开漏极输出电路的电源电压，漏极连接积分电容C1阳极；
所述积分电容C1阴极连接地电位；
所述放电开关S1为NMOS，其栅极连接缓冲器输出端，漏极连接电容C1阳极，源极连接地电位；
所述缓冲器输入端连接积分电容C1阳极，输出端连接复数开漏极晶体管。
可选的，所述清零开关包括反相器I2和下拉开关S2；并且，
所述反相器I2输入端连接开漏极输出电路输入控制信号EN；
所述下拉开关S2为NMOS，其栅极连接反相器I2输入端，漏极连接反相器I1输出端，源极连接地电位。
可选的，所述开漏极驱动逻辑包括缓冲器I3，其输入端连接反相器I1输出端，输出端连接复数开漏极晶体管。
可选的，所述复数开漏极晶体管包括开漏极晶体管M0和开漏极晶体管M1；所述开漏极晶体管M0和开漏极晶体管M1的源极均接地电位；漏极均接所述开漏极输出电路的输出端OUT。
在本发明提供的开漏极输出电路中，包括积分电路、复数开漏极晶体管、清零开关和开漏极驱动逻辑；所述积分电路用于产生缓变驱动信号；所述复数开漏极晶体管用于输出开漏极信号；所述清零开关用于快速关断所述复数开漏极晶体管；所述开漏极驱动逻辑，用于延迟所述积分电路产生的缓变驱动信号，使所述复数开漏极晶体管能够逐个开启，降低了开漏极输出在开启瞬间的导通电阻，从而实现下冲抑制能力。
附图说明
图1是传统的开漏极输出电路的结构示意图；
图2是本发明提供的具备下冲抑制能力的开漏极输出电路的结构示意图；
图3是本发明提供的具备下冲抑制能力的开漏极输出电路的具体实现图；
图4是本发明提供的具备下冲抑制能力的开漏极输出电路的具体实现图。
具体实施方式
以下结合附图和具体实施例对本发明提出的一种开漏极输出电路作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
实施例一
本发明提供了一种具备下冲抑制能力的开漏极输出电路，其结构如图2所示，包括积分电路、复数开漏极晶体管、清零开关和开漏极驱动逻辑；所述积分电路用于产生缓变驱动信号；所述复数开漏极晶体管用于输出开漏极信号；所述清零开关用于快速关断所述复数开漏极晶体管；所述开漏极驱动逻辑，用于延迟所述积分电路产生的缓变驱动信号，使所述复数开漏极晶体管能够逐个开启，降低了开漏极输出在开启瞬间的导通电阻，从而实现下冲抑制能力。
具体的，请参阅图3，所述积分电路310包括积分开关S0、积分电容C1、放电开关S1和反相器I1；并且，所述积分开关S0为NMOS，其栅极连接开漏极输出电路输入控制信号EN，漏极连接积分电容C1阴极，源极连接地电位。所述积分电容C1阳极连接开漏极输出电路电源电压。所述放电开关S1为PMOS，其栅极连接反相器I1输出端，源极连接开漏极输出电路电源电压，漏极连接电容C1阴极。所述复数开漏极晶体管包括开漏极晶体管M0和开漏极晶体管M1；所述开漏极晶体管M0和开漏极晶体管M1的源极均接地电位；漏极均接所述开漏极输出电路的输出端OUT。所述反相器I1输入端连接积分电容C1阴极，输出端连接开漏极晶体管M0的栅极。
具体的，所述清零开关320包括反相器I2和下拉开关S2；并且，所述反相器I2输入端连接开漏极输出电路输入控制信号EN。所述下拉开关S2为NMOS，其栅极连接反相器I2输入端，漏极连接反相器I1输出端，源极连接地电位。
具体的，所述开漏极驱动逻辑包括缓冲器I3，其输入端连接反相器I1输出端，输出端连接开漏极晶体管M1的栅极。
实施例二
本发明提供了一种具备下冲抑制能力的开漏极输出电路，其结构如图2所示，包括积分电路、复数开漏极晶体管、清零开关和开漏极驱动逻辑；所述积分电路用于产生缓变驱动信号；所述复数开漏极晶体管用于输出开漏极信号；所述清零开关用于快速关断所述复数开漏极晶体管；所述开漏极驱动逻辑，用于延迟所述积分电路产生的缓变驱动信号，使所述复数开漏极晶体管能够逐个开启，降低了开漏极输出在开启瞬间的导通电阻，从而实现下冲抑制能力。
具体的，请继续参阅图4。所述积分电路包括反相器I0、积分开关S0、积分电容C1、放电开关S1和缓冲器I4；并且，所述反相器I0输入端连接开漏极输出电路输入控制信号EN。所述积分开关S0为PMOS，其栅极连接反相器I0输出端，源极连接开漏极输出电路电源电压，漏极连接积分电容C1阳极。所述积分电容C1阴极连接地电位。所述放电开关S1为NMOS，其栅极连接缓冲器I4输出端，漏极连接电容C1阳极，源极连接地电位。所述复数开漏极晶体管包括开漏极晶体管M0和开漏极晶体管M1；所述开漏极晶体管M0和开漏极晶体管M1的源极均接地电位；漏极均接所述开漏极输出电路的输出端OUT。所述缓冲器I4输入端连接积分电容C1阳极，输出端连接开漏极晶体管M0的栅极。
具体的，所述清零开关包括反相器I2和下拉开关S2；并且，所述反相器I2输入端连接开漏极输出电路输入控制信号EN。所述下拉开关S2为NMOS，其栅极连接反相器I2输入端，漏极连接缓冲器I4输出端，源极连接地电位。
具体的，所述开漏极驱动逻辑包括缓冲器I3，其输入端连接缓冲器I4输出端，输出端连接开漏极晶体管M1的栅极。
在本发明中，“连接”、“相连”、“连”、“接”等表示电性相连的词语，如无特别说明，则表示直接或间接的电性连接。上述的所有电阻的第一端口和第二端口均是按照电流的流经方向定义的，电流首先经过电阻的一端为第一端口，另一端就为第二端口。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。
Claims (6)
1.一种开漏极输出电路，其特征在于，包括：
积分电路，用于产生缓变驱动信号；
复数开漏极晶体管，用于输出开漏极信号；
清零开关，用于快速关断所述复数开漏极晶体管；
开漏极驱动逻辑，用于延迟所述积分电路产生的缓变驱动信号，使所述复数开漏极晶体管能够逐个开启。
2.如权利要求1所述的开漏极输出电路，其特征在于，所述积分电路包括积分开关S0、积分电容C1、放电开关S1和反相器；并且，
所述积分开关S0为NMOS，其栅极连接开漏极输出电路的输入控制信号EN，漏极连接积分电容C1的阴极，源极连接地电位；
所述积分电容C1的阳极连接开漏极输出电路的电源电压；
所述放电开关S1为PMOS，其栅极连接反相器I1输出端，源极连接开漏极输出电路的电源电压，漏极连接电容C1阴极；
所述反相器输入端连接积分电容C1阴极，输出端连接复数开漏极晶体管。
3.如权利要求1所述的开漏极输出电路，其特征在于，所述积分电路包括反相器I0、积分开关S0、积分电容C1、放电开关S1和缓冲器；并且，
所述反相器I0输入端连接开漏极输出电路的输入控制信号EN；
所述积分开关S0为PMOS，其栅极连接反相器I0输出端，源极连接开漏极输出电路的电源电压，漏极连接积分电容C1阳极；
所述积分电容C1阴极连接地电位；
所述放电开关S1为NMOS，其栅极连接缓冲器输出端，漏极连接电容C1阳极，源极连接地电位；
所述缓冲器输入端连接积分电容C1阳极，输出端连接复数开漏极晶体管。
4.如权利要求2或3所述的开漏极输出电路，其特征在于，所述清零开关包括反相器I2和下拉开关S2；并且，
所述反相器I2输入端连接开漏极输出电路输入控制信号EN；
所述下拉开关S2为NMOS，其栅极连接反相器I2输入端，漏极连接反相器I1输出端，源极连接地电位。
5.如权利要求4所述的开漏极输出电路，其特征在于，所述开漏极驱动逻辑包括缓冲器I3，其输入端连接反相器I1输出端，输出端连接复数开漏极晶体管。
6.如权利要求5所述的开漏极输出电路，其特征在于，所述复数开漏极晶体管包括开漏极晶体管M0和开漏极晶体管M1；所述开漏极晶体管M0和开漏极晶体管M1的源极均接地电位；漏极均接所述开漏极输出电路的输出端OUT。
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