JP6773141B2 - 絶縁ゲート型半導体デバイス駆動回路の集積回路 - Google Patents
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Description
前記複数の絶縁ゲート型半導体デバイス駆動回路の各々は、
対応する絶縁ゲート型半導体デバイスのゲートに駆動電流を注入する定電流生成部と、
前記対応する絶縁ゲート型半導体デバイスのゲートに注入された電荷を引き抜く放電回路と、
を備え、
前記定電流生成部は、
前記複数の絶縁ゲート型半導体デバイス駆動回路に共通の電源ラインにソースが接続され、カレントミラー回路を構成する第1トランジスタおよび第2トランジスタと、
前記カレントミラー回路の入力部となる前記第1トランジスタのドレインと、前記複数の絶縁ゲート型半導体デバイス駆動回路に共通のグランドラインとの間に接続され、参照値調整抵抗に基準電圧を印加することで定電流を生成する定電流回路と、
前記参照値調整抵抗の抵抗値を調整する抵抗値補正回路と、
を有し、
前記カレントミラー回路の出力部となる前記第2トランジスタのドレインは、前記対応する絶縁ゲート型半導体デバイスのゲートに接続され、
前記放電回路は、前記対応する絶縁ゲート型半導体デバイスのゲートと、前記共通のグランドラインとの間に接続された第3トランジスタを有し、駆動信号を前記第3トランジスタのゲートに入力することで、前記対応する絶縁ゲート型半導体デバイスのゲートに注入された電荷が前記第3トランジスタのドレイン−ソースを経て前記共通のグランドラインに引き抜かれ、
前記放電回路は、前記第3トランジスタのMOSサイズを補正して、前記対応する絶縁ゲート型半導体デバイスのゲートから前記第3トランジスタのドレイン−ソースを経て前記共通のグランドラインに流れる電流量を調整するMOSサイズ補正回路を更に有し、
前記複数の絶縁ゲート型半導体デバイス駆動回路の出力電流が均一になるように、前記抵抗値補正回路が前記参照値調整抵抗の抵抗値を調整し、且つ、前記MOSサイズ補正回路が前記第3トランジスタのMOSサイズを補正する、ことを特徴とする。
前記抵抗値補正回路は、MOSトランジスタと調整抵抗との並列回路が複数直列接続された直列回路を有し、複数の前記並列回路のMOSトランジスタのそれぞれのゲートにPROMから出力される信号を入力することにより前記MOSトランジスタをオン/オフさせた前記直列回路の合成抵抗を前記参照値調整抵抗とする、ことを特徴とする。
前記抵抗値補正回路は、MOSトランジスタと調整抵抗との直列回路が複数並列接続された並列回路を有し、複数の前記直列回路の前記MOSトランジスタのそれぞれのゲートにPROMから出力される信号を入力することにより前記MOSトランジスタをオン/オフさせた前記並列回路の合成抵抗を前記参照値調整抵抗とする、ことを特徴とする。
前記複数の絶縁ゲート型半導体デバイス駆動回路の各々は、
対応する絶縁ゲート型半導体デバイスのゲートに駆動電流を注入する定電流生成部と、
前記対応する絶縁ゲート型半導体デバイスのゲートに注入された電荷を引き抜く放電回路と、
を備え、
前記定電流生成部は、
前記複数の絶縁ゲート型半導体デバイス駆動回路に共通の電源ラインにソースが接続され、カレントミラー回路を構成する第1トランジスタおよび第2トランジスタと、
前記カレントミラー回路の入力部となる前記第1トランジスタのドレインと、前記複数の絶縁ゲート型半導体デバイス駆動回路に共通のグランドラインとの間に接続され、参照抵抗に基準電圧を印加することで定電流を生成する定電流回路と、
前記基準電圧を調整する基準電圧調整回路と、
を有し、
前記カレントミラー回路の出力部となる前記第2トランジスタのドレインは、前記対応する絶縁ゲート型半導体デバイスのゲートに接続され、
前記放電回路は、前記対応する絶縁ゲート型半導体デバイスのゲートと、前記共通のグランドラインとの間に接続された第3トランジスタを有し、駆動信号を前記第3トランジスタのゲートに入力することで、前記対応する絶縁ゲート型半導体デバイスのゲートに注入された電荷が前記第3トランジスタのドレイン−ソースを経て前記共通のグランドラインに引き抜かれ、
前記基準電圧調整回路は、PROMから出力される信号が入力されるD/Aコンバータを備え、該D/Aコンバータの出力を前記基準電圧とし、
前記放電回路は、前記第3トランジスタのMOSサイズを補正して、前記対応する絶縁ゲート型半導体デバイスのゲートから前記第3トランジスタのドレイン−ソースを経て前記共通のグランドラインに流れる電流量を調整するMOSサイズ補正回路を更に有し、
前記複数の絶縁ゲート型半導体デバイス駆動回路の出力電流が均一になるように、前記基準電圧調整回路が前記基準電圧を調整し、且つ、前記MOSサイズ補正回路が前記第3トランジスタのMOSサイズを補正する、ことを特徴とする。
前記第3トランジスタが、並列接続された複数のMOSトランジスタからなり、
前記MOSサイズ補正回路は、前記複数のMOSトランジスタのゲートにそれぞれ接続された選択回路を有し、
前記選択回路は、EPROMから出力された信号に応じて、前記駆動信号と前記MOSトランジスタをオフさせる信号とのいずれかを選択してMOSトランジスタのゲートに入力する、ことを特徴とする。
前記第2トランジスタに、前記共通の電源ラインから前記第2トランジスタのソース−ドレインを経て流れる電流量を調整する第2MOSサイズ補正回路を設ける、ことを特徴とする。
前記第2MOSサイズ補正回路は、PROMから出力される信号に応じて選択した複数のMOSトランジスタを並列接続させて前記第2トランジスタとする、ことを特徴とする。
前記カレントミラー回路を構成する前記第1トランジスタおよび前記第2トランジスタのそれぞれのゲートと前記共通の電源ラインとの間に接続された第4トランジスタを具備し、レベルシフト回路を介して前記駆動信号を前記第4トランジスタのゲートに入力する切替回路を有することを特徴とする。
前記絶縁ゲート型半導体デバイスは、IGBTであることを特徴とする。
[実施形態1]
Io=VREF/Rref ・・・(1)
Wi=W0×2i (i=1〜n)・・・・・・・・・・・・・(2)
で表されるものとする。
Wtotal=((P* 0)+(P* 1)×2+(P* 2)×22+・・・・+(P* n)×2n)W0・・・(3)
として求めることが可能となる。
Claims (8)
- 複数の絶縁ゲート型半導体デバイスをそれぞれ駆動する複数の絶縁ゲート型半導体デバイス駆動回路を集積してなる、絶縁ゲート型半導体デバイス駆動回路の集積回路であって、
前記複数の絶縁ゲート型半導体デバイス駆動回路の各々は、
対応する絶縁ゲート型半導体デバイスのゲートに駆動電流を注入する定電流生成部と、
前記対応する絶縁ゲート型半導体デバイスのゲートに注入された電荷を引き抜く放電回路と、
を備え、
前記定電流生成部は、
前記複数の絶縁ゲート型半導体デバイス駆動回路に共通の電源ラインにソースが接続され、カレントミラー回路を構成する第1トランジスタおよび第2トランジスタと、
前記カレントミラー回路の入力部となる前記第1トランジスタのドレインと、前記複数の絶縁ゲート型半導体デバイス駆動回路に共通のグランドラインとの間に接続され、参照値調整抵抗に基準電圧を印加することで定電流を生成する定電流回路と、
前記参照値調整抵抗の抵抗値を調整する抵抗値補正回路と、
を有し、
前記カレントミラー回路の出力部となる前記第2トランジスタのドレインは、前記対応する絶縁ゲート型半導体デバイスのゲートに接続され、
前記放電回路は、前記対応する絶縁ゲート型半導体デバイスのゲートと、前記共通のグランドラインとの間に接続された第3トランジスタを有し、駆動信号を前記第3トランジスタのゲートに入力することで、前記対応する絶縁ゲート型半導体デバイスのゲートに注入された電荷が前記第3トランジスタのドレイン−ソースを経て前記共通のグランドラインに引き抜かれ、
前記放電回路は、前記第3トランジスタのMOSサイズを補正して、前記対応する絶縁ゲート型半導体デバイスのゲートから前記第3トランジスタのドレイン−ソースを経て前記共通のグランドラインに流れる電流量を調整するMOSサイズ補正回路を更に有し、
前記複数の絶縁ゲート型半導体デバイス駆動回路の各出力電流が均一に所定の設計値に近づくように、前記抵抗値補正回路が前記参照値調整抵抗の抵抗値を調整し、且つ、前記MOSサイズ補正回路が前記第3トランジスタのMOSサイズを補正し、
前記抵抗値補正回路は、MOSトランジスタと調整抵抗との並列回路が複数直列接続された直列回路と、シフトレジスタを用いて複数の前記並列回路の前記MOSトランジスタのそれぞれのオン/オフを試験的に選択して、前記絶縁ゲート型半導体デバイス駆動回路の出力電流が前記所定の設計値に一番近い時の前記シフトレジスタの内容を記憶したPROMとを有し、該PROMの記憶内容に従って複数の前記並列回路の前記MOSトランジスタのそれぞれを選択的にオン/オフさせた前記直列回路の合成抵抗を前記参照値調整抵抗とする、
ことを特徴とする絶縁ゲート型半導体デバイス駆動回路の集積回路。 - 複数の絶縁ゲート型半導体デバイスをそれぞれ駆動する複数の絶縁ゲート型半導体デバイス駆動回路を集積してなる、絶縁ゲート型半導体デバイス駆動回路の集積回路であって、
前記複数の絶縁ゲート型半導体デバイス駆動回路の各々は、
対応する絶縁ゲート型半導体デバイスのゲートに駆動電流を注入する定電流生成部と、
前記対応する絶縁ゲート型半導体デバイスのゲートに注入された電荷を引き抜く放電回路と、
を備え、
前記定電流生成部は、
前記複数の絶縁ゲート型半導体デバイス駆動回路に共通の電源ラインにソースが接続され、カレントミラー回路を構成する第1トランジスタおよび第2トランジスタと、
前記カレントミラー回路の入力部となる前記第1トランジスタのドレインと、前記複数の絶縁ゲート型半導体デバイス駆動回路に共通のグランドラインとの間に接続され、参照値調整抵抗に基準電圧を印加することで定電流を生成する定電流回路と、
前記参照値調整抵抗の抵抗値を調整する抵抗値補正回路と、
を有し、
前記カレントミラー回路の出力部となる前記第2トランジスタのドレインは、前記対応する絶縁ゲート型半導体デバイスのゲートに接続され、
前記放電回路は、前記対応する絶縁ゲート型半導体デバイスのゲートと、前記共通のグランドラインとの間に接続された第3トランジスタを有し、駆動信号を前記第3トランジスタのゲートに入力することで、前記対応する絶縁ゲート型半導体デバイスのゲートに注入された電荷が前記第3トランジスタのドレイン−ソースを経て前記共通のグランドラインに引き抜かれ、
前記放電回路は、前記第3トランジスタのMOSサイズを補正して、前記対応する絶縁ゲート型半導体デバイスのゲートから前記第3トランジスタのドレイン−ソースを経て前記共通のグランドラインに流れる電流量を調整するMOSサイズ補正回路を更に有し、
前記複数の絶縁ゲート型半導体デバイス駆動回路の各出力電流が均一に所定の設計値に近づくように、前記抵抗値補正回路が前記参照値調整抵抗の抵抗値を調整し、且つ、前記MOSサイズ補正回路が前記第3トランジスタのMOSサイズを補正し、
前記抵抗値補正回路は、MOSトランジスタと調整抵抗との直列回路が複数並列接続された並列回路と、シフトレジスタを用いて複数の前記直列回路の前記MOSトランジスタのそれぞれのオン/オフを試験的に選択して、前記絶縁ゲート型半導体デバイス駆動回路の出力電流が前記所定の設計値に一番近い時の前記シフトレジスタの内容を記憶したPROMとを有し、該PROMの記憶内容に従って複数の前記直列回路の前記MOSトランジスタのそれぞれを選択的にオン/オフさせた前記並列回路の合成抵抗を前記参照値調整抵抗とする、
ことを特徴とする絶縁ゲート型半導体デバイス駆動回路の集積回路。 - 複数の絶縁ゲート型半導体デバイスをそれぞれ駆動する複数の絶縁ゲート型半導体デバイス駆動回路を集積してなる、絶縁ゲート型半導体デバイス駆動回路の集積回路であって、
前記複数の絶縁ゲート型半導体デバイス駆動回路の各々は、
対応する絶縁ゲート型半導体デバイスのゲートに駆動電流を注入する定電流生成部と、
前記対応する絶縁ゲート型半導体デバイスのゲートに注入された電荷を引き抜く放電回路と、
を備え、
前記定電流生成部は、
前記複数の絶縁ゲート型半導体デバイス駆動回路に共通の電源ラインにソースが接続され、カレントミラー回路を構成する第1トランジスタおよび第2トランジスタと、
前記カレントミラー回路の入力部となる前記第1トランジスタのドレインと、前記複数の絶縁ゲート型半導体デバイス駆動回路に共通のグランドラインとの間に接続され、参照抵抗に基準電圧を印加することで定電流を生成する定電流回路と、
前記基準電圧を調整する基準電圧調整回路と、
を有し、
前記カレントミラー回路の出力部となる前記第2トランジスタのドレインは、前記対応する絶縁ゲート型半導体デバイスのゲートに接続され、
前記放電回路は、前記対応する絶縁ゲート型半導体デバイスのゲートと、前記共通のグランドラインとの間に接続された第3トランジスタを有し、駆動信号を前記第3トランジスタのゲートに入力することで、前記対応する絶縁ゲート型半導体デバイスのゲートに注入された電荷が前記第3トランジスタのドレイン−ソースを経て前記共通のグランドラインに引き抜かれ、
前記放電回路は、前記第3トランジスタのMOSサイズを補正して、前記対応する絶縁ゲート型半導体デバイスのゲートから前記第3トランジスタのドレイン−ソースを経て前記共通のグランドラインに流れる電流量を調整するMOSサイズ補正回路を更に有し、
前記複数の絶縁ゲート型半導体デバイス駆動回路の出力電流が均一に所定の設計値に近づくように、前記基準電圧調整回路が前記基準電圧を調整し、且つ、前記MOSサイズ補正回路が前記第3トランジスタのMOSサイズを補正し、
前記基準電圧調整回路は、入力されたデータをアナログ値に変換し前記基準電圧として出力するD/Aコンバータと、シフトレジスタを用いて前記D/Aコンバータにそれぞれ異なる試験データを入力して、前記絶縁ゲート型半導体デバイス駆動回路の出力電流が前記所定の設計値に一番近い時の前記試験データを記憶したPROMとを有し、該PROMに記憶された試験データを前記D/Aコンバータに入力する、
ことを特徴とする絶縁ゲート型半導体デバイス駆動回路の集積回路。 - 複数の絶縁ゲート型半導体デバイスをそれぞれ駆動する複数の絶縁ゲート型半導体デバイス駆動回路を集積してなる、絶縁ゲート型半導体デバイス駆動回路の集積回路であって、
前記複数の絶縁ゲート型半導体デバイス駆動回路の各々は、
対応する絶縁ゲート型半導体デバイスのゲートに駆動電流を注入する定電流生成部と、
前記対応する絶縁ゲート型半導体デバイスのゲートに注入された電荷を引き抜く放電回路と、
を備え、
前記定電流生成部は、
前記複数の絶縁ゲート型半導体デバイス駆動回路に共通の電源ラインにソースが接続され、カレントミラー回路を構成する第1トランジスタおよび第2トランジスタと、
前記カレントミラー回路の入力部となる前記第1トランジスタのドレインと、前記複数の絶縁ゲート型半導体デバイス駆動回路に共通のグランドラインとの間に接続され、参照抵抗に基準電圧を印加することで定電流を生成する定電流回路と、
前記基準電圧を調整する基準電圧調整回路と、
を有し、
前記カレントミラー回路の出力部となる前記第2トランジスタのドレインは、前記対応する絶縁ゲート型半導体デバイスのゲートに接続され、
前記放電回路は、前記対応する絶縁ゲート型半導体デバイスのゲートと、前記共通のグランドラインとの間に接続された第3トランジスタを有し、駆動信号を前記第3トランジスタのゲートに入力することで、前記対応する絶縁ゲート型半導体デバイスのゲートに注入された電荷が前記第3トランジスタのドレイン−ソースを経て前記共通のグランドラインに引き抜かれ、
前記放電回路は、前記第3トランジスタのMOSサイズを補正して、前記対応する絶縁ゲート型半導体デバイスのゲートから前記第3トランジスタのドレイン−ソースを経て前記共通のグランドラインに流れる電流量を調整するMOSサイズ補正回路を更に有し、
前記複数の絶縁ゲート型半導体デバイス駆動回路の出力電流が均一に所定の設計値に近づくように、前記基準電圧調整回路が前記基準電圧を調整し、且つ、前記MOSサイズ補正回路が前記第3トランジスタのMOSサイズを補正し、
前記第3トランジスタが、並列接続された複数のMOSトランジスタからなり、
前記MOSサイズ補正回路は、前記複数のMOSトランジスタのそれぞれのオン/オフを選択する選択回路と、シフトレジスタを用いて前記複数のMOSトランジスタのそれぞれのオン/オフを試験的に選択して、前記絶縁ゲート型半導体デバイス駆動回路の出力電流が前記所定の設計値に一番近い時の前記シフトレジスタの内容を記憶したEPROMとを有し、
前記選択回路は、前記EPROMの記憶内容に従って前記複数のMOSトランジスタのそれぞれを選択的にオン/オフさせる、
ことを特徴とする絶縁ゲート型半導体デバイス駆動回路の集積回路。 - 前記第2トランジスタに、前記共通の電源ラインから前記第2トランジスタのソース−ドレインを経て流れる電流量を調整する第2MOSサイズ補正回路を設ける、
ことを特徴とする請求項1ないし4のいずれか1項に記載の絶縁ゲート型半導体デバイス駆動回路の集積回路。 - 前記第2トランジスタは、並列接続された複数の第2MOSトランジスタからなり、
前記第2MOSサイズ補正回路は、前記複数の第2MOSトランジスタのそれぞれのオン/オフを選択する第2選択回路と、第2シフトレジスタを用いて前記複数の第2MOSトランジスタのそれぞれのオン/オフを試験的に選択して、前記絶縁ゲート型半導体デバイス駆動回路の出力電流が前記所定の設計値に一番近い時の前記第2シフトレジスタの内容を記憶した第2EPROMとを有し、
前記第2選択回路は、前記第2EPROMの記憶内容に従って前記複数の第2MOSトランジスタのそれぞれを選択的にオン/オフさせる、
ことを特徴とする請求項5に記載の絶縁ゲート型半導体デバイス駆動回路の集積回路。 - 前記カレントミラー回路を構成する前記第1トランジスタおよび前記第2トランジスタのそれぞれのゲートと前記共通の電源ラインとの間に接続された第4トランジスタを具備し、レベルシフト回路を介して前記駆動信号を前記第4トランジスタのゲートに入力する切替回路を有する、
ことを特徴とする請求項1ないし6のいずれか1項に記載の絶縁ゲート型半導体デバイス駆動回路の集積回路。 - 前記絶縁ゲート型半導体デバイスは、IGBTであることを特徴とする請求項1ないし7のいずれか1項に記載の絶縁ゲート型半導体デバイス駆動回路の集積回路。
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