JP2005348429A - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP2005348429A JP2005348429A JP2005200556A JP2005200556A JP2005348429A JP 2005348429 A JP2005348429 A JP 2005348429A JP 2005200556 A JP2005200556 A JP 2005200556A JP 2005200556 A JP2005200556 A JP 2005200556A JP 2005348429 A JP2005348429 A JP 2005348429A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- igbt
- characteristic correction
- switching element
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Abstract
【課題】 過電流保護を行う際、トリップレベルにバラツキがあるため正確な短絡保護を行えない。
【解決手段】 半導体スイッチング素子(2)と、この半導体スイッチング素子に流れる電流を検出する電流検出手段(Rs)と、この電流検出手段からの検出信号が規定のトリップレベルを上回ったとき、前記半導体スイッチング素子の動作を停止させる過電流保護手段(3)と、前記トリップレベルの補正を行う特性補正手段(5)を有し、前記電流検出手段のバラツキによるトリップレベルの変動を特性補正手段で補正する。
【選択図】図4
【解決手段】 半導体スイッチング素子(2)と、この半導体スイッチング素子に流れる電流を検出する電流検出手段(Rs)と、この電流検出手段からの検出信号が規定のトリップレベルを上回ったとき、前記半導体スイッチング素子の動作を停止させる過電流保護手段(3)と、前記トリップレベルの補正を行う特性補正手段(5)を有し、前記電流検出手段のバラツキによるトリップレベルの変動を特性補正手段で補正する。
【選択図】図4
Description
本発明は、半導体装置の回路構成に関するものであり、特にIGBTなどの絶縁ゲート型半導体スイッチング素子を駆動するパワーモジュールにおいて、そのパワーモジュールの電気的特性のトリミングを行う回路に関する。
図13にインバータ回路用パワーモジュールの構成を示す。駆動制御回路は、UPin,VPin,WPin,UNin,VNin,WNinを入力信号とし、各IGBT1〜IGBT6にそれぞれ駆動信号UPout,VPout,WPout,UNout,VNout,WNout(図13ではUPout,UNoutのみ明記)を出力する。この図13では1個の駆動制御回路で6個のIGBTを駆動するパワーモジュールの例であるが、複数の駆動制御回路を搭載したものもある。
尚、図中右上のダイオードブリッジは本モジュールにDC電源を供給するための整流回路である。又、電流検出用の抵抗Rsは、IGBT2のエミッタ回路に挿入されているが、電流損失が大きくなるため、一般には、後で参照する図15に示すように、第2のエミッタ回路に挿入される。
図14に前記入力信号UPin,UNinに係わる入出力動作タイミングチャートを示す。t1は、入力信号UPinのハイからローへのレベル反転から、出力信号UPoutがローからハイへのレベル反転までに要する遅延時間である。そして、IGBT1の出力電流Iupからわかるように、更にtonPの遅延時間をおいてIGBT1がスイッチオンする。前者の遅延時間t1は、駆動制御回路に起因するものであり、後者の遅延時間tonPはIGBTの応答時間によるものである。したがって、入力信号UPinのハイからローへのレベル反転からtconP後にIGBT1がスイッチオンする。
t2は、入力信号UPinのローからハイへのレベル反転から、出力信号UPoutがハイからローへのレベル反転までに要する遅延時間である。そして、IGBT1の出力電流Iupからわかるように、更にtoffPの遅延時間をおいてIGBT1がスイッチオフする。従って入力信号UPinのローからハイへのレベル反転からtcoffP後にIGBT1がスイッチオフする。
同様に、入力信号UNinのローからハイへのレベル反転から、tcoffN(=t3+toffN)後にIGBT2がスイッチオフし、入力信号UNinのハイからローへのレベル反転から、tconN(=t4+tonN)後にIGBT2がスイッチオンする。尚、この図14でわかるように、入力信号UPin,UNinに対し、出力信号UPout、UNoutはレベルが反転している。
上述したt1〜t4およびtonP、toffP、toffN、tonNの遅延時間は一定ではなく、駆動制御回路やIGBTによってバラツキがある。従って、いかなる場合でも、IGBT1とIGBT2とが同時にスイッチオンしないように、IGBT1のオン期間に対し、IGBT2のオフ期間が長くなるようにしている。
そのためには、入力信号UPinのロー期間に対し、入力信号UNinのハイ期間を図示のごとく設定する必要があり、その結果、入力信号UNinには入力休止時間期間(Tdead)が含まれるため、高精度なインバータ制御を行う際の阻害要因となっていた。
又、図13の駆動制御回路に含まれる過電流保護の回路を図15に示している。IGBT2に接続したセンス抵抗Rsに電流Irsが流れることにより、センス抵抗の一端にはVRs=Rs・Irsの電位が発生する。その電位VRsが所定のトリップレベルを超えると、過電流保護回路3'により、短絡が発生したと検知され、駆動制御手段4'の動作が停止され、短絡保護が機能する。しかし、センス抵抗にバラツキがあり、過電流保護回路3'で設定されているトリップレベルにもバラツキがあり、そのため短絡電流保護値にもバラツキが生じ、正確な短絡保護が困難であった。
更に、各IGBTのコレクタ電流の立ち上がりおよび立下り時における電流変化の傾きが大きくなると、ノイズが多量に発生し、一方、前記傾きが緩やかになると、スイッチング損失が増大する。このようにノイズ発生とスイッチング損失との間にはトレードオフの関係がある。そのため、実際のIGBTの使用状態に適った駆動が行えるように、従来はIGBT毎に、最適となる駆動制御回路を必要とした。
本発明は、上述した課題を解決するためになされたものであり、
デバイスの電気的特性をトリミングすることにより、各デバイス間でのバラツキをなくし高精度のインバータ制御を行える半導体装置と、
短絡保護および過温度保護を高精度で行える半導体装置と、
出力デバイスのコレクタ電流の立ち上がり、および立下りの傾斜を最適に設定できる半導体装置とを提供することを目的とする。
デバイスの電気的特性をトリミングすることにより、各デバイス間でのバラツキをなくし高精度のインバータ制御を行える半導体装置と、
短絡保護および過温度保護を高精度で行える半導体装置と、
出力デバイスのコレクタ電流の立ち上がり、および立下りの傾斜を最適に設定できる半導体装置とを提供することを目的とする。
本発明は、半導体スイッチング素子の駆動に用いられる半導体装置において、特性補正用入力信号に基づき前記半導体スイッチング素子の特性補正を行う特性補正手段を有することを特徴とする。
本発明の第1の態様は、半導体スイッチング素子と、入力信号に基づきこの半導体スイッチング素子の駆動制御を行う駆動制御手段と、特性補正用入力信号に基づき前記駆動制御手段に対し伝達遅延時間を随意に設定して各半導体素子における遅延時間のバラツキをなくす特性補正手段を有することを特徴とする。
本発明の第2の態様(請求項1対応)は、半導体スイッチング素子と、この半導体スイッチング素子に流れる電流を検出する電流検出手段と、この電流検出手段からの検出信号が規定のトリップレベルを上回ったとき、前記半導体スイッチング素子の動作を停止させる過電流保護手段と、前記トリップレベルの補正を行う特性補正手段を有することを特徴とする。
本発明の第3の態様は、半導体スイッチング素子と、この半導体スイッチング素子の動作温度を検出する温度検知手段と、この温度検知手段からの検知信号が規定のトリップレベルを上回ったとき、前記半導体スイッチング素子の動作を停止させる過温度保護手段と、前記トリップレベルの補正を行う特性補正手段を有することを特徴とする。
本発明の第4の態様は、半導体スイッチング素子と、入力信号に基づきこの半導体スイッチング素子の駆動制御を行う駆動制御手段とからなる半導体装置において、
前記駆動制御手段に、駆動能力の異なる複数個の駆動デバイスを備え、その駆動デバイスの中からいずれか1つ、もしくは複数個を選択して用いることにより、半導体スイッチング素子の動作特性を補正する特性補正手段を備えたことを特徴とする。
前記駆動制御手段に、駆動能力の異なる複数個の駆動デバイスを備え、その駆動デバイスの中からいずれか1つ、もしくは複数個を選択して用いることにより、半導体スイッチング素子の動作特性を補正する特性補正手段を備えたことを特徴とする。
本発明は、半導体スイッチング素子の特性について補正するようにしたので、各半導体装置における種々のバラツキを補正でき、高精度なインバータ装置を提供できる。
本発明の第1の態様は、駆動回路に適切な遅延時間を設定することにより、半導体スイッチング素子における遅延時間のバラツキをなくすようにしたので、入力休止時間期間(Tdead)の設定が不要となり、高精度のインバータ制御が可能となる。
本発明の第2の態様は、過電流の判断基準とするトリップレベルを随意に補正できるようにしたので、短絡保護を高精度で行なうことができる。
本発明の第3の態様は、過温度の判断基準とするトリップレベルを随意に補正できるようにしたので、過温度保護を高精度で行なうことができる。
本発明の第4の態様は、駆動回路に電流容量の異なる複数個の駆動デバイスを備え、その中から適切なものを選択できるようにしたので、半導体スイッチング素子のコレクタ電流の立ち上がり、および立下りの傾斜を随意に設定できる。
前記特性補正手段としては、請求項2のごとく不揮発性メモリや、請求項3のごとくワンタイムROMで簡便に実現できる。また、これらの不揮発性メモリやワンタイムROMで実現した特性補正手段は、請求項4のごとく容易に半導体装置に集積化して内蔵できる。
実施形態1
図1は、本発明の第1実施形態を示した制御ブロック図を示す。駆動制御回路1は、信号入力端子からの入力信号UPinおよび信号入力端子からの入力信号UNinの信号に基づき、当該パワーモジュールの出力端子であるP2、N2間にシリアルに接続されたU相のIGBT1、IGBT2のそれぞれのゲートに出力信号UPoutおよびUNoutを供給する。この図1では、U相についてのみ記したが、V相のIGBT3、IGBT4およびW相のIGBT5、IGBT6を駆動するための回路を含む。
図1は、本発明の第1実施形態を示した制御ブロック図を示す。駆動制御回路1は、信号入力端子からの入力信号UPinおよび信号入力端子からの入力信号UNinの信号に基づき、当該パワーモジュールの出力端子であるP2、N2間にシリアルに接続されたU相のIGBT1、IGBT2のそれぞれのゲートに出力信号UPoutおよびUNoutを供給する。この図1では、U相についてのみ記したが、V相のIGBT3、IGBT4およびW相のIGBT5、IGBT6を駆動するための回路を含む。
駆動制御回路1および特性補正回路2の詳しい回路図を図2に示している。駆動制御回路1において、論理回路11は、入力信号UPinを遅延挿入回路12内ラインL1にロジック信号として出力する。遅延挿入回路12内において、ラインL1とアースとの間に、キャパシタンスC1、C2、C3がそれぞれスイッチS1、S2、S3を介して接続される。また、ラインL1には電流I1が供給される。
前記ラインL1は反転器INV1を介し、遅延挿入回路13内のラインL2に接続される。この遅延挿入回路13においても、ラインL2とアースとの間に、キャパシタンスC4、C5、C6がそれぞれスイッチS4、S5、S6を介して接続されている。また、ラインL2には電流I2が供給される。そのラインL2は反転器INV2を介して駆動回路14に接続される。この駆動回路14からIGBT1を駆動する駆動信号UPoutが出力される。
キャパシタンスC1、C2、C3およびキャパシタンスC4、C5、C6の各容量は同一であってもよく、あるいは個別に異なる容量であってもよい。また、キャパシタンスの個数は3個に限定されない。
特性補正回路2では、特性補正信号が書込回路21により、EPROM22に書き込まれ、そのEPROM22のデータがレジスタ23にラッチされる。このレジスタ23よりのラッチデータd1〜d6が前記スイッチS1〜S6の駆動信号として供給される。従って、特性補正信号によって、前記スイッチS1〜S6を所望の状態にスイッチオン、スイッチオフできる。
図2の駆動制御回路1の動作を図3のタイミングチャートに従って説明する。入力信号UNinは、図14のものと異なり、入力休止時間(Tdead)は含まれず、入力信号UPinとレベルが反転しているだけで完全に同期している。遅延時間t11は、入力信号UPinのハイからローへのレベル反転から、出力信号UPoutがローからハイへのレベル反転までに要した駆動制御回路1内の遅延時間であり、スイッチS1〜S3がすべてオフのとき、遅延挿入回路12での遅延時間は0のため、この時の遅延時間t11の大きさは、図14における遅延時間t1に相当する。
遅延時間t12は、入力信号UPinのローからハイへのレベル反転から出力信号UPoutがハイから、ローへのレベル反転までに要した駆動制御回路1内の遅延時間であり、スイッチS4〜S6がすべてオフのとき、この遅延挿入回路33での遅延時間は0のため、この時の遅延時間t12の大きさは、図14における遅延時間t2に相当する。
図2の駆動制御回路1では、入力信号UPinのみに対する回路のみ示しており、他の入力信号UNin、VPin、VNin、WPin、WNin に対してもそれぞれ同じ回路(遅延挿入回路や特性補正回路)を備える。従って、遅延時間t13は、入力信号UNinのローからハイへのレベル反転から出力信号UNoutがハイからローへのレベル反転までの遅延時間であり、遅延時間t14は、入力信号UNinのハイからローへのレベル反転から出力信号UNoutがローからハイへのレベル反転までの遅延時間である。これらの遅延時間もt11およびt12と同様に随意に設定できる。
IGBT1は、UPinのハイからローへの反転レベルから遅延時間t11後に、出力信号UPoutがローからハイにレベル反転し、さらにtonP(IGBT1の応答時間)後にIGBT1がスイッチオンする。従って、入力信号UPinのハイからローへのレベル反転からtconP後にIGBT1がスイッチオンする。
そして、そのIGBT1は、UPinのローからハイへの反転レベルから遅延時間t12後に、出力信号UPoutがハイからローにレベル反転し、さらにtoffP(IGBT1の応答時間)後にIGBT1がスイッチオフする。従って、入力信号UPinのローからハイへのレベル反転からtcoffP後にIGBT1がスイッチオフする。
同様に、IGBT2は、UNinのローからハイへの反転レベルから遅延時間t13後に、出力信号UNoutがハイからローにレベル反転し、さらにtoffN(IGBT2の応答時間)後にIGBT2がスイッチオフする。従って、入力信号UNinのローからハイへのレベル反転からtcoffN後にIGBT2がスイッチオフする。
そして、そのIGBT2は、UNinのハイからローへの反転レベルから遅延時間t14後に、出力信号UNoutがローからハイにレベル反転し、さらにtonN(これもIGBT2の応答時間)後にIGBT2がスイッチオンする。従って、入力信号UNinのハイからローへのレベル反転からtconN後にIGBT1がスイッチオンする。
入力信号UPinおよびUNinを図3のごとく同期させても、駆動制御回路1における遅延時間やIGBT自身の反応時間にバラツキがあるため、tconP≠tcoffNであり、IGBT1のスイッチオンとIGBT2のスイッチオフとが合致しない。同様に、tcoffP≠tconNであるため、IGBT1のスイッチオフとIGBT2のスイッチオンとが合致しない。
しかし、特性補正信号により、
全スイッチをオフ
いずれか1つのスイッチをオン
いずれか2つのスイッチをオン
全スイッチをオン
のどれかを選択することにより、t11およびt13の遅延時間を加減でき、この操作により、図3のごとく、tconP≒tcoffNとすれば、同じタイミングでIGBT1はスイッチオンし、IGBT2はスイッチオフする。同様に、t12およびt14の遅延時間を加減して、tcoffP≒tconNとすれば、同じタイミングでIGBT1はスイッチオフし、IGBT2はスイッチオンする。
全スイッチをオフ
いずれか1つのスイッチをオン
いずれか2つのスイッチをオン
全スイッチをオン
のどれかを選択することにより、t11およびt13の遅延時間を加減でき、この操作により、図3のごとく、tconP≒tcoffNとすれば、同じタイミングでIGBT1はスイッチオンし、IGBT2はスイッチオフする。同様に、t12およびt14の遅延時間を加減して、tcoffP≒tconNとすれば、同じタイミングでIGBT1はスイッチオフし、IGBT2はスイッチオンする。
このように、tconP≒tcoffN、tcoffP≒tconNとすれば、駆動制御手段1およびIGBT自身の応答時間を含めたデバイス全体での遅延時間のバラツキをなくせることができ、そのため、入力休止時間(Tdead)が不要であり、高精度なインバータ制御が可能となる。尚、温度変化や経年変化により、遅延時間が僅かながらドリフトするため、そのドリフトをカバーできる程度のTdeadの設定が望ましい。但し、この場合のTdeadは従来のものと比較して格段に短いため、高精度なインバータ制御を行う際に障害とならない。
特性補正回路2のEPROM22には、不揮発性メモリもしくはワンタイムROMを用いることができ、そのような特性補正回路2を、この駆動制御回路1に集積内蔵することもできる。
実施形態2
図4は、本発明の第2実施形態を示した制御ブロック図を示し、その詳細を図5に示している。駆動制御回路4は、入力信号Cをロジック信号として出力する論理回路41と、そのロジック信号に従って駆動信号cを出力する駆動回路42とからなる。
図4は、本発明の第2実施形態を示した制御ブロック図を示し、その詳細を図5に示している。駆動制御回路4は、入力信号Cをロジック信号として出力する論理回路41と、そのロジック信号に従って駆動信号cを出力する駆動回路42とからなる。
過電流保護回路3は比較器31からなり、その非反転入力部には、IGBT2の第2エミッタに接続したセンス抵抗Rsの一端に生じたVsが入力される。基準電圧Vref は、4つの直列接続の抵抗で分圧され、それらの分圧された電圧Vref1〜Vref3がスイッチS1〜S3によって選択され、比較器31の反転入力部にトリップレベルとして入力される。この比較器31の出力は、前記論理回路41に遮断信号として出力される。
特性補正回路5は前記スイッチS1〜S3のいずれか1つをオンにするための回路であり、その回路構成は、図2の特性補正回路2と同様である。この特性補正回路5もEPROMに不揮発性メモリもしくはワンタイムROMを用いることができ、本駆動制御回路4に集積内蔵することもできる。
既述したように、従来は、センス抵抗Rs、過電流保護回路3で設定されているトリップレベルおよびエミッタの分流比に個体バラツキがあり、そのため短絡電流保護値にもバラツキが生じ、正確な短絡保護が困難であったが、本実施形態では、図6に示すように、トリップレベルをVref1、Vref2、Vref3 に変更可能とし、実測結果に基づき適切なトリップレベルを設定することにより、正確な過電流保護が可能となる。尚、変更可能なトリップレベルの個数は3個に限定されない。
実施形態3
図7は、本発明の第3実施形態を示した制御ブロック図を示し、図7の詳細を図8に示す。図7および図8において、図4および図5と共通する要素については共通の符号を付している。過温度保護回路7自身は、過電流保護回路3と同一の回路構成であるが、比較器71の非反転入力部には温度検知手段8で検出した温度信号Vtが取り込まれる。
図7は、本発明の第3実施形態を示した制御ブロック図を示し、図7の詳細を図8に示す。図7および図8において、図4および図5と共通する要素については共通の符号を付している。過温度保護回路7自身は、過電流保護回路3と同一の回路構成であるが、比較器71の非反転入力部には温度検知手段8で検出した温度信号Vtが取り込まれる。
IGBT1の動作温度が高くなり、前記温度信号Vtが所定のトリップレベルを上回れば、所定の遮断信号が駆動制御回路4に供給されることにより、入力信号Dに対し、その駆動信号dが遮断されるが、この過温度保護回路7においても、過温度保護トリップレベルおよび温度検知手段8のバラツキがあるため正確な過温度保護が困難であった。
そこで本実施形態では、図9に示すように、トリップレベルをVref1、Vref2、Vref3 に変更可能とし、実測結果に基づき適切なトリップレベルを設定することにより、正確な過温度保護が可能となる。
実施形態4
図10は、本発明の第4実施形態を示した制御ブロック図を示し、その詳細を図11に示す。駆動制御回路9は、入力信号Eをロジック信号として出力する論理回路91と、駆動回路92とからなる。NタイプのFETトランジスタT1、T3、T5の各ドレインは、当駆動制御回路9の出力端子に接続され、各ゲートは、各スイッチS1、S3、S5を介して論理回路91の出力部か、各トランジスタのソースに接続される。
図10は、本発明の第4実施形態を示した制御ブロック図を示し、その詳細を図11に示す。駆動制御回路9は、入力信号Eをロジック信号として出力する論理回路91と、駆動回路92とからなる。NタイプのFETトランジスタT1、T3、T5の各ドレインは、当駆動制御回路9の出力端子に接続され、各ゲートは、各スイッチS1、S3、S5を介して論理回路91の出力部か、各トランジスタのソースに接続される。
PタイプのFETトランジスタT2、T4、T6の各ドレインは、当駆動制御回路9の出力端子に接続され、各ゲートは、各スイッチS2、S4、S6を介して論理回路91の出力部か、各トランジスタのソースに接続される。各スイッチS1〜S6は、特性補正回路10のレジスタよりの信号d1〜d6により駆動される。
入力信号Eの立ち下がりにより、トランジスタT1、T3、T5の内、論理回路91の出力部に接続されていたトランジスタが駆動され、そして、前記入力信号Eの立ち上がりにより、トランジスタT2、T4、T6の内、論理回路91の出力部に接続されていたトランジスタが駆動され、それらの駆動されたトランジスタの出力電流が駆動信号eとして出力される。
このときのタイミングチャートを図12に示している。駆動信号e1は、トランジスタT1およびT2が駆動されたときのものであり、駆動信号e2は、トランジスタT3およびT4が駆動されたときのものである。トランジスタT1およびT2に比べ、トランジスタT3およびT4の駆動能力が大きく、それゆえ、駆動信号e2の立ち上がりおよび立ち下がりが、駆動信号e1と比較して緩くなっている。駆動信号e1およびe2におけるIGBT2のコレクタ電流をI1、I2に示している。
従来は、IGBTの電流容量毎に駆動制御回路の駆動能力を変える必要があったが、本実施形態によれば、種々の駆動容量を持ったIGBTの中から適切なものを選択することにより、IGBT2のコレクタ(出力)電流の立ち上がり、立ち下がりの傾きを随意に選択できる。この特性補正回路10もEPROMに不揮発性メモリもしくはワンタイムROMを用いることができ、本駆動制御回路9に集積内蔵することもできる。
駆動されるトランジスタは、T1−T2、T3−T4、T5−T6の組み合わせ以外に、T1−T4のような組み合わせであってもよく、あるいは(T1+T3)−(T2+T4)のように複数個を同時に駆動させるような組み合わせも可能である。
1 駆動制御回路、2 特性補正回路、3 過電流保護回路、4 駆動制御回路、5 特性補正回路、7 過温度保護回路、8 温度検知手段、9 駆動制御回路、10 特性補正回路、11 論理回路、12 遅延挿入回路、13 遅延挿入回路、21 書込回路、22 EPROM、23 レジスタ、91 論理回路、92 駆動回路
Claims (4)
- 半導体スイッチング素子と、この半導体スイッチング素子に流れる電流を検出する電流検出手段と、この電流検出手段からの検出信号が規定のトリップレベルを上回ったとき、前記半導体スイッチング素子の動作を停止させる過電流保護手段と、前記トリップレベルの補正を行う特性補正手段を有することを特徴とする半導体装置。
- 前記特性補正手段は不揮発性メモリである請求項1に記載の半導体装置。
- 前記特性補正手段はワンタイムROMである請求項1または2に記載の半導体装置。
- 不揮発性メモリもしくはワンタイムROMで実現される上記特性補正手段を集積内蔵したことを特徴とする請求項2または3に記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005200556A JP2005348429A (ja) | 2001-06-27 | 2005-07-08 | 半導体装置 |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001194904 | 2001-06-27 | ||
JP2005200556A JP2005348429A (ja) | 2001-06-27 | 2005-07-08 | 半導体装置 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002174386A Division JP2003087104A (ja) | 2001-06-27 | 2002-06-14 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005348429A true JP2005348429A (ja) | 2005-12-15 |
Family
ID=35500309
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005200556A Pending JP2005348429A (ja) | 2001-06-27 | 2005-07-08 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2005348429A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102012216317A1 (de) | 2011-09-14 | 2013-03-14 | Mitsubishi Electric Corporation | Leistungsmodul |
WO2017150036A1 (ja) * | 2016-03-04 | 2017-09-08 | 富士電機株式会社 | 半導体素子の駆動装置 |
DE102017206947A1 (de) | 2016-05-19 | 2017-11-23 | Mitsubishi Electric Corporation | Verzögerungszeitkorrekturschaltung, Halbleitervorrichtungssteuerschaltung und Halbleitervorrichtung |
-
2005
- 2005-07-08 JP JP2005200556A patent/JP2005348429A/ja active Pending
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102012216317A1 (de) | 2011-09-14 | 2013-03-14 | Mitsubishi Electric Corporation | Leistungsmodul |
US8674728B2 (en) | 2011-09-14 | 2014-03-18 | Mitsubishi Electric Corporation | Power module in which protection for switching element varies in dependence on active operation of the switching element |
DE102012216317B4 (de) * | 2011-09-14 | 2014-06-26 | Mitsubishi Electric Corporation | Leistungsmodul |
WO2017150036A1 (ja) * | 2016-03-04 | 2017-09-08 | 富士電機株式会社 | 半導体素子の駆動装置 |
US10256807B2 (en) | 2016-03-04 | 2019-04-09 | Fuji Electric Co., Ltd. | Driving device for semiconductor elements |
DE102017206947A1 (de) | 2016-05-19 | 2017-11-23 | Mitsubishi Electric Corporation | Verzögerungszeitkorrekturschaltung, Halbleitervorrichtungssteuerschaltung und Halbleitervorrichtung |
US10374599B2 (en) | 2016-05-19 | 2019-08-06 | Mitsubishi Electric Corporation | Delay-time correction circuit, semiconductor-device drive circuit, and semiconductor device |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100641860B1 (ko) | 반도체장치 | |
JP5854895B2 (ja) | 電力用半導体装置 | |
TWI583177B (zh) | 非揮發性記憶體裝置 | |
US9300285B2 (en) | Gate driver circuit | |
US10084390B2 (en) | Power converter, short circuit protection circuit, and control method | |
US20140375333A1 (en) | Overcurrent detection apparatus and intelligent power module using same | |
JP6659427B2 (ja) | 半導体装置 | |
US8508203B2 (en) | Control circuit of switching regulator and control method thereof and transistor device therefor | |
JP6349855B2 (ja) | 駆動装置 | |
JP2017208949A (ja) | 遅延時間補正回路、半導体デバイス駆動回路および半導体装置 | |
WO2015064222A1 (ja) | 半導体装置 | |
JP7305303B2 (ja) | 駆動装置及びパワーモジュール | |
KR970005567B1 (ko) | 단락 보호 회로 | |
WO2015064206A1 (ja) | 半導体装置 | |
JP7205091B2 (ja) | 半導体装置 | |
JP2005348429A (ja) | 半導体装置 | |
JP2006020336A (ja) | 半導体装置 | |
JP5387420B2 (ja) | 断線検出回路 | |
JP2005333667A (ja) | 半導体装置 | |
JP2003087104A (ja) | 半導体装置 | |
CN110581654B (zh) | 电力用半导体装置 | |
US20220014087A1 (en) | Switching control circuit, drive control device, and switching control method | |
JP2006047039A (ja) | 温度検知回路、および温度検知回路を備えたパワー半導体装置 | |
WO2023195487A1 (ja) | 半導体装置および過電流保護装置 | |
US20210184668A1 (en) | Semiconductor device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080304 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080701 |