TWI583177B - 非揮發性記憶體裝置 - Google Patents

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Description

非揮發性記憶體裝置
本發明係關於一種非揮發性記憶體裝置，其使用複數個電阻器來產生參考電壓且使用所產生之參考電壓來精確偵測電熔絲之一狀態。
本申請案主張2012年2月6日於韓國知識產權局申請之韓國專利申請案第10-2012-0012053號之優先權，該案之全文以引用之方式併入本文中。
非揮發性記憶體用來保存儲存資訊(即使電流被切斷)，且用在電力管理積體電路(PMLC)、記憶卡資料(MCD)、顯示驅動晶片、互補金屬氧化物半導體(CMOS)影像感測器或類似者中。近年來，一次性可程式化(OTP)記憶體之功能(諸如類比微調)已被用於保全碼、嵌入式非揮發性記憶體裝置。
OTP記憶體允許具有所要資訊之一程式化，且主要被分類為反熔絲OTP記憶體及電熔絲OTP記憶體。可藉由在薄閘極氧化物層MOS電容器之兩端處施加高電壓以使熔絲電分流而程式化基於反熔絲之OTP記憶體。基於反熔絲之OTP記憶體具有小胞面積且因此可被實施於低電力之電氣裝置中。此外，由於記憶體在程式化期間幾乎不耗電，所以位元組單位程式化係可行的。
然而，由於需要高電壓來中斷氧化層，所以需要一單獨程式化電壓。此外，當氧化層之厚度減小時，程式化操作 可歸因於軟崩潰而未通過。
可藉由使數十毫安培之一過電流流動至多晶矽熔絲以變動該熔絲之電阻值而程式化電熔絲OTP記憶體。由於在程式化時無需相對較高程式化電壓，所以電熔絲OTP記憶體比基於反熔絲之OTP記憶體更不依賴程序且因此被實施於諸多程序中。
電熔絲OTP記憶體比較自電熔絲輸出之電壓與參考電壓以判定電熔絲是否處於一初始狀態。然而，通常使用一電晶體來產生參考電壓輸出，其提供對該電晶體之特性(諸如程序變化、溫度及電壓特性)敏感之一缺點。
提供[發明內容]以引入以下[實施方式]中進一步描述之呈一簡化形式之一概念選集。[發明內容]非意欲識別所主張標的之關鍵特徵或本質特徵，亦非意欲用作為有助於判定所主張標的之範疇。
根據一實施例，提供一種非揮發性記憶體裝置，其使用複數個電阻器來產生一參考電壓且藉由使用所產生之參考電壓而精確偵測電熔絲之狀態。
根據一說明性實例，一非揮發性記憶體裝置包含：一操作控制單元，其經組態以自若干單位胞選擇一單位胞來執行讀取及寫入操作；一參考電壓產生單元，其經組態以使用串聯連接電阻器來分壓一讀取電壓且產生基於該分壓讀取電壓之一參考電壓；及一感測單元，其經組態以比較基於該讀取電壓之通過該選定單位胞之一電熔絲之一電壓之 一大小與該參考電壓且感測該選定單位胞之該電熔絲之資料。
非揮發性記憶體裝置亦包含一讀取電流供應單元，其經組態以在非揮發性記憶體裝置之一讀取操作期間將讀取電壓輸出至單位胞。
單位胞包含：一電熔絲，其經組態以儲存單位元資訊；一第一切換裝置，其經組態以將讀取電壓選擇性輸出至單位胞之該電熔絲；及一第二切換裝置，其經組態以使一電流能夠根據讀取電壓而流動通過單位胞之該電熔絲。
第一切換裝置包括一n型金屬氧化物半導體場效電晶體(nMOS)，其具有連接至讀取電流供應單元之一汲極、接收一胞選擇信號之一閘極及連接至電熔絲之一端之一源極；及第二切換裝置為一nMOS，其具有連接至電熔絲之另一端之一汲極、接收該胞選擇信號之一閘極及接地之一源極。
單位胞包含：一輸入單元，其經組態以在非揮發性記憶體裝置之寫入操作期間提供給電熔絲提供一寫入電壓；及一第三切換裝置，其經組態以使電流能夠根據該寫入電壓而流動通過電熔絲。
第三切換裝置為一n型金屬氧化物半導體場效電晶體(nMOS)，其具有連接至電熔絲之一端之一汲極、接收一胞選擇信號之一閘極及接地之一源極。
非揮發性記憶體裝置亦包含一讀取/寫入控制單元，其經組態以使基於一讀取電壓之電流或基於一寫入電壓之電 流能夠選擇性流動通過單位胞。
單位胞包含經組態以將讀取電壓選擇性輸出至電熔絲之一第四切換裝置，其中電熔絲之一端連接至該第四切換裝置且另一端連接至讀取/寫入控制單元。
第四切換裝置之一汲極接收讀取電壓，一閘極接收一胞選擇信號，且一源極連接至電熔絲之一端。
單位胞進一步包括一第五切換裝置，其經組態以使電流能夠根據寫入電壓而流動通過電熔絲。
第五切換裝置為一n型金屬氧化物半導體場效電晶體(nMOS)，其具有連接至電熔絲之一端之一汲極、接收一胞選擇信號之一閘極及接地之一源極。
讀取/寫入控制單元包含：一第六切換裝置，其經組態以在非揮發性記憶體裝置之寫入操作期間將一寫入電壓選擇性輸出至單位胞；及一第七切換裝置，其經組態以使電流能夠在非揮發性記憶體裝置之讀取操作期間基於讀取電壓而流動通過單位胞。
第六切換裝置為一p型金屬氧化物半導體場效電晶體(pMOS)，其具有接收寫入電壓之一源極、接收一寫入控制信號之一閘極及共同連接至第七切換裝置之一端及電熔絲之一汲極；及第七切換裝置為一n型金屬氧化物半導體場效電晶體(nMOS)，其具有共同連接至第六切換裝置之一汲極及電熔絲之一汲極、接收一讀取控制信號之一閘極及接地之一源極。
讀取電流供應單元包含：一第八切換裝置，其經組態以 在非揮發性記憶體裝置之讀取操作期間將一讀取電壓選擇性輸出至單位胞；及一第一電阻器，其包括一第一預設電阻。
第八切換裝置為一p型金屬氧化物半導體場效電晶體(pMOS)，其具有接收一讀取電壓之一源極、接收一反相讀取控制信號之一閘極及連接至第一電阻器之一端之一汲極。第一電阻器之一端連接至第八切換裝置之汲極，且另一端係共同連接至單位胞及一比較單元。
感測單元判定在通過選定電熔絲之電壓低於參考電壓時選定電熔絲未經程式化，且判定在通過選定電熔絲之電壓大於參考電壓時選定電熔絲經程式化。
參考電壓產生單元包含：一第二電阻器，其包括一第二預設電阻；一第三電阻器，其包括一第三預設電阻且經組態以串聯連接至該第二電阻器；一第九切換裝置，其經組態以將讀取電壓選擇性輸出至該第二電阻器；及一第十切換裝置，其經組態以使一電流能夠根據讀取電壓而流動通過該等第二及第三電阻器。
參考電壓產生單元進一步包括一第十一切換裝置，其經組態以選擇性連接第二與第三電阻器。
第九切換裝置為一p型金屬氧化物半導體場效電晶體(pMOS)，其具有接收一讀取電壓之一源極、接收一反相讀取控制信號之一閘極及連接至第二電阻器之一端之一汲極，第二電阻器之一端連接至第九切換裝置之一汲極且另一端連接至感測單元；第十一切換裝置為一n型金屬氧化 物半導體場效電晶體(nMOS)，其具有共同連接至第二電阻器之另一端及感測單元之一汲極、接收一讀取控制信號之一閘極及連接至第三電阻器之一端之一源極，第三電阻器之一端連接至第十一切換裝置之一源極；及第十切換裝置為一nMOS，其具有連接至第三電阻器之另一端之一汲極、接收一讀取控制信號之一閘極及接地之一源極。
參考電壓產生單元進一步包含：一參考電壓增大單元，其經組態以增大參考電壓；及一參考電壓減小單元，其經組態以減小參考電壓。
參考電壓減小單元包含：一第四電阻器，其經組態以與第二電阻器串聯連接且經組態以包括一第四預設電阻；及一第十二切換裝置，其經組態以使該第四電阻器選擇性輸出讀取電壓。
第十二切換裝置為一p型金屬氧化物半導體場效電晶體(pMOS)，其具有接收讀取電壓之一源極、接收一第一測試控制信號之一閘極及連接至第四電阻器之一端之一汲極。
參考電壓減小單元包括：一第十五切換裝置，其包括比第十一切換裝置之導通電阻更低之一導通電阻且經組態以與第十一切換裝置並聯連接。
參考電壓增大單元包含：一第五電阻器，其經組態以與第三電阻器串聯連接且經組態以包括具有一第五預設電阻；及一第十三切換裝置，其經組態以使電流能夠根據讀取電壓而選擇性流動通過第二、第三及第五電阻器。
第十三切換裝置為一n型金屬氧化物半導體場效電晶體(nMOS)，其具有連接至第五電阻器之另一端之一汲極、接收一第二測試控制信號之一閘極及接地之一源極。
參考電壓增大單元包括一第十六切換裝置，其包括比第十一切換裝置之導通電阻更高之一導通電阻且經組態以與第十一切換裝置並聯連接。
在實施例中，由於使用具有準確電阻之非自對準多晶矽化物電阻器來產生參考電壓，所以非揮發性記憶體裝置能夠精確偵測電熔絲之狀態。
參考附圖，將藉由描述某些實例性組態而更明白本發明之以上及/或其他態樣。
現將參考附圖而更詳細描述本發明之某些實例性組態。
提供以下[實施方式]以有助於讀者全面瞭解本文中所描述之方法、器具及/或系統。相應地，將向一般技術者建議本文中所描述之方法、器具及/或系統之各種改變、修改及等效物。此外，為了更加清晰及簡潔，可省略熟知功能及建構之描述。在全部圖式及[實施方式]中，若無另外說明，則相同圖式元件符號應被理解為意指相同元件、特徵及結構。為了清晰、說明及便利，可放大此等元件之相對尺寸及描繪。
應瞭解，當一元件被稱為「位於另一元件或單元上」、「連接至另一元件或單元」或「可操作地連接至另一元件或單元」時，其可直接位於另一元件或單元上或透過介入 元件或單元而連接至另一元件或單元。相比而言，當一元件被稱為「直接位於另一元件或層上」或「直接連接至另一元件或層」時，不存在介入元件或層。相同元件符號意指全部相同元件。如本文中所使用，術語「及/或」包含相關聯列項之一或多者之任何及全部組合。
可使用硬體組件來實施本文中所描述之單元。該等硬體組件可例如包含控制器、感測器、處理器、產生器、驅動器、電阻器、濾波器、電晶體、接面閘極場效電晶體(JEET)、n型或p型金屬氧化物半導體場效電晶體(MOSFET)、金屬絕緣體半導體FET(MISFET)、金屬氧化物半導體(MOS)及其他等效電子組件。
圖1係根據一實施例之一非揮發性記憶體裝置之一方塊圖。
參考圖1，根據一實施例之非揮發性記憶體裝置100包含複數個單位胞110、一讀取電流供應單元120、一感測單元130、一參考電壓產生單元140、一讀取/寫入控制單元150及一操作控制單元160。
複數個單位胞110之各者可包含一電熔絲。在一組態中，複數個單位胞110之各者可包含三個切換裝置及一電熔絲(如圖2所繪示)，或可替代地各包含兩個切換裝置及一電熔絲(如圖7中所繪示)。電熔絲可為因施加一過電流而改變電阻之一多晶矽熔絲。舉例而言，電熔絲可在程式化之前具有約50歐姆至約200歐姆且在程式化之後具有約3千歐姆至約10千歐姆。
讀取電流供應單元120將讀取電壓提供至複數個單位胞110。例如，讀取電流供應單元120在非揮發性記憶體裝置100之讀取操作期間將讀取電壓提供至複數個單位胞110。同時，讀取電流供應單元120可包含一切換裝置P0 121及一電阻器RR 122，如圖2及圖7中所繪示。
感測單元130比較選定單位胞之電熔絲之一讀取電壓Vdata之一大小與參考電壓大小VREF，且判定選定單位胞之該電熔絲之狀態。例如，感測單元130判定：當通過選定電熔絲之電壓Vdata之大小低於參考電壓產生單元140處所產生之參考電壓VREF時，選定電熔絲未經程式化。替代地，感測單元130判定：當通過選定電熔絲之電壓Vdata之大小大於參考電壓產生單元140處所產生之參考電壓VREF之大小時，選定電熔絲經程式化。
參考電壓產生單元140使用複數個串聯連接電阻器來分壓讀取電壓且產生基於分壓電壓之一參考電壓VREF。以下將參考圖2、圖7及圖16而更詳細解釋參考電壓產生單元140之結構組態及操作。
讀取/寫入控制單元150允許電流根據讀取電壓或寫入電壓而選擇性流動通過複數個單位胞。例如，在非揮發性記憶體裝置100之一讀取操作期間，讀取/寫入控制單元150允許電流根據讀取電壓而流動通過選自複數個單位胞之單位胞。在非揮發性記憶體裝置100之寫入操作期間，讀取/寫入控制單元150可允許電流根據寫入電壓而流動通過選自複數個單位胞之單位胞。在一說明性實例中，單位胞中 可包含讀取/寫入控制單元150。
操作控制單元160控制非揮發性記憶體裝置100之結構元件或組件之總體功能。例如，操作控制單元160根據非揮發性記憶體裝置100之操作模式而控制非揮發性記憶體裝置100之對應結構元件或組件之功能或操作。舉例而言，在讀取操作模式中，操作控制單元160自複數個單位胞選擇用以執行讀取操作之單位胞，將一胞選擇信號輸出至該選定單位胞，且控制讀取電流供應單元120及讀取/寫入控制單元150，使得一讀取電壓被供應至該選定單位胞。操作控制單元160控制參考電壓產生單元140以產生一參考電壓且控制感測單元130以比較所產生之參考電壓與該選定單位胞之電熔絲之電壓。
在一寫入操作模式中，操作控制單元160自複數個單位胞選擇用以執行寫入操作之單位胞，將胞選擇信號輸出至該選定單位胞，且控制讀取/寫入控制單元150以將寫入電壓供應至該選定單位胞。
在一測試操作模式中，控制參考電壓產生單元140以產生比讀取操作中之參考電壓更高或更低之一參考電壓。以下將參考圖10及圖11而更詳細解釋該測試操作模式中之測試操作。
圖2係根據一第一實施例之一非揮發性記憶體裝置之一電路圖。
參考圖2，根據第一實施例之非揮發性記憶體裝置100包含複數個單位胞110、一讀取電流供應單元120、一感測單 元130、一參考電壓產生單元140及一讀取/寫入控制單元150。
複數個單位胞110之各者包含一電熔絲。例如，複數個單位胞110之各者包含一第一切換裝置111、一第二切換裝置112、一電熔絲113、一第三切換裝置114及一輸入單元115。
電熔絲113為因一過電流而增大電阻之一單位元可程式化記憶體裝置。在一實例中，電熔絲113之一端係共同連接至第一切換裝置111之源極及第三切換裝置114之汲極。電熔絲113之另一端係共同連接至輸入單元115及第二切換裝置112之汲極。在一實例中，電熔絲113可為一多晶矽熔絲，其在程式化之前具有約50歐姆至約200歐姆且在程式化之後具有約3千歐姆至約10千歐姆。
第一切換裝置111選擇性給電熔絲113提供讀取電壓。第一切換裝置111可為一nMOS(n通道MOS)，其具有連接至讀取電流供應單元之一汲極、接收一胞選擇信號之一閘極及連接至電熔絲113之一端之一源極。
第二切換裝置112允許電流根據讀取電壓而流動通過電熔絲113。例如，第二切換裝置112為一nMOS，其具有連接至電熔絲113之另一端之一汲極、接收一胞選擇信號之一閘極及接地之一源極。
第三切換裝置114允許電流根據寫入電壓而流動通過電熔絲113。第三切換裝置114可為一nMOS，其具有連接至電熔絲113之一端之一汲極、接收一胞選擇信號之一閘極 及接地之一源極。此外，可鑒於流動通過第三切換裝置114之大於讀取電流之寫入電流而將第三切換裝置114定尺寸為大於第一切換裝置111及第二切換裝置112。
輸入單元115在非揮發性記憶體裝置之一寫入操作期間給電熔絲113提供寫入電壓。輸入單元115可連接至形成於讀取/寫入控制單元150內之第十四切換裝置151之汲極。
讀取電流供應單元120給複數個單位胞110提供讀取電壓。讀取電流供應單元120可包含一第八切換裝置121及一第一電阻器122。
第八切換裝置121在非揮發性記憶體裝置之一讀取操作期間將讀取電壓選擇性輸出至複數個單位胞110。第八切換裝置121可為一pMOS(p通道MOS)，其具有接收讀取電壓之一源極、接收一反相讀取控制信號之一閘極及連接至第一電阻器122之一端之一汲極。
第一電阻器122具有一第一預設電阻。第一電阻器122之一端連接至第八切換裝置121之汲極且另一端係共同連接至複數個單位胞110及感測單元130。該第一預設電阻可為電熔絲113未經程式化時之電阻(例如約50歐姆至約200歐姆)與經程式化時之最小電阻(例如約3千歐姆至約10千歐姆)之間之一中值(例如約1.5歐姆至約5歐姆)。第一電阻器122可實施為包含一預定電阻之一非自對準多晶矽化物電阻器。
使用讀取電壓，感測單元130比較通過選定單位胞之電熔絲113之電壓之大小與參考電壓之大小且偵測選定單位 胞之電熔絲113之資料。感測單元130可實施為感測放大器，其分別接收單位胞之電壓及參考電壓且輸出兩者之間之一電壓差。相應地，感測單元130判定：當通過選定電熔絲113之電壓之大小低於參考電壓產生單元140處所產生之參考電壓時，選定電熔絲113未經程式化。感測單元130判定：當通過選定電熔絲113之電壓之大小大於參考電壓產生單元140處所產生之參考電壓之大小時，選定電熔絲113經程式化。在一說明性實例中，可改變感測放大器之連接端，使得感測放大器可判定：當參考電壓之大小低於電熔絲113之電壓時，未進行程式化。
參考電壓產生單元140使用複數個串聯連接電阻器來分壓讀取電壓且產生基於分壓電壓之一參考電壓。在一實例中，參考電壓產生單元140包含一第二電阻器144、一第三電阻器145、一第九切換裝置141、一第十切換裝置143及一第十一切換裝置142。
第二電阻器144具有一第二預設電阻。第二電阻器144之一端連接至第九切換裝置141之源極且另一端係共同連接至感測單元131及第十一切換裝置142之汲極。該第二預設電阻可為未經程式化時之電阻(例如約50歐姆至約200歐姆)與經程式化時之一最小電阻(例如約3千歐姆至約10千歐姆)之一中值(例如約1.5至約5歐姆)。第二電阻器144可實施為具有一預定電阻之一非自對準多晶矽化物電阻器。
串聯連接至第二電阻器之第三電阻器145具有一第三預設電阻。第三電阻器145之一端連接至第十一切換裝置142 之源極且第三電阻器145之另一端連接至第十切換裝置143之汲極。該第三預設電阻可為非經程式化時之一電阻(例如約50歐姆至約200歐姆)與經程式化時之一最小電阻(例如約3千歐姆至約10千歐姆)之間之一中值(例如約1.5歐姆至約5歐姆)。第三電阻器145係實施為具有一預定電阻之一非自對準多晶矽化物電阻器。
在一說明性實例中，第一電阻器122、第二電阻器144及第三電阻器145可具有相同或近似電阻。參考圖2，相對於單位胞110及讀取電流供應單元120而對稱地組態參考電壓產生單元140以防止影響對處理及溫度特性之變化敏感之電晶體。
第九切換裝置141將讀取電壓選擇性提供至第二電阻器144。具體而言，第九切換裝置141可實施為一pMOS，其包含接收讀取電壓之一源極、接收一反相讀取控制信號之一閘極及連接至第二電阻器144之一端之一汲極。
第十切換裝置143允許電流根據讀取電壓而流動通過第二及第三電阻器。具體而言，第十切換裝置143可實施為一nMOS，其包含連接至第三電阻器145之另一端之一汲極、接收一讀取控制信號之一閘極及接地之一源極。
第十一切換裝置142選擇性連接第二電阻器144與第三電阻器145。第十一切換裝置142可實施為一nMOS，其包含共同連接至第二電阻器144之另一端及感測單元130之一汲極、接收一讀取控制信號之一閘極及連接至第三電阻器145之一端之一源極。
讀取/寫入控制單元150允許電流根據讀取電壓而流動通過複數個單位胞。讀取/寫入控制單元150可組態為一第十四切換裝置151。
第十四切換裝置151在非揮發性記憶體裝置之寫入操作期間將寫入操作選擇性提供至單位胞。第十四切換裝置151可為一pMOS，其包含接收一寫入電壓之一源極、接收一寫入控制信號之一閘極及共同連接至電熔絲113之另一端及第二切換裝置112之汲極之一汲極。在一實例中，鑒於一寫入電流大於流動通過第十四切換裝置151之讀取電流，第十四切換裝置151可具有比第一切換裝置111及第二切換裝置112更大之一尺寸。
上文中已解釋根據第一實施例之非揮發性記憶體裝置之電路組態。在下文中，參考圖3而解釋讀取操作且參考圖4而解釋寫入操作。
圖3係用於繪示根據第一實施例之非揮發性記憶體裝置之讀取操作之一電路圖。
參考圖3，操作控制單元160選擇一單位胞來執行讀取操作且將胞選擇信號提供至對應單位胞110-1。相應地，導通第一切換裝置111及第二切換裝置112。第三切換裝置114及第十四切換裝置151處於一斷開狀態。
操作控制單元160給讀取電流供應單元120提供讀取控制信號，使得讀取電壓被提供至選定單位胞且參考電壓被產生。相應地，導通第八切換裝置121、第九切換裝置141、第十切換裝置143及第十一切換裝置142。
當導通切換裝置時，沿第八切換裝置121、第一電阻器122、第一切換裝置111、電熔絲113及第二切換裝置112形成一電流路徑i1。
亦在第九切換裝置141、第二電阻器144、第十一切換裝置142、第三電阻器145及第十切換裝置143之間形成一電流路徑i2。
由於電流路徑i1及i2所通過之切換裝置之數目相同，所以可防止電晶體之負面特性，且可判定電熔絲之電阻是否超過參考電阻。舉例而言，由於電熔絲在其程式化之前具有比第一至第三電阻更低之電阻，所電熔絲處之電壓低於一電壓值(其為由第二及第三電阻器分配之一電壓)。相反，由於電熔絲在其經程式化時具有比第一至第三電阻器更高之一電阻，所以電熔絲處之電壓高於該電壓值(其為由第二及第三電阻器分配之一電壓)。相應地，感測單元130可藉由比較電熔絲處之電壓與參考電壓而判定電熔絲是否經程式化。
圖4係用於繪示根據第一實施例之非揮發性記憶體裝置之寫入操作之一電路圖。
參考圖4，操作控制單元160選擇一單位胞來執行寫入操作且將一胞選擇信號提供至對應單位胞110-1。相應地，導通第三切換裝置114及第十四切換裝置151。其他切換裝置處於一斷開狀態。
當導通第三切換裝置114時，在第十四切換裝置151、輸入單元115、電熔絲113及第三切換裝置114之間形成一電 流路徑i3。當高電流流動時，電熔絲113經程式化。經程式化之電熔絲具有一高電阻，例如3千歐姆至10千歐姆或10千歐姆以上。
圖5係用於繪示根據第一實施例之一操作控制單元在一非揮發性記憶體裝置之讀取操作期間之一操作之一電路圖。
參考圖5，當胞選擇信號為低狀態時，讀取電流控制單元120及參考電壓產生單元140處於備用狀態且無電流單獨流動。
當操作控制單元160給讀取電壓控制單元120及參考電壓產生單元140提供讀取控制信號(RD/RD0)時，將讀取電壓供應至選定單位胞且產生參考電壓。相應地，選定單位胞具有一預定電壓且參考電壓亦具有一預定電壓值。
此後，操作控制單元160將一啟用信號輸入至感測單元130，使得感測單元130感測參考電壓與電熔絲之電壓之間之一差值。
圖6係用於繪示根據第一實施例之一操作控制單元在一非揮發性記憶體裝置之寫入操作期間之一操作之一電路圖。
參考圖6，操作控制單元160斷開產生參考電壓之參考電壓產生單元140內之各自切換裝置。接著，操作控制單元160封鎖啟用信號，使得感測單元130無法操作。接著，操作控制單元160斷開第八切換裝置121，使得讀取電壓產生單元120無法將讀取電壓提供至複數個單位胞110。
隨後，操作控制單元160選擇一單位胞來執行程式化，且導通第三切換裝置114及第十四切換裝置151以將寫入電流供應至選定單位胞。
圖7係根據一第二實施例之一非揮發性記憶體裝置之一電路圖。
參考圖7，根據第二實施例之非揮發性記憶體裝置300包含一單位胞310、一讀取電流供應單元320、一感測單元330、一參考電壓產生單元340及一讀取/寫入控制單元350。
複數個單位胞310之各者可包含一電熔絲。即，複數個單位胞310之各者可包含一第四切換裝置311、一電熔絲312及一第五切換裝置313。
電熔絲312為因過電流而增大電阻之一單位元可程式化記憶體裝置。電熔絲312之一端連接至第四切換裝置311之源極及第五切換裝置313之汲極。另一端連接至讀取/寫入控制單元350。電熔絲312可為一多晶矽熔絲。舉例而言，電熔絲312可在程式化之前具有約50歐姆至約200歐姆且在程式化之後具有約3千歐姆至約10千歐姆。
第四切換裝置311將讀取電壓選擇性提供至電熔絲312。第四切換裝置311可為一nMOS，其具有連接至讀取電壓控制單元320以接收讀取電壓之一汲極、接收胞選擇信號之一閘極及共同連接至電熔絲312之一端及第五切換裝置313之汲極之一源極。
第五切換裝置313允許電流根據寫入電壓而流動通過電 熔絲312。第五切換裝置313可為一nMOS，其具有共同連接至電熔絲312之一端及第四切換裝置311之源極之一汲極、接收寫入胞選擇信號之一閘極及接地之一源極。在一實例中，鑒於寫入電流大於流動通過第五切換裝置313之讀取電流，第五切換裝置313包含比第四切換裝置311更大之一尺寸。
讀取電流供應單元320給複數個單位胞310提供讀取電壓。讀取電流供應單元320包含第八切換裝置321及第一電阻器322。
第八切換裝置321在非揮發性記憶體裝置之讀取操作期間給複數個單位胞310選擇性提供讀取電壓。第八切換裝置321可為一pMOS，其具有接收一讀取電壓之一源極、接收一反相讀取控制信號之一閘極及連接至第一電阻器322之一端之一汲極。
第一電阻器322具有一第一預設電阻。第一電阻器322之一端連接至第八切換裝置321之汲極且另一端係共同連接至複數個單位胞310及感測單元330。該第一預設電阻可為電熔絲未經程式化時之一電阻(例如約50歐姆至約200歐姆)與經程式化時之一最小電阻(例如約3千歐姆至約10千歐姆)之間之一中值(例如約1.5歐姆至約5歐姆)。第一電阻器322可實施為包含一預定電阻之一非自對準多晶矽化物電阻器。
感測單元330比較根據讀取電壓之通過選定單位胞之電熔絲312之電壓之大小與參考電壓之大小且偵測選定單位 胞之電熔絲312之資料。感測單元330可組態為一感測放大器，其分別接收單位胞之電壓及參考電壓且輸出兩者之間之一差值。相應地，感測單元330判定：當通過選定電熔絲312之電壓低於參考電壓產生單元340處所產生之參考電壓時，選定電熔絲312未經程式化。此外，感測單元330判定：當通過選定電熔絲312之電壓之大小大於參考電壓產生單元340處所產生之參考電壓時，選定電熔絲312經程式化。在一說明性實例中，可改變感測放大器之連接端以判定：當參考電壓之大小低於電熔絲312之電壓時，未進行程式化。
參考電壓產生單元340使用複數個串聯連接電阻器來分壓讀取電壓且產生基於分壓讀取電壓之一參考電壓。參考電壓產生單元340包含一電壓產生單元341、一參考電壓減小單元370及一參考電壓增大單元380。在一實例中，電壓產生單元341包含一第二電阻器343、一第三電阻器345、一第九切換裝置342、一第十切換裝置346及一第十一切換裝置344。
第二電阻器343具有一第二預設電阻。第二電阻器343之一端係共同連接至第九切換裝置342之汲極及參考電壓減小單元370之第四電阻器372之另一端。第二電阻器343之另一端係共同連接至感測單元330及第十一切換裝置344之汲極。該第二預設電阻可為未經程式化時之電阻(例如約50歐姆至約200歐姆)與經程式化時之最小電阻(例如約3千歐姆至約10千歐姆)之間之一中值(例如約1.5歐姆至約5歐 姆)。第二電阻器343可實施為包含一預定電阻之一非自對準多晶矽化物電阻器。
串聯連接至第二電阻器343之第三電阻器345具有一第三預設電阻。第三電阻器345之一端連接至第十一切換裝置344之源極。第三電阻器345之另一端係共同連接至第十切換裝置346之汲極及參考電壓增大單元380之第五電阻器382之一端。該第三預設電阻可為未經程式化時之電阻(例如約50歐姆至約200歐姆)與經程式化時之最小電阻(例如約3千歐姆至約10千歐姆)之間之一中值(例如約1.5歐姆至約5歐姆)。第三電阻器345可組態為包含一預定電阻之一非自對準多晶矽化物電阻器。
第九切換裝置342將讀取電壓選擇性提供至第二電阻器343。第九切換裝置342可組態為一pMOS，其具有接收讀取電壓之一源極、接收一反相讀取控制信號之一閘極及共同連接至第二電阻器343及第四電阻器372之一端之一汲極。
第十切換裝置346允許電流根據讀取電壓而流動通過第二電阻器343及第三電阻器345。第十切換裝置346可組態為一nMOS，其具有共同連接至第三電阻器345之另一端及參考電壓增大單元380之第五電阻器382之一端之一汲極、接收一讀取控制信號之一閘極及接地之一源極。
第十一切換裝置344選擇性連接第二電阻器344與第三電阻器345。第十一切換裝置344可組態為一nMOS，其具有共同連接至第二電阻器343之另一端及感測單元330之一汲 極、接收一讀取控制信號之一閘極及連接至第三電阻器345之一端之一源極。
參考電壓減小單元370減小參考電壓。參考電壓減小單元370包含一第十二切換裝置371及第四電阻器372。
第十二切換裝置371將讀取電壓選擇性提供至第四電阻器372。第十二切換裝置371包含一pMOS，其具有接收一讀取電壓之一源極、接收一第一測試控制信號(RDP1)之一閘極及連接至第四電阻器372之一端之一汲極。
第四電阻器372係串聯連接至第二電阻器343且具有一第四預設電阻。第四電阻器372之一端連接至第十二切換裝置371之汲極。第四電阻器372之另一端係共同連接至第九切換裝置342之汲極及第二電阻器343之另一端。
參考電壓增大單元380增大參考電壓。參考電壓增大單元380包含一第十三切換裝置381及一第五電阻器382。
第十三切換裝置381允許電流根據讀取電壓而流動通過第二電阻器343、第三電阻器345及第五電阻器382。第十三切換裝置381可為一nMOS，其具有連接至第五電阻器382之另一端之一汲極、接收一第二測試控制信號(RDN1)之一閘極及接地之一源極。
第五電阻器382係串聯連接至第三電阻器345且具有一第五預設電阻。第五電阻器382之一端係共同連接至第三電阻器345之另一端及第十切換裝置346之汲極。第五電阻器382之另一端連接至第十三切換裝置381之汲極。
基於讀取電壓或寫入電壓，讀取/寫入控制單元350允許 電流選擇性流動通過複數個單位胞。讀取/寫入控制單元350包含一第六切換裝置351及一第七切換裝置352。
第六切換裝置351在非揮發性記憶體裝置之寫入操作期間將寫入電壓選擇性提供至單位胞。第六切換裝置351可為一pMOS，其具有接收寫入電壓之一源極、接收一寫入控制信號之一閘極及共同連接至第七切換裝置之汲極及電熔絲312之另一端之一汲極。
第七切換裝置352允許電流在非揮發性記憶體裝置之讀取操作期間根據讀取電壓而流動通過單位胞。第七切換裝置352可為一nMOS，其具有共同連接至第六切換裝置351之汲極及電熔絲312之另一端之一汲極、接收一讀取控制信號之一閘極及接地之一源極。
上文中已解釋根據第二實施例之非揮發性記憶體裝置之電路組態。在下文中，將分別參考圖8及圖9而詳細解釋讀取操作及寫入操作。此外，將參考圖10及圖11而解釋第一及第二測試操作。
圖8係用於繪示根據第二實施例之一非揮發性記憶體裝置之一讀取操作之一電路圖。
參考圖8，操作控制單元160選擇一單位胞來執行讀取操作且將一胞選擇信號RD0提供至對應單位胞310-1。相應地，導通第四切換裝置311。第五切換裝置313處於一斷開狀態。
操作控制單元160控制讀取電流供應單元320、參考電壓產生單元340及讀取/寫入控制單元350，使得讀取電壓被 提供至選定單位胞且一參考電壓被產生。相應地，導通第七切換裝置352、第八切換裝置321、第九切換裝置342、第十切換裝置346及第十一切換裝置344。第六切換裝置351、第十二切換裝置371及第十三切換裝置381處於一斷開狀態。
在導通切換裝置之後，在第八切換裝置321、第一電阻器322、第四切換裝置311、電熔絲312及第七切換裝置352之間形成一電流路徑i4。另外，在第九切換裝置342、第二電阻器343、第十一切換裝置344、第三電阻器345及第十切換裝置346之間形成一電流路徑i5。
由於電流路徑i4及i5所通過之切換裝置之數目相同，所以可防止電晶體之負面特性且可判定電熔絲之電阻是否超過參考電阻。舉例而言，在電熔絲程式化之前，由於電熔絲具有比第一電阻322、第二電阻343及第三電阻345更低之一電阻，所以電熔絲處之電壓低於由第二及第三電阻器分壓之電壓值。相比而言，當電熔絲經程式化時，由於電熔絲具有比第一電阻器322、第二電阻器343及第三電阻器345更高之電阻，所以電熔絲處之電壓高於由第二及第三電阻器分壓之電壓值。相應地，感測單元330可藉由比較電熔絲處之電壓與參考電壓而判定電熔絲是否經程式化。
圖9係用於繪示根據第二實施例之一非揮發性記憶體裝置之一寫入操作之一電路圖。
參考圖9，操作控制單元160選擇一單位胞來執行寫入操作且將一胞選擇信號PG0提供至對應單位胞310-1。相應 地，導通第五切換裝置313。第四切換裝置311處於一斷開狀態。
操作控制單元160控制讀取/寫入控制單元350以將寫入電壓提供至選定單位胞。相應地，導通第六切換裝置351。第七切換裝置352處於一斷開狀態。
當導通第五切換裝置313及第六切換裝置351時，在第六切換裝置351、電熔絲312及第五切換裝置313之間形成一電流路徑i6。相應地，高電流流動通過電熔絲312以使其程式化。經程式化之電熔絲具有例如3千歐姆至10千歐姆之高電阻。
圖10係用於繪示根據第二實施例之非揮發性記憶體裝置之第一測試操作之一電路圖。實施第一測試操作以測試未經程式化電熔絲是否具有低於一預設值之一電阻。相應地，為測試之目的，第一測試操作將參考電壓降低至一預設大小。
參考圖10，操作控制單元160選擇一單位胞來執行測試操作且將一胞選擇信號RD0提供至對應單位胞310-1。相應地，導通第四切換裝置311。第五切換裝置313處於一斷開狀態。
接著，操作控制單元160控制讀取電流供應單元320、參考電壓產生單元340及讀取/寫入控制單元350，使得讀取電壓被提供至選定單位胞且一第一測試參考電壓(具體而言，低於參考電壓之電壓)被產生作為一第一測試電壓。相應地，導通第七切換裝置352、第八切換裝置321、第十 切換裝置346、第十一切換裝置344及第十二切換裝置371。第九切換裝置342及第十三切換裝置381處於一斷開狀態。
根據切換裝置之導通，在第八切換裝置321、第一電阻器322、第四切換裝置311、電熔絲312及第七切換裝置352之間形成一電流路徑i7。
亦在第十二切換裝置371、第四電阻器372、第二電阻器343、第十一切換裝置344、第三電阻器345及第十切換裝置346之間形成一電流路徑i8。
由於第四電阻器372連接至電路之一上部分，所以參考電壓產生單元340產生比習知參考電壓更低之一參考電壓。然而，此一較低參考電壓高於處於一正常狀態之電熔絲之電壓。相應地，當程式化之前之電熔絲處於該正常狀態時，電熔絲處之電壓低於減小參考電壓。當程式化之前之電熔絲不處於該正常狀態時，電熔絲處之電壓高於減小參考電壓。相應地，感測單元330可藉由比較電熔絲之電壓與減小參考電壓而判定程式化之前之電熔絲是否處於一正常狀態。
圖11係用於繪示根據第二實施例之一非揮發性記憶體裝置之一第二測試操作之一電路圖。為測試之目的，該第二測試操作包含將參考電壓增大至一預設大小以判定經程式化電熔絲是否超過一預設電阻。
參考圖11，操作控制單元160選擇一單位胞來執行第二測試操作且將一胞選擇信號RD0提供至對應單位胞310-1。 相應地，導通第四切換裝置311。第五切換裝置313處於一斷開狀態。
操作控制單元160控制讀取電流供應單元320、參考電壓產生單元340及讀取/寫入控制單元350，使得讀取電壓被輸出至選定單位胞且第二測試電壓被產生。第二測試電壓為比參考電壓更高之一電壓。因此，導通第七切換裝置352、第八切換裝置321、第九切換裝置342、第十一切換裝置344及第十三切換裝置381。第十切換裝置346及第十二切換裝置371處於一斷開狀態。
根據切換裝置之導通，在第八切換裝置321、第一電阻器322、第四切換裝置311、電熔絲312及第七切換裝置352之間形成一電流路徑i9。
此外，在第九切換裝置342、第二電阻器343、第十一切換裝置344、第三電阻器345、第五電阻器382及第十三切換裝置381之間形成一電流路徑i10。
由於第五電阻器382連接至參考電壓控制單元340之一下部分，所以參考電壓產生單元340產生比習知參考電壓更高之一參考電壓。然而，此一較高參考電壓低於在一正常狀態中操作之一電熔絲之電壓。當程式化之後之電熔絲處於一正常狀態時，電熔絲處之電壓高於增大參考電壓。當程式化之後之電熔絲不處於正常狀態時，電熔絲處之電壓低於增大參考電壓。因此，感測單元330可藉由比較電熔絲之電壓與增大參考電壓而判定程式化之後之電熔絲是否處於一正常狀態。
圖12係用於繪示根據第二實施例之一操作控制單元在一非揮發性記憶體裝置之讀取操作期間之操作之一電路圖。
參考圖12，當胞選擇信號為低狀態時，讀取電流控制單元320、參考電壓產生單元340及讀取/寫入控制單元350處於一備用狀態且無電流流動通過。
當操作控制單元160將讀取控制信號(RDR、RDC、RDN0、RD0、RDP、RDP0)輸出至讀取電壓控制單元320及參考電壓產生單元340時，將讀取電壓供應至一選定單位胞且產生參考電壓。相應地，選定單位胞具有一預定電壓且參考電壓亦具有一預定電壓值。
隨後，操作控制單元160將一啟用信號輸入至感測單元330，使得感測單元330感測參考電壓與電熔絲之電壓之間之一差值。
圖13係用於繪示根據第二實施例之一操作控制單元在一非揮發性記憶體裝置之寫入操作期間之一操作之一電路圖。
參考圖13，操作控制單元160斷開產生參考電壓之參考電壓產生單元340內之各自切換裝置。接著，操作控制單元160封鎖一啟用信號，使得感測單元330無法操作。接著，操作控制單元160斷開第八切換裝置321，使得讀取電壓產生單元320無法將讀取電壓提供至複數個單位胞310。
隨後，操作控制單元160選擇一單位胞來執行程式化且導通第六切換裝置351以將讀取電流供應至選定單位胞。第七切換裝置352處於一斷開狀態。
圖14係用於繪示根據第二實施例之一操作控制單元在一非揮發性記憶體裝置之第一測試操作期間之一操作之一視圖。
參考圖14，當胞選擇信號為低狀態時，讀取電流控制單元320、參考電壓產生單元340及讀取/寫入控制單元350處於備用狀態且無電流單獨流動。
當操作控制單元160給讀取電壓控制單元320及參考電壓產生單元340提供讀取控制信號(RDR、RDC、RDN0、RD0、RDP、RDP0)時，將讀取電壓供應至選定單位胞且產生減小參考電壓。相應地，選定單位胞具有一預定電壓且減小參考電壓亦具有一預定電壓值。
此後，操作控制單元160將一啟用信號輸入至感測單元330，使得感測單元330感測減小參考電壓與電熔絲之電壓之間之一差值。
圖15係用於繪示根據第二實施例之一操作控制單元在一非揮發性記憶體裝置之第二測試操作期間之一操作之一視圖。
參考圖15，當胞選擇信號為低狀態時，讀取電流控制單元320、參考電壓產生單元340及讀取/寫入控制單元350處於備用狀態且無電流單獨流動。
當操作控制單元160將讀取控制信號(RDR、RDC、RDN0、RD0、RDP、RDP0)輸出至讀取電壓控制單元320及參考電壓產生單元340時，將讀取電壓供應至選定單位胞且產生增大參考電壓。相應地，選定單位胞具有一預定 電壓且增大參考電壓亦具有一預定電壓值。
隨後，操作控制單元160將一啟用信號輸入至感測單元330，使得感測單元330感測增大參考電壓與電熔絲之電壓之間之一差值。
如上文所解釋，藉由將電阻器選擇性連接至複數個電阻器之兩端以產生一參考電壓而增大或減小參考電壓。然而，此一組態為一實例，且相應地，在另一組態中，將僅使用具不同導通電阻之切換裝置來減小或增大參考電壓，且無需使用額外電阻器。下文中參考圖16及圖17而繪示及描述此另一組態。
圖16係根據另一實施例之一參考電壓產生單元之一電路圖。具體而言，圖16之參考電壓產生單元可替換圖2之參考電壓產生單元140或圖7之參考電壓產生單元340。
參考電壓產生單元340'藉由使用複數個串聯連接電阻器而分壓讀取電壓，且產生基於分壓讀取電壓之一參考電壓。參考電壓產生單元340'可包含一第二電阻器343、一第三電阻器345、一第九切換裝置342、一第十切換裝置346、一第十一切換裝置344、一參考電壓增大單元380'及一參考電壓減小單元370'。
第二電阻器343具有一第二預設電阻。第二電阻器343之一端連接至第九切換裝置342之汲極。第二電阻器343之另一端係共同連接至感測單元330、第十一切換裝置344之汲極、參考電壓增大單元380'之第十五切換裝置373之汲極及參考電壓減小單元370'之第十六切換裝置383之汲極。該第 二預設電阻可為電熔絲312未經程式化時之電阻(例如約50歐姆至約200歐姆，如圖7中所展示)與經程式化時之最小電阻(例如約3千歐姆至約10千歐姆)之間之一中值(例如約1.5歐姆至約5歐姆)。第二電阻器343可組態為一非自對準多晶矽化物電阻器以具有一預定電阻。
串聯連接至第二電阻343之第三電阻器345具有一第三預設電阻。第三電阻器345之一端可連接至第十一切換裝置344之源極、參考電壓增大單元380'之第十五切換裝置373之一源極及參考電壓減小單元370'之第十六切換裝置383之一源極。第三電阻器345之另一端可連接至第十切換裝置346之汲極。該第三預設電阻可為電熔絲312未經程式化時之電阻(例如約50歐姆至約200歐姆)與經程式化時之最小電阻(例如約3千歐姆至約10千歐姆)之間之一中值(例如1.5歐姆至約5歐姆)。第三電阻器345可實施為一非自對準多晶矽化物電阻器以具有一預定電阻。
第九切換裝置342將讀取電壓選擇性提供至第二電阻器343。第九切換裝置342可實施為一pMOS，其具有接收讀取電壓之一源極、接收一反相讀取控制信號之一閘極及連接至第二電阻器343之一端之一汲極。
第十切換裝置346允許電流根據讀取電壓而流動通過第二電阻器343及第三電阻器345。第十切換裝置346可實施為一nMOS，其具有連接至第三電阻器345之另一端之一汲極、接收一讀取控制信號之一閘極及接地之一源極。
第十一切換裝置344選擇性連接第二電阻器343與第三電 阻器345。第十一切換裝置344可實施為一nMOS，其具有一汲極，該汲極共同連接至第二電阻器343之另一端、感測單元330、參考電壓增大單元380'之第十五切換裝置373之汲極及參考電壓減小單元370'之第十六切換裝置383之汲極。該nMOS(即，第十一切換裝置344)之一閘極接收一讀取控制信號(RDRI)，該nMOS之一源極係共同連接至第三電阻器345之一端、參考電壓增大單元380'之第十五切換裝置373之源極及參考電壓減小單元370'之第十六切換裝置383之源極。
參考電壓增大單元380'增大參考電壓。參考電壓增大單元380'包含第十五切換裝置373。
第十五切換裝置373具有比第十一切換裝置344之一導通電阻更高之一導通電阻，且並聯連接至第十一切換裝置344。第十五切換裝置373可實施為一nMOS，其具有一汲極，該汲極共同連接至第二電阻器343之另一端、感測單元330、第十一切換裝置344之汲極及參考電壓減小單元370'之第十六切換裝置383之汲極。該nMOS(即，第十五切換裝置373)之一閘極係共同連接至第三電阻器345之一端、第十一切換裝置344之源極及參考電壓減小單元370'之第十六切換裝置383之源極。第十五切換裝置373之導通電阻可包含比第十一切換裝置344之一導通電阻更高之一第六預設電阻。
參考電壓減小單元370'減小參考電壓。參考電壓減小單元370'包含第十六切換裝置383。
第十六切換裝置383具有比第十一切換裝置344之一導通電阻更低之一導通電阻，且並聯連接至第十一切換裝置344。第十六切換裝置383可實施為一nMOS，其具有一汲極，該汲極共同連接至第二電阻器343之另一端、感測單元330、第十一切換裝置344之汲極及參考電壓增大單元380'之第十五切換裝置373之汲極。該nMOS(即，第十六切換裝置373)之一閘極接收一第二測試控制信號RDR2。該nMOS(即，第十六切換裝置373)之一源極係共同連接至第三電阻器345之一端、第十一切換裝置344之源極及參考電壓增大單元380'之第十五切換裝置373之源極。第十六切換裝置383之導通電阻可包含比第十一切換裝置344之導通電阻更低之一第六預設電阻。
圖17係用於繪示根據另一實施例之一操作控制單元相對於一參考電壓產生單元之一操作之一視圖。
參考圖17，當胞選擇信號為低狀態時，讀取電流控制單元320、參考電壓產生單元340'及讀取/寫入控制單元350處於備用狀態且無電流流動通過。
當操作控制單元160給讀取電壓控制單元320及參考電壓產生單元340'提供讀取控制信號(RDR0、RDR1、RDR2、RDC、RDN0、RD0、RDP、RDP0)時，將讀取電壓供應至選定單位胞且產生參考電壓。相應地，選定單位胞具有一預定電壓且參考電壓亦具有一預定電壓值。
對於一般讀取操作，操作控制單元160使RDR0、RDR2信號維持低狀態且將RDR1信號輸出為高狀態。相應地， 參考電壓產生單元340'產生一預設參考電壓。操作控制單元160在第一測試操作期間使RDR1、RDR2信號維持低狀態，且將RDR0信號輸出為高狀態。相應地，參考電壓產生單元340'產生比一預設參考電壓更高之一參考電壓。對於第二測試操作，操作控制單元160使RDR0、RDR1信號維持低狀態且將RDR2信號輸出為高狀態。相應地，參考電壓產生單元340'產生比一預設參考電壓更低之一參考電壓。
應瞭解，雖然本文中可使用術語第一、第二、第三等等來描述各種元件、組件、單元及/或區段，但此等元件、組件、單元及/或區段不應受限於此等術語。此等術語僅用於區分一元件、組件、單元或區段與另一區、層或區段。此等術語未必隱含該等元件、組件、區、層及/或區段之一特定順序或配置。因此，可在不背離本發明之教示描述之情況下將下文所論述之一第一元件、組件、單元或區段稱為一第二元件、組件、單元或區段。
若無另外定義，則本文中所使用之全部術語(其包含科技術語)具有與本發明所屬技術之一般者通常所理解之含義相同之含義。應進一步瞭解，若本文中無清楚定義，則術語(諸如通用詞典中所定義之術語)應被解譯為具有與其等在相關技術之內文中之含義一致之一含義且不應被解譯為意指理想化或過度正式。
上文已描述諸多實例。然而，應瞭解，可作出各種修改。例如，若依一不同順序執行所描述技術及/或若一所 描述系統、架構、裝置或電路中之組件以一不同方式組合及/或由其他組件或其等效物替換或補充，則可實現適合結果。相應地，其他實施方案係在以下專利申請範圍之範疇內。
100‧‧‧非揮發性記憶體裝置
110‧‧‧單位胞
110-1‧‧‧單位胞
110-n‧‧‧單位胞
111‧‧‧第一切換裝置
112‧‧‧第二切換裝置
113‧‧‧電熔絲
114‧‧‧第三切換裝置
115‧‧‧輸入單元
120‧‧‧讀取電流供應單元/讀取電壓控制單元/讀取電壓產生單元/讀取電流控制單元
121‧‧‧第八切換裝置
122‧‧‧第一電阻器
130‧‧‧感測單元
131‧‧‧感測單元
140‧‧‧參考電壓產生單元
141‧‧‧第九切換裝置
142‧‧‧第十一切換裝置
143‧‧‧第十切換裝置
144‧‧‧第二電阻器
145‧‧‧第三電阻器
150‧‧‧讀取/寫入控制單元
151‧‧‧第十四切換裝置
160‧‧‧操作控制單元
300‧‧‧非揮發性記憶體裝置
310-1‧‧‧單位胞
310-2‧‧‧單位胞
311‧‧‧第四切換裝置
312‧‧‧電熔絲
313‧‧‧第五切換裝置
320‧‧‧讀取電流供應單元/讀取電壓控制單元/讀取電壓產生單元
321‧‧‧第八切換裝置
322‧‧‧第一電阻器
330‧‧‧感測單元
340‧‧‧參考電壓產生單元/參考電壓控制單元
340'‧‧‧參考電壓產生單元
341‧‧‧電壓產生單元
342‧‧‧第九切換裝置
343‧‧‧第二電阻器
344‧‧‧第十一切換裝置
345‧‧‧第三電阻器
346‧‧‧第十切換裝置
350‧‧‧讀取/寫入控制單元
351‧‧‧第六切換裝置
352‧‧‧第七切換裝置
370‧‧‧參考電壓減小單元
370'‧‧‧參考電壓減小單元
371‧‧‧第十二切換裝置
372‧‧‧第四電阻器
373‧‧‧第十五切換裝置
380‧‧‧參考電壓增大單元
380'‧‧‧參考電壓增大單元
381‧‧‧第十三切換裝置
382‧‧‧第五電阻器
383‧‧‧第十六切換裝置
圖1係根據一實施例之一非揮發性記憶體裝置之一方塊圖；圖2係根據一第一實施例之一非揮發性記憶體裝置之一電路圖；圖3係用於繪示根據一第一實施例之一非揮發性記憶體裝置之一讀取操作之一電路圖；圖4係用於繪示根據一第一實施例之一非揮發性記憶體裝置之一寫入操作之一電路圖；圖5係用於繪示根據一第一實施例之一操作控制單元在一非揮發性記憶體裝置之讀取操作期間之一操作之一電路圖；圖6係用於繪示根據一第一實施例之一操作控制單元在一非揮發性記憶體裝置之寫入操作期間之一操作之一電路圖；圖7係根據一第二實施例之一非揮發性記憶體裝置之一電路圖；圖8係用於繪示根據一第二實施例之一非揮發性記憶體裝置之一讀取操作之一電路圖；圖9係用於繪示根據一第二實施例之一非揮發性記憶體 裝置之一寫入操作之一電路圖；圖10及圖11係用於繪示根據一第二實施例之一非揮發性記憶體裝置之一測試操作之電路圖；圖12係用於繪示根據一第二實施例之一操作控制單元在一非揮發性記憶體裝置之讀取操作期間之一操作之一電路圖；圖13係用於繪示根據一第二實施例之一操作控制單元在一非揮發性記憶體裝置之寫入操作期間之一操作之一電路圖；圖14係用於繪示根據一第二實施例之一操作控制單元在一非揮發性記憶體裝置之第一測試操作期間之一操作之一視圖；圖15係用於繪示根據一第二實施例之一操作控制單元在一非揮發性記憶體裝置之第二測試操作期間之一操作之一視圖；圖16係根據另一實施例之一參考電壓產生單元之一電路圖；及圖17係用於繪示根據另一實施例之一操作控制單元相對於一參考電壓產生單元之一操作之一視圖。
100‧‧‧非揮發性記憶體裝置
110‧‧‧單位胞
120‧‧‧讀取電流供應單元/讀取電壓控制單元/讀取電壓產生單元/讀取電流控制單元
130‧‧‧感測單元
140‧‧‧參考電壓產生單元
150‧‧‧讀取/寫入控制單元
160‧‧‧操作控制單元

Claims (25)

  1. 一種非揮發性記憶體裝置，其包括：複數個單位胞，其包括一電熔絲；一讀取電流供應單元，其在該非揮發性記憶體裝置之讀取操作期間將一讀取電壓提供至該複數個單位胞；一操作控制單元，其經組態以自該等單位胞選擇一單位胞來執行讀取及寫入操作；一參考電壓產生單元，其經組態以使用串聯連接電阻器來分壓一讀取電壓且基於該經分壓讀取電壓產生一參考電壓；及一感測單元，其經組態以比較基於該讀取電壓之通過該選定單位胞之一電熔絲之一電壓之一大小與該參考電壓且感測該選定單位胞之該電熔絲之資料。
  2. 如請求項1之非揮發性記憶體裝置，其中該等單位胞包括：一電熔絲，其經組態以儲存單位元資訊；一第一切換裝置，其經組態以將該讀取電壓選擇性輸出至該等單位胞之該電熔絲；及一第二切換裝置，其經組態以使一電流能夠根據該讀取電壓而流動通過該等單位胞之該電熔絲。
  3. 如請求項2之非揮發性記憶體裝置，其中該第一切換裝置包括一n型金屬氧化物半導體場效電晶體(nMOS)，該nMOS具有連接至該讀取電流供應單元之一汲極、接收一胞選擇信號之一閘極及連接至該電熔絲之一端之一源 極，及該第二切換裝置為一nMOS，其具有連接至該電熔絲之另一端之一汲極、接收該胞選擇信號之一閘極及接地之一源極。
  4. 如請求項2之非揮發性記憶體裝置，其中該等單位胞包括：一輸入單元，其經組態以在該非揮發性記憶體裝置之寫入操作期間給該電熔絲提供一寫入電壓；及一第三切換裝置，其經組態以使電流能夠根據該寫入電壓而流動通過該電熔絲。
  5. 如請求項4之非揮發性記憶體裝置，其中該第三切換裝置為一n型金屬氧化物半導體場效電晶體(nMOS)，該nMOS具有連接至該電熔絲之一端之一汲極、接收一胞選擇信號之一閘極及接地之一源極。
  6. 如請求項1之非揮發性記憶體裝置，其進一步包括：一讀取/寫入控制單元，其經組態以使基於一讀取電壓之電流或基於一寫入電壓之電流能夠選擇性流動通過該等單位胞。
  7. 如請求項6之非揮發性記憶體裝置，其中該等單位胞包括：一第四切換裝置，其經組態以將該讀取電壓選擇性輸出至該電熔絲，其中該電熔絲之一端連接至該第四切換裝置且另一端連接至該讀取/寫入控制單元。
  8. 如請求項7之非揮發性記憶體裝置，其中該第四切換裝 置之一汲極接收該讀取電壓，一閘極接收一胞選擇信號，且一源極連接至該電熔絲之一端。
  9. 如請求項7之非揮發性記憶體裝置，其中該等單位胞進一步包括經組態以使電流能夠根據該寫入電壓而流動通過該電熔絲之一第五切換裝置。
  10. 如請求項9之非揮發性記憶體裝置，其中該第五切換裝置為一n型金屬氧化物半導體場效電晶體(nMOS)，該nMOS具有連接至該電熔絲之一端之一汲極、接收一胞選擇信號之一閘極及接地之一源極。
  11. 如請求項7之非揮發性記憶體裝置，其中該讀取/寫入控制單元包括：一第六切換裝置，其經組態以在該非揮發性記憶體裝置之該寫入操作期間將一寫入電壓選擇性輸出至該等單位胞；及一第七切換裝置，其經組態以使電流能夠在該非揮發性記憶體裝置之該讀取操作期間基於該讀取電壓而流動通過該等單位胞。
  12. 如請求項11之非揮發性記憶體裝置，其中該第六切換裝置為一p型金屬氧化物半導體場效電晶體(pMOS)，該pMOS具有接收該寫入電壓之一源極、接收一寫入控制信號之一閘極及共同連接至該第七切換裝置之一端及該電熔絲之一汲極，及該第七切換裝置為一n型金屬氧化物半導體場效電晶體(nMOS)，其具有共同連接至該第六切換裝置之一汲極 及該電熔絲之一汲極、接收一讀取控制信號之一閘極及接地之一源極。
  13. 如請求項1之非揮發性記憶體裝置，其中該讀取電流供應單元包括：一第八切換裝置，其經組態以在該非揮發性記憶體裝置之該讀取操作期間將一讀取電壓選擇性輸出至該等單位胞；及一第一電阻器，其包括一第一預設電阻。
  14. 如請求項13之非揮發性記憶體裝置，其中該第八切換裝置為一p型金屬氧化物半導體場效電晶體(pMOS)，該pMOS具有接收一讀取電壓之一源極、接收一反相讀取控制信號之一閘極及連接至該第一電阻器之一端之一汲極，及其中該第一電阻器之一端連接至該第八切換裝置之汲極，且另一端係共同連接至該等單位胞及一比較單元。
  15. 如請求項13之非揮發性記憶體裝置，其中該感測單元判定在通過該選定電熔絲之電壓低於該參考電壓時該選定電熔絲未經程式化，且判定在通過該選定電熔絲之電壓大於該參考電壓時該選定電熔絲經程式化。
  16. 如請求項13之非揮發性記憶體裝置，其中該參考電壓產生單元包括：一第二電阻器，其包括一第二預設電阻；一第三電阻器，其包括一第三預設電阻且經組態以串聯連接至該第二電阻器； 一第九切換裝置，其經組態以將該讀取電壓選擇性輸出至該第二電阻器；及一第十切換裝置，其經組態以使一電流能夠根據該讀取電壓而流動通過該等第二及第三電阻器。
  17. 如請求項16之非揮發性記憶體裝置，其中該參考電壓產生單元進一步包括經組態以選擇性連接該等第二與第三電阻器之一第十一切換裝置。
  18. 如請求項17之非揮發性記憶體裝置，其中該第九切換裝置為一p型金屬氧化物半導體場效電晶體(pMOS)，該pMOS具有接收一讀取電壓之一源極、接收一反相讀取控制信號之一閘極及連接至該第二電阻器之一端之一汲極，該第二電阻器之一端連接至該第九切換裝置之一汲極且另一端連接至該感測單元，該第十一切換裝置為一n型金屬氧化物半導體場效電晶體(nMOS)，其具有共同連接至該第二電阻器之另一端及該感測單元之一汲極、接收一讀取控制信號之一閘極及連接至該第三電阻器之一端之一源極，該第三電阻器之一端連接至該第十一切換裝置之一源極，及該第十切換裝置為一nMOS，其具有連接至該第三電阻器之另一端之一汲極、接收一讀取控制信號之一閘極及接地之一源極。
  19. 如請求項17之非揮發性記憶體裝置，其中該參考電壓產 生單元進一步包括：一參考電壓增大單元，其經組態以增大該參考電壓；及一參考電壓減小單元，其經組態以減小該參考電壓。
  20. 如請求項19之非揮發性記憶體裝置，其中該參考電壓減小單元包括：一第四電阻器，其經組態以與該第二電阻器串聯連接且經組態以包括一第四預設電阻；及一第十二切換裝置，其經組態以將該讀取電壓選擇性輸出至該第四電阻器。
  21. 如請求項20之非揮發性記憶體裝置，其中該第十二切換裝置為一p型金屬氧化物半導體場效電晶體(pMOS)，該pMOS具有接收該讀取電壓之一源極、接收一第一測試控制信號之一閘極及連接至該第四電阻器之一端之一汲極。
  22. 如請求項19之非揮發性記憶體裝置，其中該參考電壓減小單元包括一第十五切換裝置，該第十五切換裝置包括比該第十一切換裝置之導通電阻更低之一導通電阻且經組態以與該第十一切換裝置並聯連接。
  23. 如請求項19之非揮發性記憶體裝置，其中該參考電壓增大單元包括：一第五電阻器，其經組態以與該第三電阻器串聯連接且經組態以具有一第五預設電阻；及一第十三切換裝置，其經組態以使電流能夠根據該讀取電壓而選擇性流動通過該等第二、第三及第五電阻 器。
  24. 如請求項23之非揮發性記憶體裝置，其中該第十三切換裝置為一n型金屬氧化物半導體場效電晶體(nMOS)，該nMOS具有連接至該第五電阻器之另一端之一汲極、接收一第二測試控制信號之一閘極及接地之一源極。
  25. 如請求項19之非揮發性記憶體裝置，其中該參考電壓增大單元包括一第十六切換裝置，該第十六切換裝置包括比該第十一切換裝置之導通電阻更高之一導通電阻且經組態以與該第十一切換裝置並聯連接。
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5571303B2 (ja) * 2008-10-31 2014-08-13 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
JP6104532B2 (ja) * 2012-07-23 2017-03-29 ラピスセミコンダクタ株式会社 半導体装置、駆動機構、及びモータ駆動制御方法
KR20150144147A (ko) * 2014-06-16 2015-12-24 에스케이하이닉스 주식회사 반도체 장치 및 그의 동작방법
KR102274259B1 (ko) 2014-11-26 2021-07-07 삼성전자주식회사 멀티 비트 프로그램을 위한 오티피 메모리 셀 및 오티피 메모리 장치
CN104505123B (zh) * 2014-12-05 2018-04-20 深圳市国微电子有限公司 一种反熔丝存储器的读取应用电路
US9659606B2 (en) * 2014-12-17 2017-05-23 Mediatek Inc. Differential sensing circuit with dynamic voltage reference for single-ended bit line memory
KR20160148788A (ko) * 2015-06-16 2016-12-27 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
US11043729B2 (en) 2019-02-05 2021-06-22 Best Medical Canada Ltd. Flexible antenna for a wireless radiation dosimeter
US11741329B2 (en) * 2019-09-26 2023-08-29 Best Theratronics, Ltd. Low power non-volatile non-charge-based variable supply RFID tag memory
US11145379B2 (en) 2019-10-29 2021-10-12 Key Foundry Co., Ltd. Electronic fuse cell array structure
KR102342535B1 (ko) * 2019-10-29 2021-12-22 주식회사 키파운드리 이-퓨즈 셀 및 이를 포함하는 비휘발성 메모리 장치
KR102342532B1 (ko) * 2020-06-19 2021-12-22 주식회사 키파운드리 퓨즈 타입 셀 어레이를 가지는 비휘발성 메모리 장치
KR102284263B1 (ko) 2019-10-29 2021-07-30 주식회사 키 파운드리 이-퓨즈 셀 및 이를 포함하는 비휘발성 메모리 장치
CN111881638B (zh) * 2020-07-31 2024-04-26 上海华力微电子有限公司 可编程电路及其编程方法、读取方法
KR102482147B1 (ko) 2021-08-04 2022-12-29 주식회사 키파운드리 이퓨즈 otp 메모리
KR102501412B1 (ko) * 2021-10-06 2023-02-21 주식회사 키파운드리 프로그램 시간을 줄이기 위한 병렬 프로그램이 가능한 비휘발성 메모리 장치
KR102602062B1 (ko) * 2022-01-27 2023-11-14 주식회사 키파운드리 감지 증폭기를 포함하는 메모리 장치 및 그의 동작 방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110216603A1 (en) * 2010-03-04 2011-09-08 Samsung Electronics Co., Ltd. Non-Volatile Memory Device, Erasing Method Thereof, And Memory System Including The Same

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004515061A (ja) 2000-11-27 2004-05-20 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ Ｍｏｓデバイスベースのセル構造を有するポリヒューズｒｏｍ、及びそれに対する読出しと書込みの方法
US7098721B2 (en) 2004-09-01 2006-08-29 International Business Machines Corporation Low voltage programmable eFuse with differential sensing scheme
US7501879B1 (en) 2007-03-13 2009-03-10 Xilinx, Inc. eFuse resistance sensing scheme with improved accuracy
US7701226B2 (en) 2007-07-03 2010-04-20 Kabushiki Kaisha Toshiba Systems and methods for determining the state of a programmable fuse in an IC
US7710813B1 (en) * 2008-03-05 2010-05-04 Xilinx, Inc. Electronic fuse array
US7936582B1 (en) * 2008-03-19 2011-05-03 Xilinx, Inc. E-fuse read circuit with dual comparators
US8400813B2 (en) * 2009-02-10 2013-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. One-time programmable fuse with ultra low programming current
US7902903B2 (en) * 2009-07-14 2011-03-08 Raytheon Company Programmable efuse and sense circuit
DE102009036943A1 (de) * 2009-08-11 2011-03-03 Continental Automotive Gmbh Ladegerät für einen Energiespeicher und Verfahren zum Betreiben eines solchen Ladegeräts
US8027207B2 (en) * 2009-12-16 2011-09-27 International Business Machines Corporation Leakage compensated reference voltage generation system
US8625324B2 (en) * 2011-04-11 2014-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Non-salicide polysilicon fuse
US8817517B2 (en) * 2011-12-30 2014-08-26 Fairchild Semiconductor Corporation One-time programmable fuse read
US8964444B2 (en) * 2012-04-25 2015-02-24 Semiconductor Components Industries, Llc One-time programmable memory, integrated circuit including same, and method therefor

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110216603A1 (en) * 2010-03-04 2011-09-08 Samsung Electronics Co., Ltd. Non-Volatile Memory Device, Erasing Method Thereof, And Memory System Including The Same

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