CN103943624A - 存储元件、半导体器件和写入方法 - Google Patents

Abstract

本发明期望提供一种能够提高所存信息的可靠性的存储元件、半导体器件和写入方法。所述存储元件包括：电熔丝，其设置为插在第一输入节点与第二输入节点之间；以及反熔丝，其设置为插在所述第二输入节点与第三输入节点之间。所述第三输入节点所构成的节点上所施加的电压与施加至所述第一输入节点上的电压可以单独地施加。

Description

存储元件、半导体器件和写入方法

技术领域

本发明涉及一种通过利用电阻值变化这一特性将信息存储其中的存储元件。本发明还涉及一种设有这种存储元件的半导体器件以及将信息写入这种存储元件的写入方法。

背景技术

在多种情况下，仅允许数据写入一次的OTP(一次可编程)存储器和允许数据写入两次以上的MTP(多次可编程)存储器集成在半导体集成电路中。这些类型的存储器可将例如用于调整电路特性的微调信息存储其中。因此，这种半导体集成电路一旦接通电源，便可以通过基于其存储器中存储的微调信息作出调整从而立即实现期望的特性。进一步地，也可存储半导体集成电路的识别(ID)号以实现该半导体集成电路的可追踪性。

在如上述的存储器中，电熔丝通常用作存储元件。在电熔丝中，电阻值通过施加应力而增加。进一步地，在某些情况下反熔丝可用作存储元件。在反熔丝中，电阻值通过施加应力而减小。进一步地，可同时使用电熔丝和反熔丝来构成存储元件。例如，日本未经审查专利申请公开No.2000-174211公开了一种半导体微调装置，其中，反熔丝与串联电路并联连接，在该串联电路中电熔丝和电阻器串联连接。该半导体微调装置通过增加电熔丝的电阻值使得存储元件的两个端子都断路，并通过减小反熔丝的电阻值使得存储元件的两个端子都短路。

在采用电熔丝和反熔丝构成如上所述的存储元件的情况下，期望的是，当应力施加至电熔丝和反熔丝其中之一时，另一个不会损坏。换句话说，例如，当因向电熔丝施加应力而使得反熔丝受到影响时，存储状态可能会变得不稳定，从而降低所存信息的可靠性。

发明内容

本发明期望提供一种能够提高所存信息的可靠性的存储元件、半导体器件和写入方法。

根据本发明的一个实施例，提供了一种存储元件，所述存储元件包括：电熔丝，其设置为插在第一输入节点和第二输入节点之间；反熔丝，其设置为插在所述第二输入节点和第三输入节点之间，所述第三输入节点所构成的节点上所施加的电压与施加至所述第一输入节点上的电压可以单独地施加。

根据本发明的一个实施例，提供了一种半导体器件，所述半导体器件包括：电熔丝，其设置为插在第一输入节点和第二输入节点之间；反熔丝，其设置为插在所述第二输入节点和第三输入节点之间；以及控制部，其用于向所述第二输入节点施加应力电压，并分别向所述第一输入节点和所述第三输入节点单独地施加电压。

根据本发明的一个实施例，提供了一种写入方法，所述写入方法包括：向存储元件的第二输入节点施加第一应力以改变电熔丝的电阻状态，所述存储元件包括设置为插在第一输入节点和所述第二输入节点之间的电熔丝以及设置为插在所述第二输入节点和第三输入节点之间的反熔丝，所述第一应力电压与所述第三输入节点的电压的极性具有相同的极性；以及向所述存储元件的第二输入节点施加第二应力电压以改变所述反熔丝的电阻状态，所述第二应力电压与所述第三输入节点的电压的极性具有不同的极性。

在根据本发明的上述实施例的存储元件、半导体器件和写入方法中，所述电熔丝设置为插在所述第一输入节点和所述第二输入节点之间，所述反熔丝设置为插在所述第二输入节点和所述第三输入节点之间。分别向所述第一输入节点和所述第三输入节点单独地施加电压。

根据本发明的上述实施例的存储元件、半导体器件和写入方法，分别向所述第一输入节点和所述第三输入节点单独地施加电压。因此，可以提高所存信息的可靠性。

要理解的是，上述概述和接下来的详细说明都是示例性的，旨在进一步说明所要求保护的技术。

附图说明

附图用于进一步理解本发明，附图包含在本说明书中并构成本说明书的一部分。附图与说明书一起对实施例进行了说明并用于说明本发明的原理。

图1是图示了根据本发明的一个实施例的半导体器件的配置示例的电路图。

图2是图1所示存储元件的布局图。

图3是图示了图1所示电熔丝的配置示例的横截面图。

图4是图示了图1所示电熔丝的特性示例的特性图。

图5是图示了图1所示电熔丝的中间电阻状态的示例的横截面图。

图6是图示了图1所示电熔丝的高电阻状态的示例的横截面图。

图7A～7D是图示了图1所示存储元件的特性示例的特性图。

图8是图示了图1所示存储元件的特性示例的另一特性图。

图9是图示了施加至图1所示存储元件的应力的波形图。

图10是图示了施加至图1所示存储元件的应力的解释图。

图11是图示了写入操作的示例的电路图，信息通过该写入操作写入图1所示存储元件。

图12是图示了写入操作的另一示例的电路图，信息通过该写入操作写入图1所示存储元件。

图13是图示了读取操作的示例的电路图，信息通过该读取操作从图1所示存储元件中读出。

图14是图示了读取操作的另一示例的电路图，信息通过该读取操作从图1所示存储元件中读出。

图15是图示了根据变型例的半导体器件的配置示例的电路图。

图16是图示了根据另一变型例的半导体器件的配置示例的电路图。

图17是图示了根据另一变型例的半导体器件的配置示例的电路图。

具体实施方式

下面将参照附图对本发明的实施例进行详细描述。

[配置示例]

(整体配置示例)

图1图示了根据实施例的半导体器件(半导体器件1)的配置示例。半导体器件1包括电熔丝和反熔丝，并且是允许信息被写入至三次的存储器。要注意的是，根据本发明的实施例的存储元件和写入方法均通过本实施例实现，因此将一起描述。

半导体器件1包括控制部8、存储元件10、写入部20、读出部30、参考电压生成部40和比较器50。

控制部8基于从外面输入的信号Sin来控制向存储元件10写入信息以及读取在存储元件10中所存储的信息。具体地，控制部8提供：输入至存储元件10的电压Vdc；输入至写入部20的控制信号Sblow、Sw以及电压Vfuse；输入至读出部30的控制信号Sr1和Sr2；以及输入至参考电压生成部40的控制信号Sr3～Sr6，从而控制这些模块。控制部8包括存储器9。过去对存储元件10进行的写入操作的次数存储在存储器9中，这将在下文描述。基于存储器9中存储的信息，所述控制部8生成电压Vdc和Vfuse以及控制信号Sblow、Sw和Sr1～Sr6，从而控制这些模块。

存储元件10将信息存储其中。存储元件10包括电熔丝11和反熔丝12。在图1中，电熔丝11采用电阻器的符号表示，而反熔丝12采用电容器的符号表示。

在电熔丝11中，通过施加应力来改变电阻状态，从而增加电熔丝的电阻值。电熔丝11具有三种可识别电阻状态(低电阻状态、中间电阻状态和高电阻状态)，这将在下文描述。电熔丝11的一端连接至反熔丝12的一端，并连接至写入部20的写入晶体管22(将在下文描述)的漏极等。电熔丝11的另一端连接至写入部20的熔断晶体管21(将在下文描述)的漏极。

在反熔丝12中，通过施加应力来改变电阻状态，从而减小反熔丝的电阻值。反熔丝12的一端连接至电熔丝11的一端，并连接至写入部20的写入晶体管22(将在下文描述)的漏极等。从控制部8提供电压Vdc至反熔丝12的另一端。当信息写入存储元件10时，电压Vdc为正电压Vdc1(电压Vdc1＞0)；而当信息从存储元件10读出时，电压Vdc为0V，这将在下文描述。

写入部20将信息写入存储元件10。写入部20包括熔断晶体管21和写入晶体管22。熔断晶体管21可例如配置为N沟道MOS(金属氧化物半导体)FEF(场效应晶体管)。写入晶体管22可例如配置为P沟道MOS FET。熔断晶体管21的漏极连接至电熔丝11的另一端，从控制部8提供控制信号Sblow至熔断晶体管21的栅极，熔断晶体管21的源极接地。熔断晶体管21起开关的作用，当控制信号Sblow变为高电平时，熔断晶体管21变为导通状态。写入晶体管22的漏极连接至电熔丝11的一端和反熔丝12的一端等。从控制部8提供控制信号Sw至写入晶体管22的栅极，从控制部8提供电压Vfuse至写入晶体管22的源极。写入晶体管22起开关的作用，当控制信号Sw变为低电平时，写入晶体管22变为导通状态。如下文所述，当应力施加至电熔丝11时，电压Vfuse为正电压Vef(电压Vef＞0)，而当应力施加至反熔丝12时，电压Vfuse为负电压Vaf(电压Vaf＜0)。要注意的是，在本示例中，写入晶体管22假设为P沟道MOS FET，但不限于此。可替换地，写入晶体管22可例如为N沟道MOS FET，或者是采用P沟道MOS FET和N沟道MOS FET构成的所谓传输门。

采用这种配置时，在将信息写入存储元件10时，熔断晶体管21和写入晶体管22都变为导通状态，这将在下文描述。因此，电压Vfuse(电压Vef或Vaf)施加至存储元件10。在存储元件10中，当正电压Vef作为Vfuse施加时，应力(下文所述的应力ST1或ST2)施加至电熔丝11，并且电熔丝11的电阻值变为高值。当负电压Vaf作为电压Vfuse施加时，应力(下文所述的应力ST3)施加至反熔丝12，并且反熔丝12的电阻值变为小值。

当从存储元件10读取信息时，读出部30生成与电熔丝11和反熔丝12中的电阻状态相对应的读出电压Vread。读出部30包括晶体管31和32。晶体管31可例如配置为P沟道MOS FET，而晶体管32可例如配置为N沟道MOS FET。晶体管31的漏极连接至晶体管32的漏极，并连接至比较器50的正输入端子。从控制器8提供控制信号Sr1至晶体管31的栅极，电源电压VDD提供至晶体管31的源极。晶体管31起开关的作用，当控制信号Sr1变为低电平时，晶体管31变为导通状态。晶体管32的漏极连接至晶体管31的漏极，并连接至比较器50的正输入端子。从控制器8提供控制信号Sr2至晶体管32的栅极，晶体管32的源极连接至电熔丝11的一端和反熔丝12的一端等。晶体管32起开关的作用，当控制信号Sr2变为高电平时，晶体管32变为导通状态。

参考电压生成部40生成参考电压Vref，在从存储控制器10读取信息时，参考电压Vref变为与读出电压Vread相比较的基准(阈值)。参考电压生成部40包括晶体管41～44和电阻器45和46。

晶体管41可例如配置为P沟道MOS FET，而晶体管42～44可例如配置为N沟道MOS FET。晶体管41的漏极连接至晶体管42的漏极，并连接至比较器50的负输入端子。从控制器8提供控制信号Sr3至晶体管41的栅极，电源电压VDD提供至晶体管41的源极。晶体管41起开关的作用，当控制信号Sr3变为低电平时，晶体管41变为导通状态。晶体管42的漏极连接至晶体管41的漏极，并连接至比较器50的负输入端子。从控制器8提供控制信号Sr4至晶体管42的栅极，晶体管42的源极连接至电阻器45的一端和电阻器46的一端。晶体管42起开关的作用，当控制信号Sr4变为高电平时，晶体管42变为导通状态。晶体管43的漏极连接至电阻器45的另一端，从控制部8提供控制信号Sr5至晶体管43的栅极，晶体管43的源极接地。晶体管43起开关的作用，当控制信号Sr5变为高电平时，晶体管43变为导通状态。晶体管44的漏极连接至电阻器46的另一端，控制信号Sr6提供至晶体管44的栅极，晶体管44的源极接地。晶体管44起开关的作用，当控制信号Sr6变为高电平时，晶体管44变为导通状态。

电阻器45具有电阻值Rth1。电阻器45的一端连接至晶体管42的源极和电阻器46的一端。电阻器45的另一端连接至晶体管43的漏极。电阻值Rth1为介于电熔丝11的低电阻状态中的电阻值ReL和电熔丝11的中间电阻状态中的电阻值ReM之间的电阻值(ReL＜Rth1＜ReM)。电阻器46具有比电阻值Rth1大的电阻值Rth2。电阻器46的一端连接至晶体管42的源极和电阻器45的一端。电阻器46的另一端连接至晶体管44的漏极。电阻值Rth2为介于电熔丝11的中间电阻状态中的电阻值ReM和电熔丝11的高电阻状态中的电阻值ReH之间的电阻值(ReM＜Rth2＜ReH)。

比较器50将读出部30提供的读出电压Vread与参考电压生成部40提供的参考电压Vref进行比较，并将比较结果作为信号Sout输出。

采用这种配置时，在从存储元件10读取信息时，读出部30生成与存储元件10中电熔丝11和反熔丝12各自的电阻状态相对应的读出电压Vread，参考电压生成部40生成参考电压Vref。比较器50接着将读出电压Vread与参考电压Vref进行比较。具体地，在写入部20中，熔断晶体管21变为导通状态，0V的电压Vdc被提供至反熔丝12的另一端，这将在下文描述。因此，向电熔丝11的另一端和反熔丝12的另一端施加了0V，电熔丝11和反熔丝12进入了相当于彼此并联连接状态的状态。进一步地，在读出部30中，晶体管31和32都进入导通状态，电流从电源通过晶体管31和32流至存储元件10，因此生成读出电压Vread。同时，在参考电压生成部40中，晶体管41、42和43或晶体管41、42和44进入导通状态，因此生成与电阻值Rth1或电阻值Rth2相对应的参考电压Vref。比较器50接着将读出电压Vread与参考电压Vref进行比较，从而读出信息。

(存储元件10)

图2图示了存储元件10和写入晶体管22的布局示例。图2的(A)部分图示了电路图，图2的(B)部分图示了平面图，图2的(C)部分图示了沿箭头II所示线截取的并从图2的(B)部分中箭头II所示方向上来看的横截面图。要注意的是，在本示例中，为了便于描述，电熔丝11的另一端接地。

在一个为硅基板的基板SUB中，形成有N阱N11和P阱P18。此外，在基板SUB的除其一部分的表面上形成有氧化膜STI(浅沟槽隔离)。

在N阱N11中，形成有扩散层P12、N13、N14、P16和N17。扩散层P12和P16为P型扩散层，而扩散层N13、N14和N17为N型扩散层。在扩散层P12中的氧化膜STI上，绝缘层3、多晶硅层4和硅化物层5形成为依次层叠并在一个方向上延伸。在这些层中，多晶硅层4和硅化物层5用于构成电熔丝11。在电熔丝11中，如下文所述，应力的施加使得硅化物层5溶解或使得多晶硅层4变为非结晶状态，从而改变电阻值。在电熔丝11的延伸方向的两侧的每一侧上形成有用于向布线层M1传导的接触CNT。扩散层N13具有未形成有氧化膜STI的部分(硅部分S13)。绝缘层3、多晶硅层4和硅化物层5这三层延伸至硅部分S13的顶部。这三层和硅部分S13彼此重叠的部分用于构成反熔丝12。换句话说，反熔丝12构成为通过施加应力而使绝缘层3被损坏并使电阻值减小。扩散层N14设置为向N阱N11提供电位。扩散层N14具有未形成有氧化膜STI的部分(硅部分S14)，在硅部分S14上形成有用于向布线层M1传导的接触CNT。

扩散层P16具有未形成有氧化膜STI的部分(硅部分S16)，写入晶体管22形成在硅部分S16处。写入晶体管22的漏极通过接触CNT和布线层M1连接至电熔丝11的一端和反熔丝12的一端。扩散层N17设置为向N阱N11提供电位(电源电压VDD)。扩散层N17具有未形成有氧化膜STI的部分(硅部分S17)，在硅部分S17上形成有用于向布线层M1传导的接触CNT。

在P阱P18中，形成有扩散层P19。扩散层P19为P型扩散层。扩散层N19具有未形成有氧化膜STI的部分(硅部分S19)，在硅部分S19上形成有用于向布线层M1传导的接触CNT。在该示例中，P阱P18接地，电位(0V)通过接触CNT和布线层M1提供至电熔丝11的另一端。

图3图示了沿图2中箭头III所示线截取的并从由图2中箭头III所述方向上来看的电熔丝11的横截面图。如图3所示，电熔丝11包括在绝缘层3上形成的多晶硅层4和在多晶硅4上形成的硅化物层5。多晶硅层4具有在未施加应力的初始状态下的结晶度。绝缘层3、多晶硅4和硅化物5的侧面都设置有侧壁6，侧壁6可例如由氧化膜、氮化膜等形成。进一步地，设置有保护膜7(绝缘膜)以覆盖硅化物层5、侧壁6和氧化膜STI。

要注意的是，电熔丝11的配置不限于图3所示示例，只要其中包含多晶硅层4和硅化物层5，其可为任何配置。例如，可以不形成侧壁6和保护膜7。

接着，将对电熔丝11的电阻状态进行描述。电熔丝11具有三种可识别电阻状态(低电阻状态、中间电阻状态和高电阻状态)。低电阻状态为未施加应力的初始状态，而中间电阻状态和高电阻状态都为施加应力之后的状态。

图4图示了电熔丝11的电阻值Re与施加至电熔丝11的应力之间的关系。在该示例中，通过向电熔丝11施加电流(下文称为熔断电流Iblow)而将应力施加至电熔丝11。

在未施加应力的状态中，电阻值Re为电阻值ReL。此处，电阻值ReL可例如为几百欧姆。当熔断电流Iblow送至在该低电阻状态(电阻值ReL)下的电熔丝11时，电熔丝11便产生热量，电阻值Re增加到大于低电阻状态下的电阻值ReL。随后，当熔断电流Iblow基本上变为电流Iblow1时，电熔丝11的电阻值Re变得饱和(饱和范围101)，基本上为电阻值ReM(中间电阻状态)。在该中间电阻状态下的电阻值ReM可例如为大约几千欧姆。在饱和范围101中，电熔丝11发生自对准多晶硅化物EM(ElectroMigration，电迁移)。

图5图示了一种在电熔丝11处发生自对准多晶硅化物EM的状态(自对准多晶硅化物EM状态)。如图5所示，自对准多晶硅化物EM状态为硅化物层5溶解后不再存在而多晶硅层4保留的状态。在这种状态中，即使熔断电流Iblow稍微改变，多晶硅层4也几乎不会损坏，因此，电熔丝11的电阻值Re几乎不会从电阻值ReM改变。

当熔断电流Iblow进一步增加时，电熔丝11的电阻值开始增加(范围102)。在这种状态中，多晶硅层4开始溶解(硅熔化)。随后，当熔断电流Iblow基本上变为电流Iblow2时，电熔丝11的电阻值Re再次变得饱和(饱和范围103)，基本上为电阻值ReH(高电阻状态)。在该高电阻状态下的电阻值ReH可例如为大约几万欧姆。在饱和范围103中，电熔丝11的多晶硅层4被损坏。

图6图示了电熔丝11损坏的状态。在该示例中，多晶硅层4处于非结晶状态。进一步地，例如，多晶硅层4也可被部分地切割或部分地变形。在这种情形中，即使熔断电流Iblow改变，多晶硅层4的状态也几乎不改变。因此，即使熔断电流Iblow改变，电熔丝11的电阻值Re也几乎不会从电阻值ReH改变。

这样，电熔丝11具有三种电阻状态(低电阻状态、中间电阻状态和高电阻状态)，并随着应力变为电阻值Re更高的状态。

另一方面，反熔丝12具有两种电阻状态(低电阻状态和高电阻状态)。反熔丝12的电阻值Ra随着应力变为较低值。具体地，在未施加应力的状态下，反熔丝12的电阻值Ra为电阻值RaH(高电阻状态)。接着，当施加应力时，反熔丝12的电阻值Ra变为电阻值RaL(低电阻状态)。电阻值RaL可例如为大约几百欧姆。

采用这种配置，可向存储元件10施加应力(应力ST1～ST3)至三次。应力ST1使电熔丝11的电阻状态从低电阻状态(电阻值ReL)变为中间电阻状态(电阻值ReM)。应力ST2使电熔丝11的电阻状态变为高电阻状态(电阻值ReH)。应力ST3使反熔丝12的电阻状态从高电阻状态(电阻值RaH)变为低电阻状态(电阻值RaL)。应力ST1～ST3的条件(电压、电流和周期)设为互不相同，这将在下文描述。

图7A～7D图示了当施加应力ST1～ST3时整个存储元件10的电阻值RR的变化。电阻值RR为当电熔丝11和反熔丝12并联连接时的电阻值。换句话说，在从存储元件10读取信息时，考虑到进入了与电熔丝11和反熔丝12彼此并联连接的状态相当的状态，电阻值RR用作表示整个存储元件10的电阻状态的值。图7A图示了在初始状态(施加应力之前的状态)中电阻值RR的分布，而图7B图示了施加应力ST1之后电阻值RR的分布。图7C图示了施加应力ST2之后电阻值RR的分布，而图7D图示了施加应力ST3之后电阻值RR的分布。

在初始状态中，电熔丝11处于低电阻状态(电阻值ReL)，反熔丝12则处于高电阻状态(电阻值RaH)。因此，如图7A所示，整个存储元件10的电阻值RR基本上等于电阻值ReL。

当施加应力ST1时，电熔丝11的电阻状态变为中间电阻状态(电阻值ReM)。这时，反熔丝12的电阻状态保持在高电阻状态(电阻值RaH)。因此，如图7B所示，整个存储元件10的电阻值RR基本上等于电阻值ReM。

进一步地，当施加应力ST2时，电熔丝11的电阻状态变为高电阻状态(电阻值ReH)。这时，反熔丝12的电阻状态保持在高电阻状态(电阻值RaH)。因此，如图7C所示，整个存储元件10的电阻值RR基本上等于电阻值ReH。

进一步地，当施加应力ST3时，反熔丝12的电阻状态变为低电阻状态(电阻值RaL)。因此，如图7D所示，整个存储元件10的电阻值RR基本上等于电阻值RaL。

这样，可向存储元件10施加应力(应力ST1～ST3)至三次。因此，在半导体器件1中，可写入信息至三次。换句话说，与所谓的仅允许信息写入一次的OTP不同，在半导体器件1中，信息允许再写入一次以上。

此处，电熔丝11的另一端与本发明的一个实施例中“第一输入节点”的具体但非限制性示例相对应。电熔丝11和反熔丝12的一端与本发明的一个实施例中“第二输入节点”的具体但非限制性示例相对应。电熔丝12的另一端与本发明的一个实施例中“第三输入节点”的具体但非限制性示例相对应。此处，“节点”并不一定代表结节点，其代表电路中的任意点。电压Vef1与本发明的一个实施例中“第一应力电压”的具体但非限制性示例相对应。电压Vaf与本发明的一个实施例中“第二应力电压”的具体但非限制性示例相对应。电压Vef2与本发明的一个实施例中“第三应力电压”的具体但非限制性示例相对应。控制部8和写入部20与本发明的一个实施例中“控制部”的具体但非限制性示例相对应。参考电压生成部40与本发明的一个实施例中“电压生成部”的具体但非限制性示例相对应。比较器50与本发明的一个实施例中“比较器”的具体但非限制性示例相对应。

[操作和功能]

接着，将对本实施例的半导体器件1的操作和功能进行描述。

(整体操作的概述)

首先，将参照图1等对半导体器件1的整体操作概述进行描述。控制部8控制向存储元件10写入信息和读取在存储元件10中所存储的信息。写入部20将信息写入存储元件10。当从存储元件10读取信息时，读出部30生成与存储元件10的电熔丝11和反熔丝12各自中的电阻状态相对应的读出电压Vread。参考电压生成部40生成参考电压Vref。比较器50将读出电压Vread与参考电压Vref进行比较，并将比较结果作为信号Sout输出。

(具体操作)

在半导体器件1中，可将信息写入电熔丝11两次，接着将信息写入反熔丝12一次。换句话说，在半导体器件1中，可将信息写入存储元件10至三次。

图8是图示了在第一～三次写入操作WO1～WO3中的每一个之前或之后整个存储元件10的电阻值RR。

在进行第一次写入操作WO1之前的初始状态中，如上所述，电熔丝11处于低电阻状态(电阻值ReL)，而反熔丝12处于高电阻状态(电阻值RaH)。因此，电阻值RR基本上等于电阻值ReL。

在第一次写入操作WO1中，当向存储元件10写入“1”时，写入部20向存储元件10施加应力ST1，从而使电熔丝11的电阻状态从低电阻状态(电阻值ReL)变为中间电阻状态(电阻值ReM)。这时，反熔丝12的状态保持在高电阻状态(电阻值RaH)。因此，整个存储元件10的电阻值RR基本上等于电阻值ReM。当向存储元件10写入“0”时，写入部20不向存储元件10施加应力。因此，电熔丝11的电阻状态保持在低电阻状态(电阻状态ReL)，而反熔丝12的状态保持在高电阻状态(电阻值RaH)。因此，电阻值RR基本上等于电阻值ReL。

在写入操作WO1之后，通过与作为阈值的电阻器45的电阻值Rth1进行比较可识别出存储元件10的存储状态为“1”还是“0”。具体地，可以如下方式确定存储元件10的存储状态。读出部30生成与存储元件10的电阻值RR相对应的读出电压Vread，参考电压生成部40生成与电阻器45的电阻值Rth1相对应的参考电压Vref，比较器50将读出电压Vread与参考电压Vref进行比较。

在第二次写入操作WO2中，当向存储元件10写入“1”时，写入部20向存储元件10施加应力ST2，从而使电熔丝11的电阻状态变为高电阻状态(电阻值ReH)。这时，反熔丝12的状态保持在高电阻状态(电阻值RaH)。因此，整个存储元件10的电阻值RR基本上等于电阻值ReH。当向存储元件10写入“0”时，写入部20不向存储元件10施加应力。因此，电熔丝11的电阻状态保持在低电阻状态(电阻状态ReL)或中间电阻状态(电阻值ReM)，而反熔丝12的电阻状态保持在高电阻状态(电阻值RaH)。因此，电阻值RR基本上等于电阻值ReL或电阻值ReM。

在写入操作WO2之后，通过与作为阈值的电阻器46的电阻值Rth2进行比较可识别出存储元件10的存储状态为“1”还是“0”。具体地，可以如下方式确定存储元件10的存储状态。读出部30生成与存储元件10的电阻值RR相对应的读出电压Vread，参考电压生成部40生成与电阻器46的电阻值Rth2相对应的参考电压Vref，比较器50将读出电压Vread与参考电压Vref进行比较。

在第三次写入操作WO3中，当向存储元件10写入“1”时，写入部20向存储元件10施加应力ST2，从而使电熔丝11的电阻状态变为高电阻状态(电阻值ReH)。这时，反熔丝12的状态保持在高电阻状态(电阻值RaH)。因此，整个存储元件10的电阻值RR基本上等于电阻值ReH。当向存储元件10写入“0”时，写入部20向存储元件10施加应力ST3，从而使反熔丝12的电阻状态从高电阻状态(电阻值RaH)变为低电阻状态(电阻值RaL)。因此，电阻值RR基本上等于电阻值RaL。

在写入操作WO3之后，通过与作为阈值的电阻器46的电阻值Rth2进行比较可识别出存储元件10的存储状态为“1”还是“0”，其方式与在第二次写入操作WO2之后的方式相似。换句话说，在写入操作WO3之后和在写入操作WO2之后都可使用相同的阈值。

在半导体器件1中，关于过去执行的写入操作的次数的信息存储在存储器9中。在向存储元件10写入信息时，控制部8基于存储器9中存储的信息来确定使用写入操作WO1～WO3中的哪一个操作以写入信息。进一步地，在从存储元件10读取信息时，控制部8基于存储器9中存储的信息选择阈值(电阻值Rth1或Rth2)。

(写入操作WO1～WO3)

接着，将对写入操作WO1～WO3进行详细描述。在半导体器件1中，通过在写入操作WO1～WO3中向存储元件10施加应力ST1～ST3，如图8所示对整个存储元件10的电阻值RR进行设置。当施加应力ST1～ST3时，控制部8基于存储器9中存储的信息和待写入的信息设置应力条件，接着施加应力ST1～ST3。

图9图示了施加至存储元件10的应力。图9的(A)部分图示了控制信号Sw的波形，图9的(B)部分图示了施加至存储元件10的应力的电压波形。当施加应力时，控制部8对电压Vdc和电压Vfuse进行设置，并生成具有脉冲形状的控制信号Sw(图9的(A)部分)。这使得写入晶体管22仅在控制信号Sw处于低电平的时期(时间Tblow)处于导通状态，从而将电压Vfuse施加至存储元件10(图9的(B)部分)。与待施加的应力ST1～ST3其中之一相对应，控制部8生成并输出电压Vfuse、Vdc及控制信号Sw。

图10图示了施加ST1～ST3时的电压Vfuse和电压Vdc。当施加应力ST1时，电压Vfuse为正电压Vef1。当施加应力ST2时，电压Vfuse为比电压Vef1大的电压Vef2。当施加应力ST3时，电压Vfuse为负电压Vaf。进一步地，当施加应力ST1～ST3时，电压Vdc为正电压Vdc1。换句话说，当施加应力ST1和ST2时，控制部8分别输出作为电压Vfuse的电压Vef1和Vef2，电压Vef1和Vef2与电压Vdc1的极性具有相同的极性。当施加应力ST3时，控制部8生成作为电压Vfuse的电压Vaf，电压Vaf与电压Vdc1的极性具有相反的极性。

进一步地，在应力ST1～ST3之间，控制部8生成具有不同脉冲宽度的控制信号Sw。具体地，例如，应力ST2中的脉冲宽度可比应力ST1中的脉冲宽度要宽。因此，在应力ST2中，在较长时间Tblow内将高熔断电压Vblow(电压Vef2)施加至存储元件10，因此，与应力ST1相比，熔断电流Iblow(图4)变大。

接着，将对施加应力ST1～ST3的操作进行描述。

图11图示了施加应力ST1和ST2的操作。当施加应力ST1和ST2时，控制部8使控制信号Sblow处于高电平，还使电压Vdc为正电压Vdc1。结果，熔断晶体管21进入导通状态，电熔丝11的另一端接地，电压Vdc1施加至反熔丝12的另一端。

接着，控制部8将如图9和10所示的分别与应力ST1和ST2相对应的正电压Vef1和Vef2作为电压Vfuse输出至存储元件10，并将脉冲波形作为控制信号Sw输出至存储元件10。结果，在控制信号Sw处于低电平的时期(时间Tblow)中，电压Vef1和Vef2施加至电熔丝11的一端，电流依次流过写入晶体管22、电熔丝11和熔断晶体管21。换句话说，电流在电熔丝11的两端之间流动，当施加应力ST1时，电熔丝11的电阻值变为中间电阻状态(电阻值ReM)，当施加应力ST2时，电熔丝11的电阻状态变为高电阻状态(电阻值ReH)。

在那时，电压Vef1和Vef2与电压Vdc1一样都为正电压，因此，反熔丝12能够保持高电阻状态。换句话说，例如，当向反熔丝12的另一端施加0V而不是正电压Vdc1时，反熔丝12的两端之间的电位差可为电压Vef1和Vef2。因此，当电压Vef1和Vef2足够大时，反熔丝12的电阻状态会改变。同时，相似地，在日本未经审查专利申请公开No.2000-174211所述的发明中，例如，当施加用于增加电熔丝的电阻值的应力时，可向反熔丝施加与该应力的电压相同的电压。因此，该反熔丝的电阻状态会改变。然而，在半导体器件1中，电压Vef1和Vef2为极性与电压Vdc1的极性相同的电压。因此，可减小反熔丝12两端之间的电位差，从而减小反熔丝12的电阻状态改变的可能性。这可增加半导体器件1中储存的信息的可靠性。

图12图示了施加应力ST3的操作。当施加应力ST3时，控制部8输出如图9和10所示的负电压Vaf作为电压Vfuse并输出脉冲波形作为控制信号Sw。结果，在控制信号Sw处于低电平的时期(时间Tblow)中，电压Vaf施加至反熔丝12的一端，并且在反熔丝12的两端出现电位差(Vdc-Vaf=Vdc1+|Vaf|)。进一步地，反熔丝12从高电阻状态(电阻值RaH)变为低电阻状态(电阻值RaL)，电流依次流过反熔丝12和写入晶体管22。

在那时，电压Vaf为与电压Vdc1不同的负电压，因此，反熔丝12能够更可靠地改变电阻状态。换句话说，例如，当向反熔丝12的另一端施加0V而不是正电压Vdc1时，反熔丝12两端之间的电位差可为|Vaf|(电压Vaf的绝对值)。因此，当电压Vaf的绝对值不够大时，反熔丝12的电阻状态变化不大。然而，在半导体器件1中，电压Vaf为极性与电压Vdc1的极性不同的电压。因此，可增加反熔丝12两端的电位差并更可靠地改变反熔丝12的电阻状态。

这样，通过应力ST1～ST3便改变了电熔丝11和反熔丝12的电阻状态。在半导体器件1中，通过在写入操作WO1～WO3中向存储元件10施加上述应力ST1～ST3，如图8所示对整个存储元件10的电阻值RR进行设置。

(读取操作)

接着，将对通过每一个写入操作WO1～WO3写入信息之后的读取操作进行描述。当从存储元件10读取信息时，控制部8基于存储器9中存储的关于过去执行写入操作的次数的信息来设置读取条件(参考电压Vref)。

图13图示了写入操作WO1之后的信息读取操作。当在写入操作WO1之后从存储元件10读取信息时，控制部8使控制信号Sblow处于高电平、使控制信号Sw处于高电平并使电压Vdc为0V。结果，熔断晶体管21进入导通状态，电熔丝11的另一端接地，写入晶体管22进入截止状态，并向反熔丝12的另一端施加了0V。进一步地，控制部8使控制信号Sr2处于高电平并使控制信号Sr1处于低电平。结果，晶体管31和32进入导通状态，电流依次流过晶体管31、晶体管32、电熔丝11和熔断晶体管21。换句话说，在写入操作WO1之后，如图8所示，电熔丝11处于低电阻状态(电阻值ReL)或中间电阻状态(电阻值ReL)，而反熔丝12处于高电阻状态(电阻值RaH)。因此，电流几乎不流过反熔丝12。这样，读出部30输出与整个存储元件10的电阻值RR(图8)相对应的读出电压Vread。

进一步地，控制部8使控制信号Sr3处于低电平并使控制信号Sr4处于高电平。这使晶体管41和42处于导通状态。接着，控制部8命令参考电压生成部40基于电阻器45(电阻值Rth1)生成参考电压Vref。具体地，使控制信号Sr5处于高电平而使控制信号Sr6处于低电平。结果，晶体管43进入导通状态，晶体管44进入截止状态，电流依次流过晶体管41、晶体管42、电阻器45和晶体管43。这样，参考电压生成部40生成并输出与电阻器45的电阻值Rth1相对应的参考电压Vref。进一步地，比较器50将读出电压Vread与参考电压Vref进行比较。这样，在半导体器件1中，可从存储元件10读取信息。

图14图示了写入操作WO2之后的信息读取操作。在写入操作WO2之后，与写入操作WO1之后的方式相似，电流依次流过晶体管31、晶体管32、电熔丝11和熔断晶体管21。换句话说，在写入操作WO2之后，如图8所示，反熔丝12处于高电阻状态(电阻值RaH)，因此，电流几乎不流过反熔丝12。进一步地，在写入操作WO3之后，当熔丝12处于高电阻状态(电阻值RaH)时，电流也依次流过晶体管31、晶体管32、电熔丝11和熔断晶体管21。当反熔丝12处于低电阻状态(电阻值RaL)时，电流依次流过晶体管31、晶体管32和反熔丝12。这样，读出部30输出与整个存储元件10的电阻值RR(图8)相对应的读出电压Vread。

进一步地，控制部8命令参考电压生成部40基于电阻器46(电阻值Rth2)生成参考电压Vref。具体地，使控制信号Sr5处于低电平而使控制信号Sr6处于高电平。结果，晶体管43进入截止状态，晶体管44进入导通状态，电流依次流过晶体管41、晶体管42、电阻器46和晶体管44。这样，参考电压生成部40生成并输出与电阻器46的电阻值Rth2相对应的参考电压Vref。接着，比较器50将读出电压Vread与参考电压Vref进行比较。这样，在半导体器件1中，可从存储元件10读取信息。

[效果]

如上所述，在本实施例中，除了电熔丝外还提供了反熔丝，因此，可增加再写入信息的次数。

在本实施例中，在向电熔丝施加应力时，向反熔丝的另一端施加了正电压Vdc1，并向反熔丝的一端和电熔丝的一端施加了极性与电压Vdc1的极性相同的电压Vfuse(电压Vef1或Vef2)。因此，可减小反熔丝电阻状态改变的可能性并可增加可靠性。

在本实施例中，在向反熔丝施加应力时，向反熔丝的一端和电熔丝的一端施加了极性与电压Vdc1的极性不同的电压Vfuse(电压Vaf)。因此，可更可靠地改变反熔丝的电阻状态。

[变型例1]

在上述实施例中提供了一个存储元件10，但是本技术不限于此。例如取而代之的是，如图15所示，还可提供多个存储元件(在本变型例中为两个存储元件10A和10B)。半导体器件1A包括控制部8A、存储元件10A和10B、写入部20A、读出部30、参考电压生成部40和比较器50。控制部8A输出控制信号SblowA和SblowB。

存储元件10A包括电熔丝11A和反熔丝12A。电熔丝11A的一端连接至写入部20A的晶体管23A的漏极，并连接至写入晶体管22的漏极等。电熔丝11A的另一端连接至写入部20A的熔断晶体管21A的漏极。反熔丝12A的一端连接至晶体管23A的源极，从控制部8A提供电压Vdc至反熔丝12A的另一端。

存储元件10B包括电熔丝11B和反熔丝12B。电熔丝11B的一端连接至写入部20A的晶体管23B的漏极，并连接至写入晶体管22的漏极等。电熔丝11B的另一端连接至写入部20A的熔断晶体管21B的漏极。反熔丝12B的一端连接至晶体管23B的源极，从控制部8A提供电压Vdc至反熔丝12B的另一端。

写入部20A包括熔断晶体管21A和21B以及晶体管23A和23B。熔断晶体管21A的漏极连接至电熔丝11A的另一端，熔断晶体管21A的栅极连接至晶体管23A的栅极并从控制部8A提供有控制信号SblowA，熔断晶体管21A的源极接地。熔断晶体管21B的漏极连接至电熔丝11B的另一端，熔断晶体管21B的栅极连接至晶体管23B的栅极并从控制部8A提供有控制信号SblowB，熔断晶体管21B的源极接地。晶体管23A可配置例如为N沟道MOS FET。晶体管23A的漏极连接至电熔丝11A的一端，并连接至写入晶体管22的漏极等。晶体管23A的栅极连接至熔断晶体管21A的栅极并从控制部8A提供有控制信号SblowA，晶体管23A的源极连接至反熔丝12A的一端。晶体管23B可配置例如为N沟道MOS FET。晶体管23B的漏极连接至电熔丝11B的一端，并连接至写入晶体管22的漏极等。晶体管23B的栅极连接至熔断晶体管21B的栅极并从控制部8A提供有控制信号SblowB，晶体管23B的源极连接至反熔丝12B的一端。

在半导体器件1A中，使用这种配置可将信息写入存储元件10A和10B，并可从存储元件10A和10B读取信息。具体地，例如，可通过使控制信号SblowA处于高电平并使控制信号SblowB处于低电平而使得信息写入存储元件10A并从存储元件10A读出。具体地，例如，可通过使控制信号SblowA处于低电平并使控制信号SblowB处于高电平而使得信息写入存储元件10B并从存储元件10B读出。

[变型例2]

在上述实施例中，施加应力ST1时的电压Vfuse(电压Vef1)与施加应力ST2时的电压Vfuse(电压Vef2)不同，但本技术不限于此。除此之外，例如，如图16所示，尽管在施加应力ST1和ST2时的电压Vfuse可以相同，但还可提供用于将熔断电流Iblow提供至存储元件10的多个(在本变型例中为两个)通路。通过切换这些通路可施加不同的应力ST1和ST2。半导体器件1C包括控制部8C和写入部20C。控制部8C输出控制信号SwA和SwB。写入部20C包括写入晶体管22A和22B。写入晶体管22A和22B的漏极相互连接并从控制部8C提供有电压Vfuse，写入晶体管22A和22B的源极相互连接并连接至电熔丝11的一端和反熔丝12的一端等。控制信号SwA从控制部8C提供至写入晶体管22A的栅极，控制信号SwB从控制部8C提供至晶体管22B的栅极。

[变型例3]

在上述实施例中，提供了一组存储元件10、写入部20、读出部30和比较器50，但本技术不限于此。除此之外，例如，如图17所示，可提供多组(在本变型例中为N组)。在本变型例中，提供了一个参考电压生成部40，参考电压生成部40生成的参考电压Vref施加至N个比较器50。该配置使存储N位信息成为可能。

上面已参照某些实施例和变型例对本技术进行了描述，但本技术不限于此，其可进行多种变型。

例如，在上述实施例中，存储元件10通过采用具有三种可识别电阻状态的电熔丝11进行配置，但其不限于此。除此之外，例如可提供具有两种或四种或更多可识别电阻状态的电熔丝。

要注意的是，本技术可如下配置：

(1)一种存储元件，其包括：

电熔丝，其设置为插在第一输入节点与第二输入节点之间；以及

反熔丝，其设置为插在所述第二输入节点和第三输入节点之间，所述第三输入节点所构成的节点上所施加的电压与施加至所述第一输入节点上的电压可以单独地施加。

(2)根据(1)所述的存储元件，其中，

所述第一输入节点接地，并且，

所述电熔丝具有通过向所述第二输入节点施加第一应力电压而改变的电阻状态，所述第一应力电压与施加至所述第三输入节点的电压的极性具有相同的极性。

(3)根据(2)所述的存储元件，其中，所述反熔丝具有通过向所述第二输入节点施加第二应力电压而改变的电阻状态，所述第二应力电压与施加至所述第三输入节点的电压的极性具有不同的极性。

(4)根据(2)所述的存储元件，其中，所述电熔丝能够处于三种以上可识别电阻状态中的任何一种状态。

(5)根据(4)所述的存储元件，其中，

在施加所述应力电压之前的状态下，所述电熔丝包括第一载流层和在所述第一载流层上形成的第二载流层。

所述第一应力电压改变所述第一载流层和所述第二载流层其中之一或者两者的状态，从而改变所述电熔丝的电阻状态。

(6)根据(5)所述的存储元件，其中，

所述第一载流层由多晶硅形成，以及

所述第二载流层由硅化物形成。

(7)根据(4)所述的存储元件，其中，

通过向所述第二输入节点施加所述第一应力电压而将所述电熔丝的电阻状态从低电阻状态变为中间电阻状态，以及

通过向所述第二输入节点施加第三应力电压而将所述电熔丝的电阻状态从所述低电阻状态或所述中间电阻状态变为高电阻状态，所述第三应力电压与施加至所述第三输入节点的电压的极性具有相同的极性，所述第三应力电压在所述第一输入节点和所述第二输入节点之间生成比由所述第一应力电压生成的电位差更大的电位差。

(8)一种半导体器件，其包括：

电熔丝，其设置为插在第一输入节点与第二输入节点之间；

反熔丝，其设置为插在所述第二输入节点和第三输入节点之间；以及

控制部，其用于向所述第二输入节点施加应力电压，并分别向所述第一输入节点和所述第三输入节点单独地施加电压。

(9)根据(8)所述的半导体器件，其中，当所述控制部向所述第二输入节点施加所述应力电压时，分别向所述第一输入节点和所述第三输入节点施加彼此不同的电压。

(10)根据(8)所述的半导体器件，其中，所述控制部用于：

使所述第一输入节点接地，

通过向所述第二输入节点施加第一应力电压来改变所述电熔丝的电阻状态，所述第一应力电压与施加至所述第三输入节点的电压的极性具有相同的极性，

通过向所述第二输入节点施加第二应力电压而改变所述反熔丝的电阻状态，所述第二应力电压与施加至所述第三输入节点的电压的极性具有不同的极性。

(11)根据(10)所述的半导体器件，其中，在所述控制部改变了所述电熔丝的电阻状态后，改变所述反熔丝的电阻状态。

(12)根据(11)所述的半导体器件，其中，所述控制部用于：

通过向所述第二输入节点施加所述第一应力电压来将所述电熔丝的电阻状态从低电阻状态变为中间电阻状态，

通过向所述第二输入节点施加第三应力电压来将所述电熔丝的电阻状态从所述低电阻状态或所述中间电阻状态变为高电阻状态，所述第三应力电压与施加至所述第三输入节点的电压的极性具有相同的极性，所述第三应力电压在所述第一输入节点和所述第二输入节点之间生成比由所述第一应力电压生成的电位差更大的电位差，以及

通过向所述第二输入节点施加所述第二应力电压来使所述反熔丝的电阻状态从所述高电阻状态变为所述低电阻状态。

(13)根据(12)所述的半导体器件，其进一步包括：

电压生成部，其用于生成阈值电压；以及

比较器，其用于将与所述电熔丝中的电阻状态和所述反熔丝中的电阻状态的组合相对应的电压与所述阈值电压相比较，其中，

在完成了向所述第二输入节点施加所述第一应力电压之后，所述电压生成部用于改变所述阈值电压的值。

(14)一种写入方法，其包括：

向存储元件的第二输入节点施加第一应力电压以改变电熔丝的电阻状态，所述存储元件包括设置为插在第一输入节点与所述第二输入节点之间的所述电熔丝，以及设置为插在所述第二输入节点与第三输入节点之间的反熔丝，所述第一应力电压与所述第三输入节点的电压的极性具有相同的极性；以及

向所述存储元件的所述第二输入节点施加第二应力电压以改变所述反熔丝的电阻状态，所述第二应力电压与所述第三输入节点的电压的极性具有不同的极性。

本领域的技术人员应理解，根据本发明所附权利要求或其等同物的保护范围内的设计要求和其它因素，本发明可具有各种修改、组合、子组合和变更。

相关文件的交叉引用

本申请要求于2013年1月23日提交的日本专利申请No.JP2013-10433的优先权，其全部内容通过引用的方式并入本文。

Claims (14)

1.一种存储元件，其包括：

电熔丝，其设置为插在第一输入节点与第二输入节点之间；以及

反熔丝，其设置为插在所述第二输入节点和第三输入节点之间，所述第三输入节点所构成的节点上所施加的电压与施加至所述第一输入节点上的电压可以单独地施加。

2.根据权利要求1所述的存储元件，其中，

所述第一输入节点接地，并且，

所述电熔丝具有通过向所述第二输入节点施加第一应力电压而改变的电阻状态，所述第一应力电压与施加至所述第三输入节点的电压的极性具有相同的极性。

3.根据权利要求2所述的存储元件，其中，所述反熔丝具有通过向所述第二输入节点施加第二应力电压而改变的电阻状态，所述第二应力电压与施加至所述第三输入节点的电压的极性具有不同的极性。

4.根据权利要求2所述的存储元件，其中，所述电熔丝能够处于三种以上可识别电阻状态中的任何一种状态。

5.根据权利要求4所述的存储元件，其中，

在施加所述应力电压之前的状态下，所述电熔丝包括第一载流层和在所述第一载流层上形成的第二载流层。

所述第一应力电压改变所述第一载流层和所述第二载流层其中之一或者两者的状态，从而改变所述电熔丝的电阻状态。

6.根据权利要求5所述的存储元件，其中，

所述第一载流层由多晶硅形成，以及

所述第二载流层由硅化物形成。

7.根据权利要求4所述的存储元件，其中，

通过向所述第二输入节点施加所述第一应力电压而将所述电熔丝的电阻状态从低电阻状态变为中间电阻状态，以及

通过向所述第二输入节点施加第三应力电压而将所述电熔丝的电阻状态从所述低电阻状态或所述中间电阻状态变为高电阻状态，所述第三应力电压与施加至所述第三输入节点的电压的极性具有相同的极性，所述第三应力电压在所述第一输入节点和所述第二输入节点之间生成比由所述第一应力电压生成的电位差更大的电位差。

8.一种半导体器件，其包括：

电熔丝，其设置为插在第一输入节点与第二输入节点之间；

反熔丝，其设置为插在所述第二输入节点和第三输入节点之间；以及

控制部，其用于向所述第二输入节点施加应力电压，并分别向所述第一输入节点和所述第三输入节点单独地施加电压。

9.根据权利要求8所述的半导体器件，其中，当所述控制部向所述第二输入节点施加所述应力电压时，分别向所述第一输入节点和所述第三输入节点施加彼此不同的电压。

10.根据权利要求8所述的半导体器件，其中，所述控制部用于：

使所述第一输入节点接地，

通过向所述第二输入节点施加第一应力电压来改变所述电熔丝的电阻状态，所述第一应力电压与施加至所述第三输入节点的电压的极性具有相同的极性，

通过向所述第二输入节点施加第二应力电压而改变所述反熔丝的电阻状态，所述第二应力电压与施加至所述第三输入节点的电压的极性具有不同的极性。

11.根据权利要求10所述的半导体器件，其中，在所述控制部改变了所述电熔丝的电阻状态后，改变所述反熔丝的电阻状态。

12.根据权利要求11所述的半导体器件，其中，所述控制部用于：

通过向所述第二输入节点施加所述第一应力电压来将所述电熔丝的电阻状态从低电阻状态变为中间电阻状态，

通过向所述第二输入节点施加第三应力电压来将所述电熔丝的电阻状态从所述低电阻状态或所述中间电阻状态变为高电阻状态，所述第三应力电压与施加至所述第三输入节点的电压的极性具有相同的极性，所述第三应力电压在所述第一输入节点和所述第二输入节点之间生成比由所述第一应力电压生成的电位差更大的电位差，以及

通过向所述第二输入节点施加所述第二应力电压来使所述反熔丝的电阻状态从所述高电阻状态变为所述低电阻状态。

13.根据权利要求12所述的半导体器件，其进一步包括：

电压生成部，其用于生成阈值电压；以及

比较器，其用于将与所述电熔丝中的电阻状态和所述反熔丝中的电阻状态的组合相对应的电压与所述阈值电压相比较，其中，

在完成了向所述第二输入节点施加所述第一应力电压之后，所述电压生成部用于改变所述阈值电压的值。

14.一种写入方法，其包括：

向存储元件的第二输入节点施加第一应力电压以改变电熔丝的电阻状态，所述存储元件包括设置为插在第一输入节点与所述第二输入节点之间的所述电熔丝，以及设置为插在所述第二输入节点与第三输入节点之间的反熔丝，所述第一应力电压与所述第三输入节点的电压的极性具有相同的极性；以及

向所述存储元件的所述第二输入节点施加第二应力电压以改变所述反熔丝的电阻状态，所述第二应力电压与所述第三输入节点的电压的极性具有不同的极性。