JP2014143284A - 記憶素子、半導体装置、および書込方法 - Google Patents

記憶素子、半導体装置、および書込方法 Download PDF

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Abstract

【課題】電気ヒューズとアンチヒューズの両方を用いて記憶素子を構成した場合において、記憶した情報の信頼性を高めることができる記憶素子を得る。
【解決手段】第１の入力ノードと第２の入力ノードとの間に挿設された電気ヒューズ１１と、第１の入力ノードとは別々の電圧が印加できるように構成された第３の入力ノードと、第２の入力ノードの間に挿設されたアンチヒューズ１２とを備える。第１の入力ノードおよび第３の入力ノードに対して、別々の電圧を印加できるようにしたので、記憶した情報の信頼性を高めることができる。
【選択図】図１

Description

本開示は、抵抗値が変化する特性を利用して情報を記憶する記憶素子、そのような記憶素子を備えた半導体装置、そのような記憶素子に対する情報の書込方法に関する。
半導体集積回路には、しばしば、１回のみデータの書き込みが可能なＯＴＰ（One Time Programmable）メモリや、複数回情報の書き込みが可能なＭＴＰ（Multi-time Programmable）メモリが集積される。これらのメモリには、例えば、回路の特性などを調整するためのトリミング情報が記憶される。これにより、そのような半導体集積回路は、電源投入直後に、そのメモリに記憶されたトリミング情報に基づいて調整が行われ、所望の特性を実現することができる。また、半導体集積回路のトレーサビリティを実現するために、その半導体集積回路の識別番号（ＩＤ）が記憶されることもある。
このようなメモリには、記憶素子として、しばしば電気ヒューズが用いられる。電気ヒューズは、ストレスを印加することにより抵抗値が増大するものである。また、記憶素子として、アンチヒューズが用いられる場合もある。アンチヒューズは、ストレスを印加することにより抵抗値が減少するものである。また、電気ヒューズとアンチヒューズの両方を用いて記憶素子を構成することもある。例えば、特許文献１には、電気ヒューズと抵抗素子とが直列接続された直列回路に、アンチヒューズが並列接続されている半導体トリミング装置が開示されている。この半導体トリミング装置は、電気ヒューズの抵抗値を増大させることにより、記憶素子の両端子間を開放状態にし、また、アンチヒューズの抵抗値を減少させることにより、記憶素子の両端子間を短絡状態にするものである。
特開２０００−１７４２１１号公報
このように、電気ヒューズとアンチヒューズの両方を用いて記憶素子を構成した場合において、電気ヒューズとアンチヒューズのうちの一方に対してストレスを印加したときには、他方に対してダメージを与えないようにすることが望まれる。すなわち、例えば、電気ヒューズにストレスを印加したときにアンチヒューズに影響を与えてしまった場合には、記憶状態が不安定になり、記憶した情報の信頼性が低下するおそれがある。
本開示はかかる問題点に鑑みてなされたもので、その目的は、記憶した情報の信頼性を高めることができる記憶素子、半導体装置、および書込方法を提供することにある。
本開示の記憶素子は、電気ヒューズと、アンチヒューズとを備えている。電気ヒューズは、第１の入力ノードと第２の入力ノードとの間に挿設されたものである。アンチヒューズは、第１の入力ノードとは別々の電圧が印加できるように構成された第３の入力ノードと、第２の入力ノードの間に挿設されたものである。
本開示の半導体装置は、電気ヒューズと、アンチヒューズと、制御部とを備えている。電気ヒューズは、第１の入力ノードと第２の入力ノードとの間に挿設されたものである。アンチヒューズは、第２の入力ノードと第３の入力ノードとの間に挿設されたものである。制御部は、第２の入力ノードにストレス電圧を印加するとともに、第１の入力ノードおよび第３の入力ノードに対して別々の電圧を印加するものである。
本開示の書込方法は、第１の入力ノードと第２の入力ノードとの間に挿設された電気ヒューズと、第２の入力ノードと第３の入力ノードとの間に挿設されたアンチヒューズとを備えた記憶素子の第２の入力ノードに対して、第３の入力ノードの電圧と同じ極性の第１のストレス電圧を印加することにより、電気ヒューズの抵抗状態を変化させ、第３の入力ノードの電圧と異なる極性の第２のストレス電圧を印加することにより、アンチヒューズの抵抗状態を変化させるものである。
本開示の記憶素子、半導体装置、および書込方法では、第１の入力ノードと第２の入力ノードとの間に電気ヒューズが挿設され、第２の入力ノードと第３の入力ノードとの間にアンチヒューズが挿設される。この第１の入力ノードおよび第３の入力ノードに対しては、別々の電圧が印加される。
本開示の記憶素子、半導体装置、および書込方法によれば、第１の入力ノードおよび第３の入力ノードに対して、別々の電圧を印加できるようにしたので、記憶した情報の信頼性を高めることができる。
本開示の実施の形態に係る半導体装置の一構成例を表す回路図である。 図１に示した記憶素子のレイアウト図である。 図１に示した電気ヒューズの一構成例を表す断面図である。 図１に示した電気ヒューズの一特性例を表す特性図である。 図１に示した電気ヒューズの中抵抗状態の一例を表す断面図である。 図１に示した電気ヒューズの高抵抗状態の一例を表す断面図である。 図１に示した記憶素子の一特性例を表す特性図である。 図１に示した記憶素子の一特性例を表す他の特性図である。 図１に示した記憶素子に対するストレスを表す波形図である。 図１に示した記憶素子に対するストレスを表す説明図である。 図１に示した記憶素子に対する情報の書込動作の一例を表す回路図である。 図１に示した記憶素子に対する情報の書込動作の他の例を表す回路図である。 図１に示した記憶素子からの情報の読出動作の一例を表す回路図である。 図１に示した記憶素子からの情報の読出動作の他の例を表す回路図である。 変形例に係る半導体装置の一構成例を表す回路図である。 他の変形例に係る半導体装置の一構成例を表す回路図である。 他の変形例に係る半導体装置の一構成例を表す回路図である。
以下、本開示の実施の形態について、図面を参照して詳細に説明する。
［構成例］
（全体構成例）
図１は、実施の形態に係る半導体装置の一構成例を表すものである。メモリ１は、電気ヒューズとアンチヒューズの両方を有し、３回まで情報の書き込みが可能なメモリである。なお、本開示の実施の形態に係る記憶素子、および書込方法は、本実施の形態により具現化されるので、併せて説明する。
半導体装置１は、制御部８と、記憶素子１０と、書込部２０と、読出部３０と、参照電圧生成部４０と、比較器５０とを備えている。
制御部８は、外部から入力された信号Ｓinに基づいて、記憶素子１０への情報の書き込みや、記憶素子１０に記憶された情報の読み出しを制御するものである。具体的には、制御部８は、記憶素子１０に対して電圧Ｖdcを供給し、書込部２０に対して制御信号Ｓblow，Ｓｗ、電圧Ｖfuseを供給し、読出部３０に対して制御信号Ｓｒ１，Ｓｒ２を供給し、参照信号生成部４０に対して制御信号Ｓｒ３〜Ｓｒ６を供給することにより、これらのブロックを制御する。制御部８はメモリ９を有している。メモリ９には、後述するように、記憶素子１０に対して、過去に書込動作を行った回数を記憶するものである。制御部８は、このメモリ９に記憶された情報に基づいて、上記電圧Ｖdc，Ｖfuse、および制御信号Ｓblow，Ｓｗ，Ｓｒ１〜Ｓｒ６を生成し、これらのブロックを制御するようになっている。
記憶素子１０は、情報を記憶するものである。記憶素子１０は、電気ヒューズ１１と、アンチヒューズ１２とを有している。この図１では、電気ヒューズ１１を抵抗素子のシンボルを用いて示し、アンチヒューズ１２を容量素子のシンボルを用いて示している。
電気ヒューズ１１は、ストレスを印加することにより抵抗状態が変化し、その抵抗値が増大するものである。この電気ヒューズ１１は、後述するように、３つの識別可能な抵抗状態（低抵抗状態、中抵抗状態、高抵抗状態）を有するものである。電気ヒューズ１１の一端は、アンチヒューズ１２の一端に接続されるとともに、書込部２０の書込トランジスタ２２（後述）のドレインなどに接続され、他端は、書込部２０のブロートランジスタ２１（後述）のドレインに接続されている。
アンチヒューズ１２は、ストレスを印加することにより抵抗状態が変化し、その抵抗値が減少するものである。アンチヒューズ１２の一端は、電気ヒューズ１１の一端に接続されるとともに、書込部２０の書込トランジスタ２２（後述）のドレインなどに接続され、他端には制御部８から電圧Ｖdcが供給されるようになっている。この電圧Ｖdcは、後述するように、記憶素子１０に情報を書き込む場合には正の電圧Ｖdc1（電圧Ｖdc1＞０）であり、記憶素子１０から情報を読み出す場合には０Ｖである。
書込部２０は、記憶素子１０に対して情報を書き込むものである。この書込部２０は、ブロートランジスタ２１と、書込トランジスタ２２とを有している。ブロートランジスタ２１は、例えば、ＮチャネルＭＯＳ（Metal Oxide Semiconductor）型のＦＥＴ（Field Effect Transistor；電界効果トランジスタ）により構成されるものであり、書込トランジスタ２２は、例えばＰチャネルＭＯＳ型のＦＥＴにより構成されるものである。ブロートランジスタ２１のドレインは、電気ヒューズ１１の他端に接続され、ゲートには制御部８から制御信号Ｓblowが供給され、ソースは接地されている。このブロートランジスタ２１は、制御信号Ｓblowが高レベルであるときにオン状態になるスイッチとして機能するものである。書込トランジスタ２２のドレインは、電気ヒューズ１１の一端およびアンチヒューズ１２の一端などに接続され、ゲートには制御部８から制御信号Ｓｗが供給され、ソースには制御部８から電圧Ｖfuseが供給されるようになっている。この書込トランジスタ２２は、制御信号Ｓｗが低レベルであるときにオン状態になるスイッチとして機能するものである。この電圧Ｖfuseは、後述するように、電気ヒューズ１１に対してストレスを印加する場合は正の電圧Ｖef（電圧Ｖef＞０）であり、アンチヒューズ１２に対してストレスを印加する場合は負の電圧Ｖaf（電圧Ｖaf＜０）である。なお、この例では、書込トランジスタ２２は、ＰチャネルＭＯＳ型のＦＥＴとしたが、これに限定されるものではなく、これに代えて、例えばＮチャネルＭＯＳ型のＦＥＴでもよく、あるいは、ＰチャネルＭＯＳ型のＦＥＴおよびＮチャネルＭＯＳ型のＦＥＴを用いて構成したいわゆるトランスミッションゲートであってもよい。
この構成により、記憶素子１０に対して情報を書き込む際、後述するように、ブロートランジスタ２１および書込トランジスタ２２がともにオン状態になる。これにより、電圧Ｖfuse（電圧Ｖef，Ｖaf）が記憶素子１０に印加される。記憶素子１０では、電圧Ｖfuseとして正の電圧Ｖefが印加された場合には、電気ヒューズ１１にストレス（後述するストレスＳＴ１，ＳＴ２）が印加され、電気ヒューズ１１の抵抗値が大きい値に変化する。また、電圧Ｖfuseとして負の電圧Ｖafが印加された場合には、アンチヒューズ１２にストレス（後述するストレスＳＴ３）が印加され、アンチヒューズ１２の抵抗値が小さい値に変化するようになっている。
読出部３０は、記憶素子１０から情報を読み出す際に、電気ヒューズ１１およびアンチヒューズ１２における抵抗状態に応じた読出電圧Ｖreadを生成するものである。この読出部３０は、トランジスタ３１，３２を有している。トランジスタ３１は、例えばＰチャネルＭＯＳ型のＦＥＴにより構成されるものであり、トランジスタ３２は、例えばＮチャネルＭＯＳ型のＦＥＴにより構成されるものである。トランジスタ３１のドレインは、トランジスタ３２のドレインに接続されるとともに比較器５０の正入力端子に接続され、ゲートには制御部８から制御信号Ｓｒ１が供給され、ソースには電源電圧ＶＤＤが供給されている。このトランジスタ３１は、制御信号Ｓｒ１が低レベルのときにオン状態になるスイッチとして機能するものである。トランジスタ３２のドレインは、トランジスタ３１のドレインに接続されるとともに比較器５０の正入力端子に接続され、ゲートには制御部８から制御信号Ｓｒ２が供給され、ソースは電気ヒューズ１１の一端およびアンチヒューズ１２の一端などに接続されている。このトランジスタ３２は、制御信号Ｓｒ２が高レベルのときにオン状態になるスイッチとして機能するものである。
参照電圧生成部４０は、記憶素子１０から情報を読み出す際に、電圧Ｖreadと比較するための基準（しきい値）となる参照電圧Ｖrefを生成するものである。この参照電圧生成部４０は、トランジスタ４１〜４４と、抵抗素子４５，４６とを有している。
トランジスタ４１は、例えばＰチャネルＭＯＳ型のＦＥＴにより構成されるものであり、トランジスタ４２〜４４は、例えばＮチャネルＭＯＳ型のＦＥＴにより構成されるものである。トランジスタ４１のドレインは、トランジスタ４２のドレインに接続されるとともに比較器５０の負入力端子に接続され、ゲートには制御部８から制御信号Ｓｒ３が供給され、ソースには電源電圧ＶＤＤが供給されている。このトランジスタ４１は、制御信号Ｓｒ３が低レベルのときにオン状態になるスイッチとして機能するものである。トランジスタ４２のドレインは、トランジスタ４１のドレインに接続されるとともに比較器５０の負入力端子に接続され、ゲートには制御部８から制御信号Ｓｒ４が供給され、ソースは抵抗素子４５の一端および抵抗素子４６の一端に接続されている。このトランジスタ４２は、制御信号Ｓｒ４が高レベルのときにオン状態になるスイッチとして機能するものである。トランジスタ４３のドレインは、抵抗素子４５の他端に接続され、ゲートには制御部８から制御信号Ｓｒ５が供給され、ソースは接地されている。このトランジスタ４３は、制御信号Ｓｒ５が高レベルのときにオン状態になるスイッチとして機能するものである。トランジスタ４４のドレインは、抵抗素子４６の他端に接続され、ゲートには制御信号Ｓｒ６が供給され、ソースは接地されている。このトランジスタ４４は、制御信号Ｓｒ６が高レベルのときにオン状態になるスイッチとして機能するものである。
抵抗素子４５は、抵抗値Ｒth1を有するものであり、抵抗素子４５の一端は、トランジスタ４２のソースに接続されるとともに抵抗素子４６の一端に接続され、他端はトランジスタ４３のドレインに接続されている。この抵抗値Ｒth1は、電気ヒューズ１１の低抵抗状態における抵抗値ＲeLと、中抵抗状態における抵抗値ＲeMとの間の抵抗値（ＲeL＜Ｒth1＜ＲeM）である。抵抗素子４６は、抵抗値Ｒth1よりも大きい抵抗値Ｒth2を有するものであり、抵抗素子４６の一端は、トランジスタ４２のソースに接続されるとともに抵抗素子４５の一端に接続され、他端はトランジスタ４４のドレインに接続されている。この抵抗値Ｒth2は、電気ヒューズ１１の中抵抗状態における抵抗値ＲeMと、高抵抗状態における抵抗値ＲeHとの間の抵抗値（ＲeM＜Ｒth2＜ＲeH）である。
比較器５０は、読出部３０から供給された読出電圧Ｖreadと、参照電圧生成部４０から供給された参照電圧Ｖrefとを比較し、その比較結果を信号Ｓoutとして出力するものである。
この構成により、記憶素子１０から情報を読み出す際、読出部３０が、記憶素子１０における電気ヒューズ１１およびアンチヒューズ１２の抵抗状態に応じた読出電圧Ｖreadを生成するとともに、参照電圧生成部４０が参照電圧Ｖrefを生成し、比較器５０が、その読出電圧Ｖreadと、参照電圧Ｖrefとを比較する。具体的には、後述するように、書込部２０において、ブロートランジスタ２１がオン状態になるとともに、０Ｖの電圧Ｖdcがアンチヒューズ１２の他端に供給される。これにより、電気ヒューズ１１の他端とアンチヒューズ１２の他端にはともに０Ｖが印加され、電気ヒューズ１１およびアンチヒューズ１２が、互いに並列接続されたのと同じ状態になる。そして、読出部３０において、トランジスタ３１，３２がともにオン状態になり、電源からトランジスタ３１，３２を介して記憶素子１０に電流が流れ、読出電圧Ｖreadが生成される。また、参照電圧生成部４０において、トランジスタ４１，４２，４３、またはトランジスタ４１，４２，４４がオン状態になることにより、抵抗値Ｒth1または抵抗値Ｒth2に応じた参照電圧Ｖrefが生成される。そして、比較器５０が、その読出電圧Ｖreadと、参照電圧Ｖrefとを比較することにより、情報が読み出されるようになっている。
（記憶素子１０）
図２は、記憶素子１０および書込トランジスタ２２のレイアウトの一例を表すものであり、（Ａ）は回路図を示し、（Ｂ）は平面図を示し、（Ｃ）は、（Ｂ）におけるＩＩ−ＩＩ矢視方向の断面図を示す。なお、この例では、説明の便宜上、電気ヒューズ１１の他端は、接地されている。
シリコン基板である基板ＳＵＢには、ＮウェルＮ１１およびＰウェルＰ１８が形成されている。また、基板ＳＵＢの表面には、一部を除き、酸化膜ＳＴＩ（Shallow Trench Isolation）が形成されている。
ＮウェルＮ１１には、拡散層Ｐ１２，Ｎ１３，Ｎ１４，Ｐ１６，Ｎ１７が形成されている。拡散層Ｐ１２，Ｐ１６はＰ型拡散層であり、拡散層Ｎ１３，Ｎ１４，Ｎ１７はＮ型拡散層である。拡散層Ｐ１２における酸化膜ＳＴＩの上部には、絶縁層３、ポリシリコン層４、およびシリサイド層５が、この順で積層されるとともに、一方向に延伸するように形成されている。このうちのポリシリコン層４、およびシリサイド層５が電気ヒューズ１１を構成する。この電気ヒューズ１１は、後述するように、ストレスが印加されることにより、シリサイド層５が溶解し、あるいはポリシリコン層４がアモルファス状態に変化して、抵抗値が増大するようになっている。電気ヒューズ１１の延伸方向における両側には、配線層Ｍ１に導くためのコンタクトＣＮＴが形成されている。拡散層Ｎ１３には、酸化膜ＳＴＩが形成されていない部分（シリコン部分Ｓ１３）があり、絶縁層３、ポリシリコン層４、およびシリサイド層５からなる３層は、このシリコン部分Ｓ１３の上部にまで延伸している。この３層とシリコン部分Ｓ１３とがオーバーラップした部分は、アンチヒューズ１２を構成する。すなわち、アンチヒューズ１２は、ストレスが印加されることにより、絶縁層３が破壊され、抵抗値が減少するようになっている。拡散層Ｎ１４は、ＮウェルＮ１１に電位を供給するためのものである。この拡散層Ｎ１４には、酸化膜ＳＴＩが形成されていない部分（シリコン部分Ｓ１４）があり、このシリコン部分Ｓ１４上には、配線層Ｍ１に導くためのコンタクトＣＮＴが形成されている。
拡散層Ｐ１６には、酸化膜ＳＴＩが形成されていない部分（シリコン部分Ｓ１６）があり、このシリコン部分Ｓ１６には、書込トランジスタ２２が形成される。そしてこの書込トランジスタ２２のドレインは、コンタクトＣＮＴおよび配線層Ｍ１を介して、電気ヒューズ１１の一端およびアンチヒューズ１２の一端に接続されている。拡散層Ｎ１７は、ＮウェルＮ１１に電位（電源電圧ＶＤＤ）を供給するためのものである。この拡散層Ｎ１７には、酸化膜ＳＴＩが形成されていない部分（シリコン部分Ｓ１７）があり、このシリコン部分Ｓ１７上には、配線層Ｍ１に導くためのコンタクトＣＮＴが形成されている。
ＰウェルＰ１８には、拡散層Ｐ１９が形成されている。拡散層Ｐ１９は、Ｐ型拡散層である。この拡散層Ｐ１９には、酸化膜ＳＴＩが形成されていない部分（シリコン部分Ｓ１９）があり、このシリコン部分Ｓ１９上には、配線層Ｍ１に導くためのコンタクトＣＮＴが形成されている。この例では、ＰウェルＰ１８は接地されており、コンタクトＣＮＴおよび配線Ｍ１を介して、電気ヒューズ１１の他端に電位（０Ｖ）を供給するようになっている。
図３は、電気ヒューズ１１の、図２におけるＩＩＩ−ＩＩＩ矢視方向の断面図を示す。図３に示したように、電気ヒューズ１１は、絶縁層３の上に形成されたポリシリコン層４と、ポリシリコン層４の上に形成されたシリサイド層５とにより構成される。このポリシリコン層４は、ストレスが印加されていない初期状態では、結晶性を有している。絶縁層３、ポリシリコン層、およびシリサイド層５の側面には、例えば酸化膜や窒化膜などで構成されたサイドウォール６が設けられている。そして、シリサイド層５、サイドウォール６、および酸化膜ＳＴＩを覆うように、保護膜７（絶縁膜）が設けられている。
なお、電気ヒューズ１１の構成は、図３に示す例に限定されず、少なくとも、ポリシリコン層４およびシリサイド層５を含む構成であればよく、例えば、サイドウォール６や保護膜７を形成しなくてもよい。
次に、電気ヒューズ１１における抵抗状態について説明する。この電気ヒューズ１１は、３つの識別可能な抵抗状態（低抵抗状態、中抵抗状態、高抵抗状態）を有するものである。低抵抗状態は、ストレスが印加されていない初期の状態を示し、中抵抗状態および高抵抗状態は、ストレスが印加されたあとの状態である。
図４は、電気ヒューズ１１の抵抗値Ｒｅと、電気ヒューズ１１に加えるストレスとの関係を表すものである。この例では、電気ヒューズ１１に電流（以下ブロー電流Ｉblowという）を供給することにより、電気ヒューズ１１にストレスを印加している。
ストレスが印加されていない状態では、抵抗値Ｒｅは、抵抗値ＲeLである。ここで、抵抗値ＲeLは、例えば数百Ω程度である。このような低抵抗状態（抵抗値ＲeL）にある電気ヒューズ１１にブロー電流Ｉblowを流すと、電気ヒューズ１１が発熱して、その抵抗値Ｒｅが低抵抗状態の抵抗値ＲeLよりも増大する。そして、ブロー電流Ｉblowが電流Ｉblow1程度になると、電気ヒューズ１１の抵抗値Ｒｅは飽和し（飽和領域１０１）、抵抗値ＲeM程度（中抵抗状態）になる。この中抵抗状態における抵抗値ＲeMは、例えば数千Ω程度である。この飽和領域１０１では、電気ヒューズ１１には、サリサイドＥＭ（Electro Migration）が生じている。
図５は、電気ヒューズ１１にサリサイドＥＭが生じた状態（サリサイドＥＭ状態）を表すものである。サリサイドＥＭ状態は、このように、シリサイド層５が溶解してなくなり、ポリシリコン層４が残った状態である。このような状態では、ブロー電流Ｉblowをやや変化させても、ポリシリコン層４にはダメージを殆ど与えず、それゆえ、電気ヒューズ１１の抵抗値Ｒｅは抵抗値ＲeMから殆ど変化しない。
さらにブロー電流Ｉblowを大きくすると、電気ヒューズ１１の抵抗値は一転して増加しはじめる（領域１０２）。この状態では、ポリシリコン層４が溶解し始める（Ｓｉメルティング）。そして、ブロー電流Ｉblowが電流Ｉblow2程度になると、電気ヒューズ１１の抵抗値Ｒｅは再度飽和し（飽和領域１０３）、抵抗値ＲeH程度（高抵抗状態）になる。この高抵抗状態における抵抗値ＲeHは、例えば数万Ω程度である。この飽和領域１０３では、電気ヒューズ１１のポリシリコン層４にダメージが生じている。
図６は、電気ヒューズ１１にダメージが生じた状態を表すものである。ポリシリコン層４は、この例では、アモルファス状態になっている。また、例えば、ポリシリコン層４の一部が切断したり、あるいは一部が変形したりすることもある。このような状態では、ブロー電流Ｉblowを変化させても、ポリシリコン層４の状態は殆ど変化しない。それゆえ、ブロー電流Ｉblowを変化させても、電気ヒューズ１１の抵抗値Ｒｅは抵抗値ＲeHから殆ど変化しない。
このように、電気ヒューズ１１は、３つの抵抗状態（低抵抗状態、中抵抗状態、高抵抗状態）を有し、ストレスに応じて、より抵抗値Ｒｅの高い状態に変化する。
一方、アンチヒューズ１２は、２つの抵抗状態（低抵抗状態および高抵抗状態）を有する。アンチヒューズ１２の抵抗値Ｒａは、ストレスに応じてより低い値に変化する。具体的には、ストレスが印加されていない状態では、アンチヒューズ１２の抵抗値Ｒａは、抵抗値ＲaH（高抵抗状態）である。そして、ストレスが印加されると、このアンチヒューズ１２の抵抗値Ｒａは、抵抗値ＲaL（低抵抗状態）に変化する。この抵抗値ＲaLは、例えば数百Ω程度である。
この構成により、記憶素子１０には、３回までストレス（ストレスＳＴ１〜ＳＴ３）を印加することができる。ストレスＳＴ１は、電気ヒューズ１１の抵抗状態を低抵抗状態（抵抗値ＲeL）から中抵抗状態（抵抗値ＲeM）に変化させるものであり、ストレスＳＴ２は、電気ヒューズ１１の抵抗状態を高抵抗状態（抵抗値ＲeH）に変化させるものであり、ストレスＳＴ３は、アンチヒューズ１２の抵抗状態を高抵抗状態（抵抗値ＲaH）から低抵抗状態（抵抗値ＲaL）に変化させるものである。これらのストレスＳＴ１〜ＳＴ３の条件（電圧、電流、および期間）は、後述するように、互いに異なるように設定されている。
図７は、ストレスＳＴ１〜ＳＴ３を印加する場合における、記憶素子１０全体の抵抗値ＲＲの変化を表すものである。この抵抗値ＲＲは、電気ヒューズ１１とアンチヒューズ１２とを並列接続したときの抵抗値である。すなわち、記憶素子１０から情報を読み出す際は、電気ヒューズ１１とアンチヒューズ１２とが互いに並列接続されたのと同じ状態になることを考慮し、記憶素子１０全体の抵抗状態を示すものとして、この抵抗値ＲＲを用いている。図７において、（Ａ）は初期状態（ストレスを印加する前の状態）における抵抗値ＲＲの分布を示し、（Ｂ）はストレスＳＴ１を印加した後における抵抗値ＲＲの分布を示し、（Ｃ）はストレスＳＴ２を印加した後における抵抗値ＲＲの分布を示し、（Ｄ）はストレスＳＴ３を印加した後における抵抗値ＲＲの分布を示す。
初期状態では、電気ヒューズ１１は低抵抗状態（抵抗値ＲeL）であり、アンチヒューズ１２は高抵抗状態（抵抗値ＲaH）である。よって、記憶素子１０全体の抵抗値ＲＲは、図７（Ａ）に示したように、抵抗値ＲeLと同程度になる。
ストレスＳＴ１を印加すると、電気ヒューズ１１の抵抗状態は中抵抗状態（抵抗値ＲeM）になる。このとき、アンチヒューズ１２の抵抗状態は、高抵抗状態（抵抗値ＲaH）のままである。よって、記憶素子１０全体の抵抗値ＲＲは、図７（Ｂ）に示したように、抵抗値ＲeMと同程度になる。
また、ストレスＳＴ２を印加すると、電気ヒューズ１１の抵抗状態は高抵抗状態（抵抗値ＲeH）になる。このとき、アンチヒューズ１２の抵抗状態は、高抵抗状態（抵抗値ＲaH）のままである。よって、記憶素子１０全体の抵抗値ＲＲは、図７（Ｃ）に示したように、抵抗値ＲeHと同程度になる。
また、ストレスＳＴ３を印加すると、アンチヒューズ１２の抵抗状態は低抵抗状態（抵抗値ＲaL）になる。よって、記憶素子１０全体の抵抗値ＲＲは、図７（Ｄ）に示したように、抵抗値ＲaLと同程度になる。
このように、記憶素子１０には、３回までストレス（ストレスＳＴ１〜ＳＴ３）を印加することができる。これにより、半導体装置１では、情報を３回まで書き込むことができる。言い換えれば、半導体装置１は、１回だけ情報を書き込むことができるいわゆるＯＴＰとは異なり、情報をさらに書き換えることができるようになっている。
ここで、電気ヒューズ１１の他端は、本開示における「第１の入力ノード」の一具体例に対応する。電気ヒューズ１１の一端およびアンチヒューズ１２の一端は、本開示における「第２の入力ノード」の一具体例に対応する。アンチヒューズ１２の他端は、本開示における「第３の入力ノード」の一具体例に対応する。ここで、ノードとは、必ずしも結節点を表すものではなく、回路上の任意の一点を表すものである。電圧Ｖef1は、本開示における「第１のストレス電圧」の一具体例に対応する。電圧Ｖafは、本開示における「第２のストレス電圧」の一具体例に対応する。電圧Ｖef2は、本開示における「第３のストレス電圧」の一具体例に対応する。制御部８および書込部２０は、本開示における「制御部」の一具体例に対応する。参照電圧生成部４０は、本開示における「電圧生成部」の一具体例に対応する。比較器５０は、本開示における「比較部」の一具体例に対応する。
［動作および作用］
続いて、本実施の形態の半導体装置１の動作および作用について説明する。
（全体動作概要）
まず、図１などを参照して、半導体装置１の全体動作概要を説明する。記憶素子１０への情報の書き込みや、記憶素子１０に記憶された情報の読み出しを制御する。書込部２０は、記憶素子１０に対して情報を書き込む。読出部３０は、記憶素子１０から情報を読み出す際に、記憶素子１０の電気ヒューズ１１およびアンチヒューズ１２における抵抗状態に応じた読出電圧Ｖreadを生成する。参照電圧生成部４０は、参照電圧Ｖrefを生成する。比較器５０は、読出電圧Ｖreadと参照電圧Ｖrefとを比較し、その比較結果を信号Ｓoutとして出力する。
（詳細動作）
半導体装置１では、電気ヒューズ１１に対して２回情報を書き込み、その後、アンチヒューズ１２に対して１回情報を書き込むことができる。すなわち、半導体装置１には、記憶素子１０に対して３回まで情報を書き込むことができる。
図８は、３回の書込動作ＷＯ１〜ＷＯ３の前後における、記憶素子１０全体の抵抗値ＲＲを表すものである。
第１回目の書込動作ＷＯ１を行う前の初期状態では、上述したように、電気ヒューズ１１は低抵抗状態（抵抗値ＲeL）であり、アンチヒューズ１２は高抵抗状態（抵抗値ＲaH）である。よって、抵抗値ＲＲは、抵抗値ＲeLと同程度になる。
第１回目の書込動作ＷＯ１では、記憶素子１０に対して“１”を書き込む場合には、書込部２０は、記憶素子１０にストレスＳＴ１を印加し、電気ヒューズ１１の抵抗状態を、低抵抗状態（抵抗値ＲeL）から中抵抗状態（抵抗値ＲeM）に変化させる。その際、アンチヒューズ１２の状態は高抵抗状態（抵抗値ＲaH）のままである。よって、記憶素子１０全体の抵抗値ＲＲは、抵抗値ＲeMと同程度になる。また、記憶素子１０に対して“０”を書き込む場合には、書込部２０は、記憶素子１０に対してストレスを印加しない。よって、電気ヒューズ１１の抵抗状態は、低抵抗状態（抵抗値ＲeL）のままであり、アンチヒューズ１２の抵抗状態は、高抵抗状態（抵抗値ＲaH）のままであるため、抵抗値ＲＲは、抵抗値ＲeLと同程度になる。
この書込動作ＷＯ１後における、記憶素子１０の“１”または“０”の記憶状態は、抵抗素子４５の抵抗値Ｒth1をしきい値として比較することにより識別可能である。具体的には、読出部３０は、記憶素子１０の抵抗値ＲＲに応じた読出電圧Ｖreadを生成し、参照電圧生成部４０は、抵抗素子４５の抵抗値Ｒth1に応じた参照電圧Ｖrefを生成し、比較器５０が、この読出電圧Ｖreadと参照電圧Ｖrefとを比較することにより、記憶素子１０における記憶状態を識別することができる。
第２回目の書込動作ＷＯ２では、記憶素子１０に対して“１”を書き込む場合には、書込部２０は、記憶素子１０にストレスＳＴ２を印加し、電気ヒューズ１１の抵抗状態を、高抵抗状態（抵抗値ＲeH）に変化させる。その際、アンチヒューズ１２の状態は高抵抗状態（抵抗値ＲaH）のままである。よって、記憶素子１０全体の抵抗値ＲＲは、抵抗値ＲeHと同程度になる。また、記憶素子１０に対して“０”を書き込む場合には、書込部２０は、記憶素子１０に対してストレスを印加しない。よって、電気ヒューズ１１の抵抗状態は、低抵抗状態（抵抗値ＲeL）または中抵抗状態（抵抗値ＲeM）のままであり、アンチヒューズ１２の抵抗状態は、高抵抗状態（抵抗値ＲaH）のままであるため、抵抗値ＲＲは、抵抗値ＲeLと同程度または抵抗値ＲeMと同程度になる。
この書込動作ＷＯ２後における、記憶素子１０の“１”または“０”の記憶状態は、抵抗素子４６の抵抗値Ｒth2をしきい値として比較することにより識別可能である。具体的には、読出部３０は、記憶素子１０の抵抗値ＲＲに応じた読出電圧Ｖreadを生成し、参照電圧生成部４０は、抵抗素子４６の抵抗値Ｒth2に応じた参照電圧Ｖrefを生成し、比較器５０が、この読出電圧Ｖreadと参照電圧Ｖrefとを比較することにより、記憶素子１０における記憶状態を識別することができる。
第３回目の書込動作ＷＯ３では、記憶素子１０に対して“１”を書き込む場合には、書込部２０は、記憶素子１０にストレスＳＴ２を印加し、電気ヒューズ１１の抵抗状態を、高抵抗状態（抵抗値ＲeH）に変化させる。その際、アンチヒューズ１２の状態は高抵抗状態（抵抗値ＲaH）のままである。よって、記憶素子１０全体の抵抗値ＲＲは、抵抗値ＲeHと同程度になる。また、記憶素子１０に対して“０”を書き込む場合には、書込部２０は、記憶素子１０にストレスＳＴ３を印加し、アンチヒューズ１２の抵抗状態を、高抵抗状態（抵抗値ＲaH）から低抵抗状態（抵抗値ＲaL）に変化させる。これにより、抵抗値ＲＲは、抵抗値ＲaLと同程度になる。
この書込動作ＷＯ３後における、記憶素子１０の“１”または“０”の記憶状態は、２回目の書込動作ＷＯ２後と同様に、抵抗素子４６の抵抗値Ｒth2をしきい値として比較することにより識別可能である。すなわち、書込動作ＷＯ２後と、書込動作ＷＯ３後では、同じしきい値を用いることができる。
半導体装置１では、過去に書込動作を行った回数についての情報が、メモリ９に記憶されている。そして、制御部８は、記憶素子１０に対して情報を書き込む際、このメモリ９に記憶された情報に基づいて、書込動作ＷＯ１〜ＷＯ３のいずれにより情報を書き込むかを判断する。また、制御部８は、記憶素子１０から情報を読み出す際、このメモリ９に記憶された情報に基づいて、しきい値（抵抗値Ｒth1，Ｒth2）を選択する。
（書込動作ＷＯ１〜ＷＯ３について）
次に、書込動作ＷＯ１〜ＷＯ３について詳細に説明する。半導体装置１では、書込動作ＷＯ１〜ＷＯ３において、ストレスＳＴ１〜ＳＴ３を記憶素子１０に印加することにより、記憶素子１０全体の抵抗値ＲＲを図８に示したように設定する。これらのストレスＳＴ１〜ＳＴ３を印加する際には、制御部８が、メモリ９に記憶されている情報、および書き込むべき情報に基づいて、ストレス条件を設定し、ストレスＳＴ１〜ＳＴ３を印加する。
図９は、記憶素子１０に印加されるストレスを表すものであり、（Ａ）は制御信号Ｓｗの波形を示し、（Ｂ）は記憶素子１０に印加されるストレスの電圧波形を示す。制御部８は、ストレスを印加する際、電圧Ｖdcおよび電圧Ｖfuseを設定するとともに、パルス形状を有する制御信号Ｓｗを生成する（図９（Ａ））。これにより、書込トランジスタ２２は、制御信号Ｓｗが低レベルである期間（時間Ｔblow）だけオン状態になり、電圧Ｖfuseを記憶素子１０に印加する（図９（Ｂ））。制御部８は、印加しようとするストレスＳＴ１〜ＳＴ３に応じて、電圧Ｖfuse，Ｖdcおよび制御信号Ｓｗを生成し出力する。
図１０は、ストレスＳＴ１〜ＳＴ３を印加する場合における電圧Ｖfuseおよび電圧Ｖdcを表すものである。電圧Ｖfuseは、ストレスＳＴ１を印加する場合には正の電圧Ｖef1であり、ストレスＳＴ２を印加する場合には、この電圧Ｖef1よりも大きい電圧Ｖef2であり、ストレスＳＴ３を印加する場合には負の電圧Ｖafである。また、電圧Ｖdcは、ストレスＳＴ１〜ＳＴ３を印加する場合には正の電圧Ｖdc1である。すなわち、制御部８は、ストレスＳＴ１，ＳＴ２を印加するときは、電圧Ｖdc1と同じ極性の電圧Ｖef1，Ｖef2を電圧Ｖfuseとして出力し、ストレスＳＴ３を印加するときは、電圧Ｖdc1と反対の極性の電圧Ｖafを電圧Ｖfuseとして生成する。
また、制御部８は、ストレスＳＴ１〜ＳＴ３において、互いに異なるパルス幅を有する制御信号Ｓｗを生成する。具体的には、例えば、ストレスＳＴ２では、ストレスＳＴ１に比べて、パルス幅を広くすることができる。これにより、ストレスＳＴ２では、ストレスＳＴ１に比べて、記憶素子１０に対して、より長い時間Ｔblowにおいてより高いブロー電圧Ｖblow（電圧Ｖef2）が印加されるため、ブロー電流Ｉblow（図４）がより大きくなる。
次に、このようなストレスＳＴ１〜ＳＴ３を印加するときの動作を説明する。
図１１は、ストレスＳＴ１，ＳＴ２を印加するときの動作を表すものである。ストレスＳＴ１，ＳＴ２を印加する場合には、制御部８は、信号Ｓblowを高レベルにするとともに、電圧Ｖdcを正の電圧Ｖdc1にする。これにより、ブロートランジスタ２１はオン状態になり電気ヒューズ１１の他端が接地されるとともに、アンチヒューズ１２の他端に電圧Ｖdc1が印加される。
そして、制御部８は、記憶素子１０に対して、図９，１０に示したように、電圧Ｖfuseとして、ストレスＳＴ１，ＳＴ２に応じた正の電圧Ｖef1，Ｖef2を出力するとともに、制御信号Ｓｗとしてパルス波形を出力する。これにより、制御信号Ｓｗが低レベルである期間（時間Ｔblow）において、電気ヒューズ１１の一端に電圧Ｖef1，Ｖef2が印加され、書込トランジスタ２２、電気ヒューズ１１、ブロートランジスタ２１の順に電流が流れる。すなわち、電気ヒューズ１１の両端間に電流が流れ、電気ヒューズ１１の抵抗値は、ストレスＳＴ１を印加した場合には中抵抗状態（抵抗値ＲeM）に変化し、ストレスＳＴ２を印加した場合には高抵抗状態（抵抗値ＲeH）に変化する。
その際、電圧Ｖef1，Ｖef2は、電圧Ｖdc1と同じ正の電圧であるため、アンチヒューズ１２は、高抵抗状態を維持することができる。すなわち、例えば、アンチヒューズ１２の他端に、正の電圧Ｖdc1ではなく０Ｖが印加されている場合には、アンチヒューズ１２の両端間の電位差は、電圧Ｖef1，Ｖef2になるため、電圧Ｖef1，Ｖef2が十分に大きい場合には、アンチヒューズ１２の抵抗状態が変化してしまうおそれがある。また、特許文献１に記載にした発明でも、同様に、例えば電気ヒューズの抵抗値を増大させるためのストレスを印加すると、それと同じ電圧がアンチヒューズにも印加されるため、そのアンチヒューズの抵抗状態が変化してしまうおそれがある。一方、この半導体装置１では、電圧Ｖef1，Ｖef2を、電圧Ｖdc1と同じ極性の電圧にしたので、アンチヒューズ１２の両端間の電位差を小さくすることができ、アンチヒューズ１２の抵抗状態が変化するおそれを低減することができる。これにより、半導体装置１では、記憶した情報の信頼性を高めることができる。
図１２は、ストレスＳＴ３を印加するときの動作を表すものである。ストレスＳＴ３を印加する際、制御部８は、図９，１０に示したように、電圧Ｖfuseとして、負の電圧Ｖafを出力するとともに、制御信号Ｓｗとしてパルス波形を出力する。これにより、制御信号Ｓｗが低レベルである期間（時間Ｔblow）において、アンチヒューズ１２の他端に電圧Ｖafが印加され、アンチヒューズ１２の両端間に電位差（Ｖdc1−Ｖaf＝Ｖdc1＋｜Ｖaf｜）が生じ、アンチヒューズ１２が高抵抗状態（抵抗値ＲaH）から低抵抗状態（抵抗値ＲaL）に変化し、アンチヒューズ１２、書込トランジスタ２２の順に電流が流れる。
その際、電圧Ｖafは、電圧Ｖdc1と異なる負の電圧であるため、アンチヒューズ１２は、の抵抗状態をより確実に変化させることができる。すなわち、例えば、アンチヒューズ１２の他端に、正の電圧Ｖdc1ではなく０Ｖが印加されている場合には、アンチヒューズ１２の両端間の電位差は｜Ｖaf｜（電圧Ｖafの絶対値）になるため、この電圧Ｖafの絶対値が十分に大きくない場合には、アンチヒューズ１２の抵抗状態が十分に変化しないおそれがある。一方、この半導体装置１では、電圧Ｖafを、電圧Ｖdc1と異なる極性の電圧にしたので、アンチヒューズ１２の両端間の電位差を大きくすることができ、アンチヒューズ１２の抵抗状態をより確実に変化させることができる。
このようにして、ストレスＳＴ１〜ＳＴ３により、電気ヒューズ１１およびアンチヒューズ１２の抵抗状態が変化する。半導体装置１では、書込動作ＷＯ１〜ＷＯ３において、このようなストレスＳＴ１〜ＳＴ３を記憶素子１０に印加することにより、記憶素子１０全体の抵抗値ＲＲが図８に示したように設定される。
（読出動作について）
次に、書込動作ＷＯ１〜ＷＯ３により情報を書き込んだ後における読出動作について、それぞれ説明する。制御部８は、記憶素子１０から情報を読み出す際、メモリ９に記憶されている、過去に書込動作を行った回数についての情報に基づいて、読出条件（参照電圧Ｖref）を設定する。
図１３は、書込動作ＷＯ１後における情報の読出動作を表すものである。書込動作ＷＯ１の後、記憶素子１０から情報を読み出す際、制御部８は、制御信号Ｓblowを高レベルにし、制御信号Ｓｗを高レベルにし、電圧Ｖdcを０Ｖにする。これにより、ブロートランジスタ２１はオン状態になり電気ヒューズ１１の他端は接地され、書込トランジスタ２２はオフ状態になり、アンチヒューズ１２の他端には０Ｖが印加される。また、制御部８は、制御信号Ｓｒ１を低レベルにするとともに、制御信号Ｓｒ２を高レベルにする。これにより、トランジスタ３１，３２がオン状態になり、トランジスタ３１、トランジスタ３２、電気ヒューズ１１、ブロートランジスタ２１の順に電流が流れる。すなわち、書込動作ＷＯ１後では、図８に示したように、電気ヒューズ１１は低抵抗状態（抵抗値ＲeL）または中抵抗状態（抵抗値ＲeH）であり、アンチヒューズ１２は高抵抗状態（抵抗値ＲaH）であるので、電流はアンチヒューズ１２には殆ど流れない。このようにして、読出部３０は、記憶素子１０全体の抵抗値ＲＲ（図８）に応じた読出電圧Ｖreadを出力する。
また、制御部８は、制御信号Ｓｒ３を低レベルにするとともに、制御信号Ｓｒ４を高レベルにする。これにより、トランジスタ４１,４２はオン状態になる。そして、制御部８は、参照電圧生成部４０に対して、抵抗素子４５（抵抗値Ｒth1）に基づいて参照電圧Ｖrefを生成するように指示する。具体的には、制御信号Ｓｒ５を高レベルにし、制御信号Ｓｒ６を低レベルにする。これにより、トランジスタ４３がオン状態になるとともに、トランジスタ４４がオフ状態になり、トランジスタ４１、トランジスタ４２、抵抗素子４５、トランジスタ４３の順に電流が流れる。このようにして、参照電圧生成部４０は、抵抗素子４５の抵抗値Ｒth1に応じた参照電圧Ｖrefを生成し出力する。そして、比較器５０は、読出電圧Ｖreadと参照電圧Ｖrefとを比較する。このようにして、半導体装置１では、記憶素子１０から情報の読み出しをすることができる。
図１４は、書込動作ＷＯ２，ＷＯ３後における情報の読出動作を表すものである。書込動作ＷＯ２の後には、書込動作ＷＯ２の後と同様に、トランジスタ３１、トランジスタ３２、電気ヒューズ１１、ブロートランジスタ２１の順に電流が流れる。すなわち、書込動作ＷＯ２後では、図８に示したように、アンチヒューズ１２は高抵抗状態（抵抗値ＲaH）であるので、電流はアンチヒューズ１２には殆ど流れない。また、書込動作ＷＯ３の後には、アンチヒューズ１２が高抵抗状態（抵抗値ＲaH）である場合には、同様にトランジスタ３１、トランジスタ３２、電気ヒューズ１１、ブロートランジスタ２１の順に電流が流れ、アンチヒューズ１２は低抵抗状態（抵抗値ＲaL）である場合には、トランジスタ３１、トランジスタ３２、アンチヒューズ１２の順に電流が流れる。このようにして、読出部３０は、記憶素子１０全体の抵抗値ＲＲ（図８）に応じた読出電圧Ｖreadを出力する。
また、制御部８は、参照電圧生成部４０に対して、抵抗素子４６（抵抗値Ｒth2）に基づいて参照電圧Ｖrefを生成するように指示する。具体的には、制御信号Ｓｒ５を低レベルにし、制御信号Ｓｒ６を高レベルにする。これにより、トランジスタ４３がオフ状態になるとともに、トランジスタ４４がオン状態になり、トランジスタ４１、トランジスタ４２、抵抗素子４６、トランジスタ４４の順に電流が流れる。このようにして、参照電圧生成部４０は、抵抗素子４６の抵抗値Ｒth2に応じた参照電圧Ｖrefを生成し出力する。そして、比較器５０は、読出電圧Ｖreadと参照電圧Ｖrefとを比較する。このようにして、半導体装置１では、記憶素子１０から情報の読み出しをすることができる。
［効果］
以上のように本実施の形態では、電気ヒューズに加えアンチヒューズを設けるようにしたので、情報を書き換える回数を増やすことができる。
本実施の形態では、電気ヒューズにストレスを印加する際、アンチヒューズの他端に正の電圧Ｖdc1を印加するとともに、アンチヒューズの一端および電気ヒューズの一端に電圧Ｖdc1と同じ極性の電圧Ｖfuse（電圧Ｖef1，Ｖef2）を印加したので、アンチヒューズの抵抗状態が変化するおそれを低減することができ、信頼性を高めることができる。
本実施の形態では、アンチヒューズにストレスを印加する際、アンチヒューズの一端および電気ヒューズの一端に電圧Ｖdc1と異なる極性の電圧Ｖfuse（電圧Ｖaf）を印加したので、アンチヒューズの抵抗状態をより確実に変化させることができる。
［変形例１］
上記実施の形態では、１つの記憶素子１０を設けたが、これに限定されるものではなく、これに代えて、例えば、図１５に示したように、複数の記憶素子（この例では２つの記憶素子１０Ａ，１０Ｂ）を設けてもよい。この半導体装置１Ａは、制御部８Ａと、記憶素子１０Ａ，１０Ｂと、書込部２０Ａと、制御部８Ａとを備えている。制御部８Ａは、制御信号ＳblowA，ＳblowBを出力するものである。
記憶素子１０Ａは、電気ヒューズ１１Ａと、アンチヒューズ１２Ａとを有している。電気ヒューズ１１Ａの一端は、書込部２０Ａのトランジスタ２３Ａのドレインに接続されるとともに、書込トランジスタ２２のドレインなどに接続され、他端は、書込部２０Ａのブロートランジスタ２１Ａのドレインに接続されている。アンチヒューズ１２Ａの一端は、トランジスタ２３Ａのソースに接続され、他端には制御部８Ａから電圧Ｖdcが供給されている。
記憶素子１０Ｂは、電気ヒューズ１１Ｂと、アンチヒューズ１２Ｂとを有している。電気ヒューズ１１Ｂの一端は、書込部２０Ａのトランジスタ２３Ｂのドレインに接続されるとともに、書込トランジスタ２２のドレインなどに接続され、他端は、書込部２０Ｂのブロートランジスタ２１Ａのドレインに接続されている。アンチヒューズ１２Ｂの一端は、トランジスタ２３Ｂのソースに接続され、他端には制御部８Ａから電圧Ｖdcが供給されている。
書込部２０Ａは、ブロートランジスタ２１Ａ，２１Ｂと、トランジスタ２３Ａ，２３Ｂとを有している。ブロートランジスタ２１Ａのドレインは、電気ヒューズ１１Ａの他端に接続され、ゲートはトランジスタ２３Ａのゲートに接続されるとともに、制御部８Ａから制御信号ＳblowAが供給され、ソースは接地されている。ブロートランジスタ２１Ｂのドレインは、電気ヒューズ１１Ｂの他端に接続され、ゲートはトランジスタ２３Ｂのゲートに接続されるとともに、制御部８Ａから制御信号ＳblowBが供給され、ソースは接地されている。トランジスタ２３Ａは、例えばＮチャンネルＭＯＳ型のＦＥＴにより構成されるものであり、ドレインは電気ヒューズ１１Ａの一端に接続されるとともに、書込トランジスタ２２のドレインなどに接続され、ゲートはブロートランジスタ２１Ａのゲートに接続されるとともに、制御部８Ａから制御信号ＳblowAが供給され、ソースはアンチヒューズ１２Ａの一端に接続されている。トランジスタ２３Ｂは、例えばＮチャンネルＭＯＳ型のＦＥＴにより構成されるものであり、ドレインは電気ヒューズ１１Ｂの一端に接続されるとともに、書込トランジスタ２２のドレインなどに接続され、ゲートはブロートランジスタ２１Ｂのゲートに接続されるとともに、制御部８Ａから制御信号ＳblowBが供給され、ソースはアンチヒューズ１２Ｂの一端に接続されている。
この構成により、半導体装置１Ａでは、記憶素子１０Ａ，１０Ｂに対して情報を書き込むことができるとともに、記憶素子１０Ａ，１０Ｂから情報を読み出すことができる。具体的には、例えば、制御信号ＳblowAを高レベルにするとともに、制御信号ＳblowBを低レベルにすることにより、記憶素子１０Ａに対して情報を書き込み、または記憶素子１０Ａから情報を読み出すことができる。同様に、例えば、制御信号ＳblowAを低レベルにするとともに、制御信号ＳblowBを高レベルにすることにより、記憶素子１０Ｂに対して情報を書き込み、または記憶素子１０Ｂから情報を読み出すことができる。
［変形例２］
上記実施の形態では、ストレスＳＴ１を印加する際の電圧Ｖfuse（電圧Ｖef1）が、ストレスＳＴ２の印加する際の電圧Ｖfuse（電圧Ｖef2）と異なるようにしたが、これに限定されるものではなく、これに代えて、例えば、ストレスＳＴ１，ＳＴ２を印加する際の電圧Ｖfuseは同じにしつつ、図１６に示したように、記憶素子１２に対してブロー電流Ｉblowを供給するパスを複数（この例では２つ）設け、このパスの数を切り換えることにより異なるストレスＳＴ１，ＳＴ２を印加するようにしてもよい。この半導体装置１Ｃは、制御部８Ｃと、書き込み部２０Ｃを備えている。制御部８Ｃは、制御信号ＳｗＡ，ＳｗＢを出力する。書き込み部２０Ｃは、書込トランジスタ２２Ａ，２２Ｂを有している。書込トランジスタ２２Ａ，２２Ｂのドレインは、互いに接続されるとともに、制御部８Ｃから電圧Ｖfuseが供給され、ソースは互いに接続されるとともに、電気ヒューズ１１の一端およびアンチヒューズ１２の一端などに接続されている。書込トランジスタ２２Ａのゲートには、制御部８Ｃから制御信号ＳｗＡが供給され、書込トランジスタ２２Ｂのゲートには、制御部８Ｃから制御信号ＳｗＢが供給されている。
［変形例３］
上記実施の形態では、記憶素子１０、書込部２０、読出部３０、および比較器５０を一組設けたが、これに限定されるものではなく、これに代えて、例えば、図１７に示したように、複数組（この例ではＮ組）設けてもよい。この例では、参照電圧生成部４０を１つ設け、この参照電圧生成部４０が生成した参照電圧Ｖrefを、Ｎ個の比較器５０に供給している。このように構成することにより、Ｎビットの情報を記憶することができる。
以上、実施の形態および変形例を挙げて本技術を説明したが、本技術はこれらの実施の形態等には限定されず、種々の変形が可能である。
例えば、上記の実施の形態では、３つの識別可能な抵抗状態を有する電気ヒューズ１１を用いて記憶素子１０を構成したが、これに限定されるものではなく、これに代えて、例えば、２つ、または４つ以上の識別可能な抵抗状態を有する電気ヒューズを用いてもよい。
なお、本技術は以下のような構成とすることができる。
（１）第１の入力ノードと第２の入力ノードとの間に挿設された電気ヒューズと、
前記第１の入力ノードとは別々の電圧が印加できるように構成された第３の入力ノードと、前記第２の入力ノードの間に挿設されたアンチヒューズと
を備えた記憶素子。
（２）前記第１の入力ノードは接地され、
前記電気ヒューズは、前記第３の入力ノードに印加された電圧と同じ極性の第１のストレス電圧が前記第２の入力ノードに印加されることにより抵抗状態が変化する
前記（１）に記載の記憶素子。
（３）前記アンチヒューズは、前記第３の入力ノードに印加された電圧と異なる極性の第２のストレス電圧が前記第２の入力ノードに印加されることにより抵抗状態が変化する
前記（２）に記載の記憶素子。
（４）前記電気ヒューズは、少なくとも３つの識別可能な抵抗状態のうちのいずれかをとり得る
前記（２）または（３）に記載の記憶素子。
（５）前記電気ヒューズは、前記ストレス電圧が印加される前において、第１通電層と、その第１導電層の上に形成された第２通電層とを有し、
前記第１のストレス電圧により、前記第１通電層および前記第２通電層のうちの少なくとも一方の状態を変化させることにより、前記電気ヒューズの抵抗状態が変化する
前記（４）に記載の記憶素子。
（６）前記第１通電層は、ポリシリコンで形成され、
前記第２通電層は、シリサイドで形成されている
前記（５）に記載の記憶素子。
（７）前記第１のストレス電圧が前記第２の入力ノードに印加されることにより、前記電気ヒューズの抵抗状態は、低抵抗状態から中抵抗状態に変化し、
前記第３の入力ノードに印加された電圧と同じ極性であって、前記第１のストレス電圧により前記第１の入力ノードと前記第２の入力ノードとの間に発生する電位差よりも大きい電位差を発生する第３のストレス電圧を前記第２の入力ノードに印加されることにより、前記電気ヒューズの抵抗状態は、前記低抵抗状態または前記中抵抗状態から高抵抗状態に変化する
前記（４）に記載の記憶素子。
（８）第１の入力ノードと、第２の入力ノードとの間に挿設された電気ヒューズと、
前記第２の入力ノードと第３の入力ノードとの間に挿設されたアンチヒューズと、
前記第２の入力ノードにストレス電圧を印加するとともに、前記第１の入力ノードおよび前記第３の入力ノードに対して別々の電圧を印加する制御部と
を備えた半導体装置。
（９）前記制御部は、前記第２の入力ノードに前記ストレス電圧を印加する際、前記第１の入力ノードおよび前記第３の入力ノードに、互いに異なる電圧を印加する
前記（８）に記載の半導体装置。
（１０）前記制御部は、前記第１の入力ノードを接地するとともに、
前記第３の入力ノードに印加した電圧と同じ極性の第１のストレス電圧を前記第２の入力ノードに対して印加することにより、前記電気ヒューズの抵抗状態を変化させ、
前記第３の入力ノードに印加した電圧と異なる極性の第２のストレス電圧を前記第２の入力ノードに対して印加することにより、前記アンチヒューズの抵抗状態を変化させる
前記（８）または（９）に記載の半導体装置。
（１１）前記制御部は、前記電気ヒューズの抵抗状態を変化させた後に、前記アンチヒューズの抵抗状態を変化させる
前記（１０）に記載の半導体装置。
（１２）前記制御部は、前記第１の入力ノードを接地するとともに、
前記第１のストレス電圧を前記第２の入力ノードに対して印加することにより、前記電気ヒューズの抵抗状態を低抵抗状態から中抵抗状態に変化させ、
前記第３の入力ノードに印加した電圧と同じ極性であって、前記第１のストレス電圧により前記第１の入力ノードと前記第２の入力ノードとの間に発生する電位差よりも大きい電位差を発生する第３のストレス電圧を前記第２の入力ノードに対して印加することにより、前記電気ヒューズの抵抗状態を前記低抵抗状態または前記中抵抗状態から高抵抗状態に変化させ、
前記第２のストレス電圧を前記第２の入力ノードに対して印加することにより、前記アンチヒューズの抵抗状態を高抵抗状態から低抵抗状態に変化させる
前記（１１）に記載の半導体装置。
（１３）しきい値電圧を生成する電圧生成部と、
前記電気ヒューズおける抵抗状態および前記アンチヒューズにおける抵抗状態の組み合わせに応じた電圧と、前記しきい値電圧とを比較する比較部と
をさらに備え、
前記電圧生成部は、前記第２の入力ノードに対して前記第１のストレス電圧の印加を終了した後に前記しきい値電圧の値を変更する
前記（１２）に記載の半導体装置。
（１４）第１の入力ノードと第２の入力ノードとの間に挿設された電気ヒューズと、前記第２の入力ノードと第３の入力ノードとの間に挿設されたアンチヒューズとを備えた記憶素子の前記第２の入力ノードに対して、前記第３の入力ノードの電圧と同じ極性の第１のストレス電圧を印加することにより、前記電気ヒューズの抵抗状態を変化させ、前記第３の入力ノードの電圧と異なる極性の第２のストレス電圧を印加することにより、前記アンチヒューズの抵抗状態を変化させる
書込方法。
１…半導体装置、３…絶縁層、４…ポリシリコン層、５…シリサイド層、６…サイドヲール、７…保護膜、８…制御部、９…メモリ、１０…記憶素子、１１…電気ヒューズ、１２…アンチヒューズ、２０…書込部、２１…ブロートランジスタ、２２…書込トランジスタ、３０…読出部、３１，３２，４１〜４４…トランジスタ、４０…参照電圧生成部、４５，４６…抵抗素子、５０…比較器、Ｎ１１…Ｎウェル、Ｎ１２…拡散層、Ｐ１３…拡散層、Ｎ１４…拡散層、Ｎ１５…Ｎウェル、Ｎ１６…拡散層、Ｎ１７…拡散層、Ｐ１８…Ｐウェル、Ｎ１９…拡散層、Ｍ１…配線層、ＳＴＩ…酸化膜、Ｒａ，ＲaH，ＲaL，Ｒｅ，ＲeH，ＲeM，ＲeL，Ｒth1，Ｒth2，ＲＲ…抵抗値、Ｓｒ１〜Ｓｒ６，Ｓｗ，Ｓblow…制御信号、ＳＴ１〜ＳＴ３…ストレス、Ｓin，Ｓout…信号、ＳＵＢ…基板、Ｖdc，Ｖfuse，Ｖef1，Ｖef2，Ｖaf…電圧，Ｖread…読出電圧、Ｖref…参照電圧、ＷＯ１〜ＷＯ３…書込動作。

Claims (14)

  1. 第１の入力ノードと第２の入力ノードとの間に挿設された電気ヒューズと、
    前記第１の入力ノードとは別々の電圧が印加できるように構成された第３の入力ノードと、前記第２の入力ノードの間に挿設されたアンチヒューズと
    を備えた記憶素子。
  2. 前記第１の入力ノードは接地され、
    前記電気ヒューズは、前記第３の入力ノードに印加された電圧と同じ極性の第１のストレス電圧が前記第２の入力ノードに印加されることにより抵抗状態が変化する
    請求項１に記載の記憶素子。
  3. 前記アンチヒューズは、前記第３の入力ノードに印加された電圧と異なる極性の第２のストレス電圧が前記第２の入力ノードに印加されることにより抵抗状態が変化する
    請求項２に記載の記憶素子。
  4. 前記電気ヒューズは、少なくとも３つの識別可能な抵抗状態のうちのいずれかをとり得る
    請求項２に記載の記憶素子。
  5. 前記電気ヒューズは、前記ストレス電圧が印加される前において、第１通電層と、その第１導電層の上に形成された第２通電層とを有し、
    前記第１のストレス電圧により、前記第１通電層および前記第２通電層のうちの少なくとも一方の状態を変化させることにより、前記電気ヒューズの抵抗状態が変化する
    請求項４に記載の記憶素子。
  6. 前記第１通電層は、ポリシリコンで形成され、
    前記第２通電層は、シリサイドで形成されている
    請求項５に記載の記憶素子。
  7. 前記第１のストレス電圧が前記第２の入力ノードに印加されることにより、前記電気ヒューズの抵抗状態は、低抵抗状態から中抵抗状態に変化し、
    前記第３の入力ノードに印加された電圧と同じ極性であって、前記第１のストレス電圧により前記第１の入力ノードと前記第２の入力ノードとの間に発生する電位差よりも大きい電位差を発生する第３のストレス電圧を前記第２の入力ノードに印加されることにより、前記電気ヒューズの抵抗状態は、前記低抵抗状態または前記中抵抗状態から高抵抗状態に変化する
    請求項４に記載の記憶素子。
  8. 第１の入力ノードと第２の入力ノードとの間に挿設された電気ヒューズと、
    前記第２の入力ノードと第３の入力ノードとの間に挿設されたアンチヒューズと、
    前記第２の入力ノードにストレス電圧を印加するとともに、前記第１の入力ノードおよび前記第３の入力ノードに対して別々の電圧を印加する制御部と
    を備えた半導体装置。
  9. 前記制御部は、前記第２の入力ノードに前記ストレス電圧を印加する際、前記第１の入力ノードおよび前記第３の入力ノードに、互いに異なる電圧を印加する
    請求項８に記載の半導体装置。
  10. 前記制御部は、前記第１の入力ノードを接地するとともに、
    前記第３の入力ノードに印加した電圧と同じ極性の第１のストレス電圧を前記第２の入力ノードに対して印加することにより、前記電気ヒューズの抵抗状態を変化させ、
    前記第３の入力ノードに印加した電圧と異なる極性の第２のストレス電圧を前記第２の入力ノードに対して印加することにより、前記アンチヒューズの抵抗状態を変化させる
    請求項８に記載の半導体装置。
  11. 前記制御部は、前記電気ヒューズの抵抗状態を変化させた後に、前記アンチヒューズの抵抗状態を変化させる
    請求項１０に記載の半導体装置。
  12. 前記制御部は、前記第１の入力ノードを接地するとともに、
    前記第１のストレス電圧を前記第２の入力ノードに対して印加することにより、前記電気ヒューズの抵抗状態を低抵抗状態から中抵抗状態に変化させ、
    前記第３の入力ノードに印加した電圧と同じ極性であって、前記第１のストレス電圧により前記第１の入力ノードと前記第２の入力ノードとの間に発生する電位差よりも大きい電位差を発生する第３のストレス電圧を前記第２の入力ノードに対して印加することにより、前記電気ヒューズの抵抗状態を前記低抵抗状態または前記中抵抗状態から高抵抗状態に変化させ、
    前記第２のストレス電圧を前記第２の入力ノードに対して印加することにより、前記アンチヒューズの抵抗状態を高抵抗状態から低抵抗状態に変化させる
    請求項１１に記載の半導体装置。
  13. しきい値電圧を生成する電圧生成部と、
    前記電気ヒューズおける抵抗状態および前記アンチヒューズにおける抵抗状態の組み合わせに応じた電圧と、前記しきい値電圧とを比較する比較部と
    をさらに備え、
    前記電圧生成部は、前記第２の入力ノードに対して前記第１のストレス電圧の印加を終了した後に前記しきい値電圧の値を変更する
    請求項１２に記載の半導体装置。
  14. 第１の入力ノードと第２の入力ノードとの間に挿設された電気ヒューズと、前記第２の入力ノードと第３の入力ノードとの間に挿設されたアンチヒューズとを備えた記憶素子の前記第２の入力ノードに対して、前記第３の入力ノードの電圧と同じ極性の第１のストレス電圧を印加することにより、前記電気ヒューズの抵抗状態を変化させ、前記第３の入力ノードの電圧と異なる極性の第２のストレス電圧を印加することにより、前記アンチヒューズの抵抗状態を変化させる
    書込方法。

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