JP4138725B2 - 乱数発生装置及び乱数発生方法 - Google Patents

Description

本発明は、乱数を発生する乱数発生装置及び乱数発生方法に関する。

無線ＩＣタグと呼ばれる、情報を記録する小型のＩＣチップと金属製のアンテナから成る小型のチップがある。無線ＩＣタグには、一般的に１０数バイトから数Ｋバイト程度のメモリが組み込まれており、無線通信によってデータの読み取りや書き込みを行う。無線ＩＣタグの利点は、例えば、固有のＩＤ番号を記憶できることや離れた場所から複数のＩＤ番号を一括で読み取ることができることである。そのため、バーコードに代わるより便利なタグとして、物流管理やトレーサビリティ・システム分野への応用が期待されている。

無線ＩＣタグは、用途により、情報の読み取り専用のもの、情報変更可能なもの、ＣＰＵや暗号コプロセッサのような計算能力を有するものなど多様な製品が開発されている。これらのうち、読み取り専用の無線タグは、メモリ部分にＲＯＭやＰＲＯＭ、ＥＥＰＲＯＭが用いられている。これらのメモリにＩＤ番号を記憶するためにはまず人為的にＩＤ番号の指定が必要である。ＲＯＭの場合は、指定されたＩＤを記憶させるためにチップ製造時にＩＤ番号ごとのマスクが必要である。ＰＲＯＭやＥＥＰＲＯＭの場合は、製造工程にＣＭＯＳプロセスと異なるプロセスが加わるため製造コストが高価になる上、チップ製造後にＩＤを記憶させる作業が必要である。また、チップ製造後にＩＤを記憶させるＰＲＯＭやＥＥＰＲＯＭの場合は偽造が容易であるという問題もある。

ＩＤ番号の指定が不要なＩＤ自動発生方法の例として、デバイスの物理特性のばらつきを利用して得た乱数を固有ＩＤ番号に応用するという方法がある（例えば、非特許文献１参照）。具体的には、Ｐｏｌｙ−ＳｉＴＦＴの１ｂｉｔのセルに読み出し電圧をかけた時に流れる電流を参照電流と比較することにより０又は１のデジタルデータとして読み出す。各ｂｉｔでＰｏｌｙ−ＳｉＴＦＴの電流―電圧特性が違うため、このデジタルデータは乱数となる。

また、細い線幅の抵抗体アレイの製造ばらつきを利用した乱数発生方法がある（例えば、特許文献１参照）。
特開２００２−６３０２８公報 Shigenobu Maeda, et al., " An Artificial Fingerprint Device (AFD): A Study of Identification Number Applications Utilizing Characteristics Variation of Polycrystalline Silicon TFTs", IEEE Transactions on electron devices, vol. 50, No. 6, 2003

しかし、非特許文献１の例では、得られる乱数は、読み出す環境（例えば温度など）の違いにより、読み出し毎に異なる乱数が得られる可能性がある。また、セルの電気特性、読み出し電圧、参照電流の関係によって０と１の出現割合が０．５からずれる可能性がある。０と１の出現割合が０．５からずれた場合、得られる数は乱数としての質が低いため固有ＩＤとして用いることが困難となる。

また、特許文献１の例では、読み出し毎に同じ乱数が得られるが、ＬＳＩのプロセスルールより細い線幅で抵抗アレイを作製するという特別な工程を加えなければならない。

本発明は、上述した従来の問題点に鑑み、読み出し毎に同じ乱数を得ることができ、０と１の出現割合の偏りを低減させ、かつ、製造コストを低くすることができる乱数発生装置を提供することを目的とする。

本発明の乱数発生装置によれば、電気的ストレスを受けると絶縁状態から絶縁破壊状態に変化する１つの電気ヒューズ素子と、前記電気ヒューズ素子と同一の工程で製造された複数の電気ヒューズ素子で絶縁破壊状態になる破壊耐圧の分布での平均値に対応する第１の電気的ストレス、又は、前記電気ヒューズ素子の絶縁状態を検出するための第２の電気的ストレスを前記電気ヒューズ素子に供給する供給手段と、前記第１又は第２の電気的ストレスのうちのいずれか一方を前記電気ヒューズ素子に供給するように制御する制御手段と、前記第１の電気的ストレスが前記電気ヒューズ素子に印加された後、前記第２の電気ストレスが前記電気ヒューズ素子に印加された場合に、前記電気ヒューズ素子が絶縁状態にあるか若しくは絶縁破壊状態にあるかを読み出す読出手段と、前記電気ヒューズ素子が絶縁状態にあるか否かに基づいて、０又は１のデジタルデータを対応付ける対応付け手段を具備することを特徴とする。

また、本発明の乱数発生装置によれば、電気的ストレスを受けると絶縁状態から絶縁破壊状態に変化する複数の電気ヒューズ素子と、前記複数の電気ヒューズ素子に含まれる各電気ヒューズ素子を絶縁破壊状態にする電気的ストレスの値のうちの最小値よりも小さい値から時間と共に大きくなる第１の電気的ストレス、又は、前記各電気ヒューズ素子の絶縁状態を検出するための第２の電気的ストレスを前記電気ヒューズ素子に供給する供給手段と、前記第１又は第２の電気的ストレスのうちのいずれか一方を前記電気ヒューズ素子に供給するように制御する制御手段と、前記第１の電気的ストレスが各前記電気ヒューズ素子に印加されて、或る電気ヒューズ素子が絶縁破壊状態になった場合に、該電気ヒューズ素子以外の複数の電気ヒューズ素子の絶縁破壊を阻止する阻止手段と、前記第１の電気的ストレスが各前記電気ヒューズ素子に印加された後、前記第２の電気ストレスが前記電気ヒューズ素子に印加された場合に、前記電気ヒューズ素子が絶縁状態にあるか若しくは絶縁破壊状態にあるかを読み出す読出手段と、前記複数の電気ヒューズ素子のうちの絶縁破壊状態になった電気ヒューズ素子に基づいて、０又は１のデジタルデータを対応付ける対応付け手段を具備することを特徴とする。

本発明の乱数発生方法によれば、電気的ストレスを受けると絶縁状態から絶縁破壊状態に変化する１つの電気ヒューズ素子を利用する乱数発生方法において、前記電気ヒューズ素子と同一の工程で製造された複数の電気ヒューズ素子で絶縁破壊状態になる破壊耐圧の分布での平均値に対応する第１の電気的ストレス、又は、前記電気ヒューズ素子の絶縁状態を検出するための第２の電気的ストレスを前記電気ヒューズ素子に供給し、前記第１又は第２の電気的ストレスのうちのいずれか一方を前記電気ヒューズ素子に供給するように制御し、前記第１の電気的ストレスが前記電気ヒューズ素子に印加された後、前記第２の電気ストレスが前記電気ヒューズ素子に印加された場合に、前記電気ヒューズ素子が絶縁状態にあるか若しくは絶縁破壊状態にあるかを読み出し、前記電気ヒューズ素子が絶縁状態にあるか否かに基づいて、０又は１のデジタルデータを対応付けることを特徴とする。

また、本発明の乱数発生方法によれば、電気的ストレスを受けると絶縁状態から絶縁破壊状態に変化する複数の電気ヒューズ素子を利用する乱数発生方法において、前記複数の電気ヒューズ素子に含まれる各電気ヒューズ素子を絶縁破壊状態にする電気的ストレスの値のうちの最小値よりも小さい値から時間と共に大きくなる第１の電気的ストレス、又は、前記各電気ヒューズ素子の絶縁状態を検出するための第２の電気的ストレスを前記電気ヒューズ素子に供給し、前記第１又は第２の電気的ストレスのうちのいずれか一方を前記電気ヒューズ素子に供給するように制御し、前記第１の電気的ストレスが各前記電気ヒューズ素子に印加されて、或る電気ヒューズ素子が絶縁破壊状態になった場合に、該電気ヒューズ素子以外の複数の電気ヒューズ素子の絶縁破壊を阻止し、前記第１の電気的ストレスが各前記電気ヒューズ素子に印加された後、前記第２の電気ストレスが前記電気ヒューズ素子に印加された場合に、前記電気ヒューズ素子が絶縁状態にあるか若しくは絶縁破壊状態にあるかを読み出し、前記複数の電気ヒューズ素子のうちの絶縁破壊状態になった電気ヒューズ素子に基づいて、０又は１のデジタルデータを対応付けることを特徴とする。

本発明の乱数発生装置及び乱数発生方法によれば、読み出し毎に同じ乱数を得ることができ、０と１の出現割合の偏りを低減させ、かつ、製造コストを低くすることができる。

以下、図面を参照しながら本発明の実施形態にかかる乱数発生装置及び乱数発生方法について詳細に説明する。
本発明の実施形態の乱数発生装置は、電気ヒューズ素子の破壊耐圧のばらつきをデジタルデータに変換することにより、０と１の出現割合の偏りを低減させる仕組みを持つ装置である。電気ヒューズ素子の破壊耐圧のばらつきは、電気ヒューズ素子の製造によって自然に生じるものである。通常は、このばらつき具合は正規分布にしたがうので、０と１の出現割合の偏りを低減させることができると期待できる。また、破壊耐圧がある閾値以下の電気ヒューズ素子を絶縁破壊という不可逆状態にするため、読み出し毎に同じ乱数を得ることが可能である。

（第１の実施形態）
本実施形態の乱数発生装置は、１つの電気ヒューズ素子が絶縁破壊することにより１ビットデータの乱数を発生させるものであり、図１に示すように、電源１０１、制御回路１０２、電気ヒューズ素子１０３、モニター回路１０４、ラッチ回路１０５、全体制御部１０６を備えている。

電源１０１は、電気ヒューズ素子１０３に電気的なストレスをかけ、電気ヒューズ素子１０３を電気的絶縁状態から電気的導通状態に変化させることができるものである。電源１０１は、例えば、電気ヒューズ素子１０３に高電圧を印加して電気ヒューズ素子１０３の電気的絶縁状態を破壊する、又は電気ヒューズ素子１０３に高電流を流して電気ヒューズ素子１０３の電気的絶縁状態を破壊する。電源１０１は、電気ヒューズ素子１０３が５０％付近の確率で絶縁破壊するように意図づけられた電気的ストレスを出力するように、例えば、電圧値又は電流値を設定する。言い換えれば、電源１０１が電気ヒューズ素子１０３に電気的ストレスをかけた場合には、電気ヒューズ素子１０３はほぼ５０％の確率で電気的に非導通状態又は導通状態となる。

また、電源１０１は、全体制御部１０６からの制御信号に基づいて、大きさの異なる２種類の電気的ストレスを発生し出力する。すなわち、電源１０１は、電気ヒューズ素子１０３により乱数を発生させる時には電気ヒューズ素子１０３がほぼ５０％の確率で電気的に非導通状態又は導通状態となる電気的ストレス（以後、破壊ストレスと称する）の一定値を発生し、電気ヒューズ素子１０３が非導通状態であるか否かを判定する時にはモニター回路１０４がその判定をすることができるような電圧又は電流を発生する。

制御回路１０２は、全体制御部１０６からの制御信号を入力して、この制御信号に基づき電源１０１が発生する電気的ストレスを電気ヒューズ素子１０３にかけたり、かけなかったりする。また、制御回路１０２は、全体制御部１０６からの制御信号を入力して、この制御信号に基づき電気ヒューズ素子１０３とモニター回路１０４を電気的に導通状態又は非導通状態に設定する。

電気ヒューズ素子１０３は、或る閾値以上の電気的ストレスを受けると絶縁状態から絶縁破壊状態に変化するものである。言い換えれば、電気ヒューズ素子１０３は、この閾値以上の電気的ストレスを受けるとその素子の抵抗値を劇的に変化させるものである。例えば、電気ヒューズ素子の抵抗値は、絶縁状態で１０^９オームオーダー、絶縁破壊状態で１０^３オームオーダーである。具体的には、電気ヒューズ素子１０３は、例えば、ソース、ドレイン、ボディを接地させたＮＭＯＳＦＥＴ（N-channel metal oxide semiconductor field-effect transistor）又はＰＭＯＳＦＥＴ（P-channel metal oxide semiconductor field-effect transistor）、キャパシタである。電気ヒューズ素子１０３は、破壊ストレスを受けると、ほぼ５０％の確率で絶縁状態が破壊され、端子間を導通状態（すなわち、低抵抗状態）にするものである。絶縁破壊耐電圧及び絶縁破壊耐電流は製造プロセスのばらつきにより素子により異なる値を持つ。このばらつきを利用して乱数を得ると同時に０と１の出現割合の偏りを低減させることができる。

０又は１の１ビットデータ複数ビットを乱数として得る場合には、上記のように破壊ストレスにより絶縁破壊が生じるように製造された電気ヒューズ素子１０３を使用し、乱数を得ることになる。製造された電気ヒューズ素子１０３は、製造過程による製造のばらつきにより、通常、「破壊ストレスを受けると、ほぼ５０％の確率で絶縁状態が破壊されるもの」が最も多数になるような正規分布にしたがう。逆に言えば、電気ヒューズ素子１０３を複数個使用して乱数を発生させる場合、「ほぼ５０％の確率で絶縁状態が破壊されないもの」も含まれることになる。しかし、発生したい乱数のビット数が大きく、電気ヒューズ素子１０３の使用数が大きい場合には、ほぼ５０％の確率で絶縁状態が破壊されるものが多くなるので、この乱数は「ほぼ５０％の確率で絶縁状態が破壊される」電気ヒューズ素子１０３によって生成されたものと見なしても差し支えない。発生したい乱数のビット数が小さい場合は、より精選した「ほぼ５０％の確率で絶縁状態が破壊される」電気ヒューズ素子１０３を使用することが望ましい。

モニター回路１０４は、電気ヒューズ素子１０３の電気的状態が非導通状態であるか否かを判定する。言い換えれば、モニター回路１０４は、電気ヒューズ素子１０３が発生した乱数を読み取る。モニター回路１０４は、電気ヒューズ素子１０３の抵抗の状態を、読み出し回路を用いて０又は１のデジタルデータに変換することにより行う。例えば、電気ヒューズ素子１０３が導通状態であると判定した場合はデジタルデータとして１に対応付け、電気ヒューズ素子１０３が絶縁状態を維持していると判定した場合はデジタルデータとして０に対応付ける。モニター回路１０４は、例えば、インバーターからなる。電気ヒューズ素子１０３が絶縁状態にあるか否かの２状態でのモニター回路１０４での電気的状態の差（例えば、電位差）が小さい場合は、モニター回路１０４はセンスアンプを含む方が好ましい。

ラッチ回路１０５は、モニター回路１０４が変換したデジタルデータを入力し、このデジタルデータが０であるか１であるかをラッチする。ラッチ回路１０５は０又は１の１ビットデータを出力する。

全体制御部１０６は、乱数発生装置の全体の制御を行う。全体制御部１０６は、例えば、大きさの異なる２種類の電気的ストレスを発生し出力するように電源１０１に指示する。また、全体制御部１０６は、例えば、電源１０１が発生する電気的ストレスを電気ヒューズ素子１０３にかけたり、かけなかったりするように制御回路１０２に指示する。

ラッチ回路１０５がラッチした０又は１の１ビットデータをＩＤとして応用するためには、図１に示した装置をＩＤ番号に必要なｂｉｔ数分用意すればよい。

次に、本実施形態の乱数発生装置を図２を参照してより具体的に説明する。
制御回路１０２はトランジスタ２０１、２０２からなる。しかし、これらトランジスタと同様な機能を持つスイッチであれば他のものでもよい。また、電気ヒューズ素子１０３は、例えば、ソース、ドレイン、ボディを接地させたＮＭＯＳＦＥＴ又はＰＭＯＳＦＥＴ等のＭＯＳＦＥＴ２０３とする。

ＭＯＳＦＥＴ２０３のゲートにトランジスタ２０１を介して電源１０１を接続する。すなわち、トランジスタ２０１がオンオフすることによって、電源１０１からの電気的ストレスがＭＯＳＦＥＴ２０３にかかったりかからなかったりする。また、モニター回路１０４は、トランジスタ２０２を介してＭＯＳＦＥＴ２０３のゲートに接続している。

電源１０１は、全体制御部１０６の指示に基づいて、乱数を発生させる時には一定値を有する破壊ストレスを発生し、モニター回路１０４が乱数を読み出す時には判定にすることができるような、例えば、電圧（読み出し電圧）を印加する。破壊ストレスは、例えば、破壊電圧であり、その値はＭＯＳＦＥＴ２０３のゲート絶縁膜が５０％付近の確率で破壊するように意図づけられた電圧がＭＯＳＦＥＴ２０３のゲートにかかるような値とする。

乱数を発生させる時は、全体制御部１０６の指示により、電源１０１が破壊ストレスを発生すると共に、トランジスタ２０１をＯＮ、トランジスタ２０２をＯＦＦにする。一方、乱数を読み出す時は、全体制御部１０６の指示により、電源１０１から読み出し電気的ストレス（例えば、読み出し電圧）を発生させると共に、トランジスタ２０１及びトランジスタ２０２をＯＮにする。

ＭＯＳＦＥＴ２０３が破壊ストレスにより破壊されて導通状態になった場合、ＭＯＳＦＥＴ２０３のゲート電圧はグラウンドレベルに落ち込み、トランジスタ２０２のドレイン電圧はｌｏｗとなる。逆に、ＭＯＳＦＥＴ２０３が破壊ストレスにより破壊されず非導通状態を維持する場合、ＭＯＳＦＥＴ２０３のゲート電圧はｈｉｇｈのままでありトランジスタ２０２のドレイン電圧もｈｉｇｈとなる。

そして、ＭＯＳＦＥＴ２０３が破壊ストレスにより破壊されて導通状態になった場合、ラッチ回路１０５がｈｉｇｈ＝１をラッチし、ＭＯＳＦＥＴ２０３が破壊ストレスにより破壊されず非導通状態を維持する場合はラッチ回路１０５がｌｏｗ＝０をラッチする。

また、ＭＯＳＦＥＴ２０３のゲート絶縁膜の破壊耐圧は、回路を構成する他のトランジスタのゲート、ソース、ドレインいずれの破壊耐圧より小さいものとすることが好ましい。これにより回路を構成する他のトランジスタを保護するための素子が不要となる。さらに、これにより、破壊用電圧を抑制することができ、電圧源の回路規模を小さくできる。このようなＭＯＳＦＥＴ２０３にするには、素子のゲート絶縁膜は、低温酸化にて作製する、Ｈｉｇｈ−ｋ膜を採用する、結晶欠陥を導入するなど、意図的に信頼性の低いものにする。

以上説明した本実施形態によれば、電気ヒューズ素子が５０％付近の確率で絶縁破壊するように意図づけられた電気的ストレスを電気ヒューズ素子に与えて電気ヒューズ素子が絶縁破壊を起こすか否かを検出することにより、０と１の出現割合の偏りを低減させ、かつ、特別な製造工程はないので製造コストを低くすることができる乱数発生装置を提供することができる。

（第２の実施形態）
本実施形態の乱数発生装置は、第１の実施形態の乱数発生装置と比較して、電気ヒューズ素子が複数あることが異なる。この変更に伴い、電源、制御回路、モニター回路、全体制御部等も異なる。本実施形態の乱数発生装置のその他の装置部分は第１の実施形態の乱数発生装置の装置部分と同様である。同様な装置部分は第１の実施形態と同一な番号を付与し、その詳細な説明は省略する。

図３には本実施形態の一例として電気ヒューズ素子が２つある場合を示している。この場合は、１ｂｉｔセル中の電気ヒューズ素子の数が２個である。
電源３０１は、電気ヒューズ素子１０３及び電気ヒューズ素子３０３に電気的なストレスをかけ、電気ヒューズ素子１０３又は電気ヒューズ素子３０３を電気的絶縁状態から電気的導通状態に変化させることができるものである。電源３０１は、例えば、電気ヒューズ素子１０３及び電気ヒューズ素子３０３に高電圧を印加して電気ヒューズ素子１０３又は電気ヒューズ素子３０３の電気的絶縁状態を破壊する、又は、電気ヒューズ素子１０３及び電気ヒューズ素子３０３に高電流を流して電気ヒューズ素子１０３又は電気ヒューズ素子３０３の電気的絶縁状態を破壊する。
また、電源３０１は、電源１０１とは異なり、電気的ストレスを時間変化させつつ電気ヒューズ素子１０３、３０３にかける。より詳しくは、電源３０１は、電気ヒューズ素子１０３、３０３のいずれかが破壊すると想定される程度の電気的ストレスの値よりも十分小さい値から時間と共にこの値を大きくする。このように電気ヒューズ素子１０３、３０３により乱数を発生する場合と異なり、電気ヒューズ素子１０３、３０３のどちらが絶縁状態になっているかを判定する場合には、電源３０１は、モニター回路３０４がその判定をすることができるような電圧又は電流を発生する。その他は、電源１０１と同様である。

制御回路３０２は、全体制御部３０５からの制御信号を入力して、この制御信号に基づき電源３０１が発生する電気的ストレスを電気ヒューズ素子１０３及び電気ヒューズ素子３０３にかけたり、かけなかったりする。また、制御回路３０２は、モニター回路３０４から受け取る破壊阻止信号により、電気ヒューズ素子１０３、３０３のいずれか一方が絶縁破壊した場合に絶縁破壊していないもう一方の電気ヒューズ素子の絶縁破壊を阻止する。

電気ヒューズ素子１０３、電気ヒューズ素子３０３は、電気的ストレスを受けるとその素子の抵抗値を変化させるものである。具体的には、電気ヒューズ素子１０３は、例えば、ソース、ドレイン、ボディを接地させたＮＭＯＳＦＥＴ又はＰＭＯＳＦＥＴ、キャパシタである。本実施形態では、同様な品質のものとして製造される。すなわち、電気ヒューズ素子１０３及び電気ヒューズ素子３０３は、電気ヒューズ素子１０３、電気ヒューズ素子３０３は、同一の電気的ストレスを加えるとある電気的ストレスで両方とも絶縁破壊するような同一の構造になるように製造される。しかし、電気ヒューズ素子１０３、３０３は、通常、このように製造されても全く同一の品質になることはありえず、製造プロセスのばらつきにより絶縁破壊を起こす電気的ストレスの値は微妙に異なる。本実施形態の乱数発生装置は、このように、絶縁破壊を起こす電気的ストレスの値が電気ヒューズ素子によって異なることに基づいて、乱数を発生する。

モニター回路３０４は、電気ヒューズ素子１０３、３０３のいずれの電気的状態が非導通状態になっているか否かを判定する。さらに、モニター回路３０４は、電気ヒューズ素子１０３、３０３のうちのどちらかが破壊した後は破壊時に変化する信号を利用して、他方の絶縁破壊を発生していない電気ヒューズ素子に電気的ストレスがかからないように制御する。この結果、モニター回路３０４は、電気ヒューズ素子１０３、３０３のうちのどちらかが破壊した状態で、電気ヒューズ素子１０３、３０３の抵抗の状態を読み出すことができる。モニター回路３０４は、読み出した抵抗の状態に応じて０又は１のデジタルデータに変換する。より具体的には、例えば、モニター回路３０４は、電気ヒューズ素子１０３が絶縁破壊された場合は０のデジタルデータに変換し、電気ヒューズ素子３０３が絶縁破壊された場合は１のデジタルデータに変換する。

全体制御部３０５は、乱数発生装置の全体の制御を行う。全体制御部３０５は、例えば、電気ヒューズ素子により乱数を発生させる場合は時間変化させて電気的ストレスを発生するように、また、電気ヒューズ素子１０３又は３０３から乱数を読み取る場合はどちらが絶縁状態になっているかを判定することができるような電気的ストレスを発生するように電源３０１に指示する。また、全体制御部３０５は、例えば、電源３０１が発生する電気的ストレスをＭＯＳＦＥＴ４０２、４０３にかけたり、かけなかったりするように制御回路３０２に指示する。

モニター回路３０４の出力信号を入力したラッチ回路１０５がラッチした０又は１の１ビットデータをＩＤとして応用するには、図４に示した装置をＩＤ番号に必要なｂｉｔ数分用意する。電気ヒューズ素子の状態を、非破壊＝０、破壊＝１とすると、２個の電気ヒューズ素子から得られるデータはそれぞれ０，０という組み合わせになることは無い。また、両方同時に破壊して１，１の組み合わせになった場合はエラーとしてそのｂｉｔを除去し、予備ｂｉｔを用意しておき、この予備ｂｉｔで置き換えるようにすればよい。

次に、本実施形態の乱数発生装置を図４を参照してより具体的に説明する。
電気ヒューズ素子１０３、３０３はそれぞれ、ソース、ドレイン、ボディを接地させたＮＭＯＳＦＥＴ又はＰＭＯＳＦＥＴ等のＭＯＳＦＥＴ４０２、４０３とする。ＭＯＳＦＥＴ４０２、４０３は、図４に示すように、それぞれ抵抗４０４、４０５と直列に接続し、抵抗４０１を介して制御回路３０２に並列に接続する。抵抗４０４と抵抗４０５は、同じ抵抗値とする。例えば、電気的ストレスを与えた時、ＭＯＳＦＥＴ４０２が先に絶縁破壊するとすると、抵抗４０１、抵抗４０４の各抵抗値は、絶縁膜破壊したＭＯＳＦＥＴ４０２の抵抗値の１０倍程度に設定する。
また、モニター回路３０４は、抵抗４０４とＭＯＳＦＥＴ４０２との間のノードＮ４２、及び、抵抗４０５とＭＯＳＦＥＴ４０３との間のノードＮ４３と接続し、例えば、これらノードの各電圧値をモニターする。

乱数を発生させる時は、全体制御部３０５の指示により、電源３０１がＭＯＳＦＥＴ４０２又は４０３を破壊する電気的ストレス（例えば、電圧）を発生すると共に、制御回路３０２が抵抗４０１を介してＭＯＳＦＥＴ４０２とＭＯＳＦＥＴ４０３の各ゲートにこの電気的ストレスを印加する。その後、印加された電気的ストレスは時間とともに増加し、例えば、ノードＮ４１の電圧値はＭＯＳＦＥＴ４０２又はＭＯＳＦＥＴ４０３のゲート絶縁膜が破壊される電圧値に達する。
仮に、ＭＯＳＦＥＴ４０２の方がＭＯＳＦＥＴ４０３よりも破壊耐圧が低いとすると、ＭＯＳＦＥＴ４０２の方が先に絶縁膜破壊し、ＭＯＳＦＥＴ４０２は或る抵抗値を有する抵抗体と等価になる。このとき、抵抗４０１、抵抗４０４の各抵抗値が共に絶縁膜破壊したＭＯＳＦＥＴ４０２の抵抗値の１０倍程度に設定されている場合、ノードＮ４１、ノードＮ４２の電圧値はどちらも、ＭＯＳＦＥＴ４０２の絶縁膜が破壊された電圧値の約１／２となり、破壊されていないＭＯＳＦＥＴ４０３への電圧ストレスを軽減し、破壊されていないＭＯＳＦＥＴ４０３の破壊を防ぐ。このように、抵抗４０１及び抵抗４０４の抵抗値は電気ヒューズ破壊後のノードＮ４１が絶縁膜破壊電圧値よりも十分に低い電圧値になるような値に設定しておく。
また、モニター回路３０４はノードＮ４２の電圧変化をモニターしている。ＭＯＳＦＥＴ４０２が絶縁膜破壊された場合、モニター回路３０４は、制御回路３０２に破壊阻止信号を送り、制御回路３０２が電源３０１からの電気的ストレスを阻止する。すなわち、制御回路３０２が電源３０１からの電圧印加を停止する。

読み出しの時は、全体制御部１０６の指示により、電源１０１が読み出し電圧を発生し、モニター回路３０４がノードＮ４２とノードＮ４３の電圧値を比較しこれら電圧値の高低を検出する。モニター回路３０４は、ノードＮ４２がノードＮ４３よりも高い電圧値であることを検出した場合はＭＯＳＦＥＴ４０２が絶縁膜破壊したと見なし、ノードＮ４２がノードＮ４３よりも低い電圧値である場合はＭＯＳＦＥＴ４０３が絶縁膜破壊したと見なす。

また、ＭＯＳＦＥＴ４０２、ＭＯＳＦＥＴ４０３のゲート絶縁膜の破壊耐圧は、回路を構成する他のトランジスタのゲート、ソース、ドレインいずれの破壊耐圧より小さいものとすることが好ましい。これにより回路を構成する他のトランジスタを保護するための素子が不要となる。さらに、これにより、破壊用電圧を抑制することができ、電圧源の回路規模を小さくできる。このようなＭＯＳＦＥＴ４０２、ＭＯＳＦＥＴ４０３にするには、素子のゲート絶縁膜は、低温酸化にて作製する、Ｈｉｇｈ−ｋ膜を採用する、結晶欠陥を導入するなど、意図的に信頼性の低いものにする。

また、本実施形態では、電気ヒューズ素子が２つある場合の例を示したが、電気ヒューズ素子は複数個でもよい。例えば、電気ヒューズ素子が４個あり、それぞれ、図３に示した電気ヒューズ素子１０３、電気ヒューズ素子３０３のように制御回路３０２とモニター回路３０４に接続している場合、各電気ヒューズ素子のうち、どの電気ヒューズ素子に絶縁破壊が発生したかにより、０又は１の１ビットデータを対応付けておけばよい。例えば、第１又は第２の電気ヒューズ素子に絶縁破壊が発生した場合はラッチ回路１０５が０ビットデータをラッチするようにしておき、第３又は第４の電気ヒューズ素子に絶縁破壊が発生した場合はラッチ回路１０５が１ビットデータをラッチするようにしておけばよい。電気ヒューズ素子が偶数個ある場合は、このように０のビットデータと１のビットデータに半分個ずつ電気ヒューズ素子を対応付ければ、０と１の出現確率はほぼ等しいと期待できる。もし、電気ヒューズ素子が奇数個ある場合は、ある１つの電気ヒューズ素子には０又は１のビットデータを対応付けせず、この電気ヒューズ素子に絶縁破壊が発生した場合は無効とすれば、偶数の場合と同様に、０のビットデータと１のビットデータに半分個ずつ電気ヒューズ素子を対応付けることができ、０と１の出現確率をほぼ等しくすることができる。

以上に示した実施形態によれば、同様な品質を有する複数の電気ヒューズ素子に、電気的ストレスを低い値から、いずれか１つの電気ヒューズ素子が絶縁破壊されるまで徐々に上げてゆくことにより、どの電気ヒューズ素子が絶縁破壊を起こしたかを検出することにより、読み出し毎に同じ乱数を得ることができ、０と１の出現割合の偏りを低減させ、かつ、特別な製造工程はないので製造コストを低くすることができる乱数発生装置を提供することができる。

以下、上記の図４を参照して説明した具体例の変形例を２つ挙げる。
（変形例１）
本変形例の乱数発生装置を図５を参照して説明する。
制御回路３０２は、トランジスタ５０１、５０２、５０３からなる。モニター回路３０４は、インバーター５０４、５０５からなる。また、本変形例の乱数発生装置は、新たに、プリチャージ回路５０８、全体制御部５０９を備える。プリチャージ回路５０８は、乱数を発生させる前に、図５に示すノードＮ５１とノードＮ５２をｈｉｇｈレベルにチャージする。全体制御部５０９は、全体制御部３０５の機能に加えて、乱数を発生させる前に、プリチャージ回路５０８に作動指示を送る。

乱数を発生させる時は、事前に全体制御部５０９の指示に基づき、プリチャージ回路５０８がノードＮ５１とノードＮ５２をｈｉｇｈレベルにチャージしておく。また、電源３０１は、全体制御部５０９の指示に基づき、時間変化させて電気的ストレスを発生する。さらに、全体制御部５０９は、トランジスタ５０１を導通状態にし、電源３０１からの電気的ストレスは、トランジスタ５０２、トランジスタ５０３を通り、ＭＯＳＦＥＴ４０２及びＭＯＳＦＥＴ４０３のゲートに印加される。電源３０１が印加電圧を徐々に上げていくと、ＭＯＳＦＥＴ４０２又はＭＯＳＦＥＴ４０３のどちらかが先に絶縁膜破壊を起こす。

仮に、ＭＯＳＦＥＴ４０２の方が先に絶縁膜破壊した場合、ＭＯＳＦＥＴ４０２のゲートにかかるノードＮ５１の電圧はｈｉｇｈからｌｏｗになる。このとき、インバーター５０５によりノードＮ５３ではｈｉｇｈになり、トランジスタ５０３を遮断状態にさせる。したがって、電源３０１からＭＯＳＦＥＴ４０３への電圧印加が遮断され、ＭＯＳＦＥＴ４０３のゲート電圧は絶縁膜が破壊される電圧値より低くなり、ＭＯＳＦＥＴ４０３は保護される。逆に、ＭＯＳＦＥＴ４０３の方が先に絶縁膜破壊した場合は、ノードＮ５４でｈｉｇｈになり、上記と同様な過程を経て、ＭＯＳＦＥＴ４０２が保護される。

読み出しの時は、全体制御部５０９の指示により、電源３０１が読み出し電圧を発生し、トランジスタ５０１を導通状態にする。ＭＯＳＦＥＴ４０２及びＭＯＳＦＥＴ４０３の両方が絶縁膜破壊されていない限り、電気ヒューズ素子の状態に応じてノードＮ５３とノードＮ５４の電圧値がｈｉｇｈ又はｌｏｗとなるためこれをラッチする。
また、読み出し時のノードＮ５３とノードＮ５４との電位差を大きくして０又は１のデジタルデータをラッチしやすくするために、抵抗５０６の抵抗値は絶縁膜破壊時のＭＯＳＦＥＴ４０２の抵抗値よりも十分大きくすることが好ましい。同様に、同様の理由により、抵抗５０７の抵抗値は絶縁膜破壊時のＭＯＳＦＥＴ４０３の抵抗値よりも十分大きくすることが好ましい。

この変形例では、破壊していない方の電気ヒューズ素子を保護する信号を送るためにインバーターを用いているが、読み出しの際、このインバーターがセンスアンプにもなるため読み出し回路が不要となる。

（変形例２）
本変形例の乱数発生装置を図６を参照して説明する。
制御回路３０２は、トランジスタ６０１、トランジスタ６０２からなる。また、本変形例の乱数発生装置は、モニター回路とラッチ回路の機能を合わせ持つモニターラッチ回路６０３を備える。モニターラッチ回路６０３は、インバーター６０４、６０５、トランスミッションゲート６０６、６０７を備える。

乱数を発生させる時は、全体制御部３０５の指示に基づいて、時間変化させて電気的ストレスを発生する。さらに、全体制御部３０５は、トランジスタ６０１、６０２を導通状態にし、電源３０１からの電気的ストレスは、トランジスタ６０１、６０２を通り、ＭＯＳＦＥＴ４０２及びＭＯＳＦＥＴ４０３のゲートに印加される。電源３０１が印加電圧を徐々に上げていくと、ＭＯＳＦＥＴ４０２又はＭＯＳＦＥＴ４０３のどちらかが先に絶縁膜破壊を起こす。

仮にＭＯＳＦＥＴ４０２の方が先に絶縁膜破壊した場合、ノードＮ６１の電圧はｈｉｇｈからｌｏｗになり、ノードＮ６３の電圧はｈｉｇｈとなる。一方、ＭＯＳＦＥＴ４０３は絶縁膜破壊されていないのでノードＮ６２での電圧はｈｉｇｈのままでノードＮ６４の電圧はｌｏｗである。したがって、トランスミッションゲート６０７はＯＮとなりノードＮ６２の電圧値は絶縁膜が破壊される電圧より低い電圧値になるため、ＭＯＳＦＥＴ４０３は保護される。逆に、ＭＯＳＦＥＴ４０３の方が先に絶縁膜破壊した場合は、ノードＮ６４でｈｉｇｈになり、ノードＮ６３でｌｏｗになり、トランスミッションゲート６０６はＯＮとなりノードＮ６１の電圧値は絶縁膜が破壊される電圧より低い電圧値になるため、ＭＯＳＦＥＴ４０２が保護される。

読み出しの時は、全体制御部３０５の指示により、電源３０１が読み出し電圧を発生し、トランジスタ６０１、６０２を導通状態にする。ＭＯＳＦＥＴ４０２及びＭＯＳＦＥＴ４０３の両方が絶縁膜破壊されていない限り、電気ヒューズ素子の状態に応じてノードＮ６３とノードＮ６４の電圧値がｈｉｇｈ又はｌｏｗとなるためこれをラッチする。この変形例では、破壊していない方の電気ヒューズ素子を保護する信号を送るためにインバーターを用いているが、読み出しの際、このインバーターがセンスアンプにもなるため読み出し回路が不要となる。

なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。

本発明の第１の実施形態にかかる乱数発生装置のブロック図。 図１の乱数発生装置の具体例を示すブロック図。 本発明の第２の実施形態にかかる乱数発生装置のブロック図。 図３の乱数発生装置の具体例を示すブロック図。 図４の乱数発生装置の変形例１を示すブロック図。 図４の乱数発生装置の変形例２を示すブロック図。

符号の説明

１０１、３０１・・・電源、１０２、３０２・・・制御回路、１０３、３０３・・・電気ヒューズ素子、１０４、３０４・・・モニター回路、１０５・・・ラッチ回路、１０６、３０５、５０９・・・全体制御部、２０１、２０２、５０１、５０２、５０３、６０１、６０２・・・トランジスタ、２０３・・・ＭＯＳＦＥＴ、４０１、４０４、４０５・・・抵抗、５０４、５０５、６０４・・・インバーター、５０８・・・プリチャージ回路、６０３・・・モニターラッチ回路、６０６、６０７・・・トランスミッションゲート

Claims (11)

1. 電気的ストレスを受けると絶縁状態から絶縁破壊状態に変化する１つの電気ヒューズ素子と、
   前記電気ヒューズ素子と同一の工程で製造された複数の電気ヒューズ素子で絶縁破壊状態になる破壊耐圧の分布での平均値に対応する第１の電気的ストレス、又は、前記電気ヒューズ素子の絶縁状態を検出するための第２の電気的ストレスを前記電気ヒューズ素子に供給する供給手段と、
   前記第１又は第２の電気的ストレスのうちのいずれか一方を前記電気ヒューズ素子に供給するように制御する制御手段と、
   前記第１の電気的ストレスが前記電気ヒューズ素子に印加された後、前記第２の電気ストレスが前記電気ヒューズ素子に印加された場合に、前記電気ヒューズ素子が絶縁状態にあるか若しくは絶縁破壊状態にあるかを読み出す読出手段と、
   前記電気ヒューズ素子が絶縁状態にあるか否かに基づいて、０又は１のデジタルデータを対応付ける対応付け手段を具備することを特徴とする乱数発生装置。
2. 前記供給手段は、電気的ストレスとして、前記電気ヒューズ素子に電圧を印加する若しくは電流を流すことを特徴とする請求項１に記載の乱数発生装置。
3. 前記制御手段は、
   前記第１又は第２の電気的ストレスのうちのいずれか一方を選択する選択信号を前記供給手段に出力する出力手段と、
   前記供給手段から前記第１又は第２の電気的ストレスを前記電気ヒューズ素子に供給するか否かを切り換える切換手段と、
   を具備することを特徴とする請求項１又は請求項２に記載の乱数発生装置。
4. 前記電気ヒューズ素子は、ソース、ドレイン、ボディを接地させたＭＯＳ（metal oxide semiconductor）構造を有する、若しくは、キャパシタ構造を有することを特徴とする請求項１から請求項３のいずれか１項に記載の乱数発生装置。
5. 電気的ストレスを受けると絶縁状態から絶縁破壊状態に変化する複数の電気ヒューズ素子と、
   前記複数の電気ヒューズ素子に含まれる各電気ヒューズ素子を絶縁破壊状態にする電気的ストレスの値のうちの最小値よりも小さい値から時間と共に大きくなる第１の電気的ストレス、又は、前記各電気ヒューズ素子の絶縁状態を検出するための第２の電気的ストレスを前記電気ヒューズ素子に供給する供給手段と、
   前記第１又は第２の電気的ストレスのうちのいずれか一方を前記電気ヒューズ素子に供給するように制御する制御手段と、
   前記第１の電気的ストレスが各前記電気ヒューズ素子に印加されて、或る電気ヒューズ素子が絶縁破壊状態になった場合に、該電気ヒューズ素子以外の複数の電気ヒューズ素子の絶縁破壊を阻止する阻止手段と、
   前記第１の電気的ストレスが各前記電気ヒューズ素子に印加された後、前記第２の電気ストレスが前記電気ヒューズ素子に印加された場合に、前記電気ヒューズ素子が絶縁状態にあるか若しくは絶縁破壊状態にあるかを読み出す読出手段と、
   前記複数の電気ヒューズ素子のうちの絶縁破壊状態になった電気ヒューズ素子に基づいて、０又は１のデジタルデータを対応付ける対応付け手段を具備することを特徴とする乱数発生装置。
6. 前記供給手段は、電気的ストレスとして、前記電気ヒューズ素子に電圧を印加する若しくは電流を流すことを特徴とする請求項５に記載の乱数発生装置。
7. 前記制御手段は、
   前記第１又は第２の電気的ストレスのうちのいずれか一方を選択する選択信号を前記供給手段に出力する出力手段と、
   前記供給手段から前記第１又は第２の電気的ストレスを前記電気ヒューズ素子に供給するか否かを切り換える切換手段と、
   を具備することを特徴とする請求項５又は請求項６に記載の乱数発生装置。
8. 各前記電気ヒューズ素子は、ソース、ドレイン、ボディを接地させたＭＯＳ（metal oxide semiconductor）構造を有する、若しくは、キャパシタ構造を有することを特徴とする請求項５から請求項７のいずれか１項に記載の乱数発生装置。
9. 前記阻止手段は、一端を前記供給手段に接続し、他端を前記複数の電気ヒューズ素子のゲートに接続してある第１の抵抗と、一端を前記電気ヒューズ素子のソース、ドレイン、ボディのいずれかに接続し、他端を接地してある抵抗を複数有する抵抗群を具備し、
   前記第１の抵抗と前記抵抗群に属する抵抗の抵抗値は、前記電気ヒューズ素子が絶縁破壊した場合の抵抗値よりも、該電気ヒューズ素子以外の複数の電気ヒューズ素子が絶縁破壊しない程度に大きく設定することを特徴とする請求項８に記載の乱数発生装置。
10. 電気的ストレスを受けると絶縁状態から絶縁破壊状態に変化する１つの電気ヒューズ素子を利用する乱数発生方法において、
    前記電気ヒューズ素子と同一の工程で製造された複数の電気ヒューズ素子で絶縁破壊状態になる破壊耐圧の分布での平均値に対応する第１の電気的ストレス、又は、前記電気ヒューズ素子の絶縁状態を検出するための第２の電気的ストレスを前記電気ヒューズ素子に供給し、
    前記第１又は第２の電気的ストレスのうちのいずれか一方を前記電気ヒューズ素子に供給するように制御し、
    前記第１の電気的ストレスが前記電気ヒューズ素子に印加された後、前記第２の電気ストレスが前記電気ヒューズ素子に印加された場合に、前記電気ヒューズ素子が絶縁状態にあるか若しくは絶縁破壊状態にあるかを読み出し、
    前記電気ヒューズ素子が絶縁状態にあるか否かに基づいて、０又は１のデジタルデータを対応付けることを特徴とする乱数発生方法。
11. 電気的ストレスを受けると絶縁状態から絶縁破壊状態に変化する複数の電気ヒューズ素子を利用する乱数発生方法において、
    前記複数の電気ヒューズ素子に含まれる各電気ヒューズ素子を絶縁破壊状態にする電気的ストレスの値のうちの最小値よりも小さい値から時間と共に大きくなる第１の電気的ストレス、又は、前記各電気ヒューズ素子の絶縁状態を検出するための第２の電気的ストレスを前記電気ヒューズ素子に供給し、
    前記第１又は第２の電気的ストレスのうちのいずれか一方を前記電気ヒューズ素子に供給するように制御し、
    前記第１の電気的ストレスが各前記電気ヒューズ素子に印加されて、或る電気ヒューズ素子が絶縁破壊状態になった場合に、該電気ヒューズ素子以外の複数の電気ヒューズ素子の絶縁破壊を阻止し、
    前記第１の電気的ストレスが各前記電気ヒューズ素子に印加された後、前記第２の電気ストレスが前記電気ヒューズ素子に印加された場合に、前記電気ヒューズ素子が絶縁状態にあるか若しくは絶縁破壊状態にあるかを読み出し、
    前記複数の電気ヒューズ素子のうちの絶縁破壊状態になった電気ヒューズ素子に基づいて、０又は１のデジタルデータを対応付けることを特徴とする乱数発生方法。

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