KR20130084922A - 반도체 메모리 장치의 메모리 셀 구조 및 그의 구동 방법 - Google Patents

반도체 메모리 장치의 메모리 셀 구조 및 그의 구동 방법 Download PDF

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Abstract

전기적 퓨즈 방식을 이용한 반도체 메모리 장치의 메모리 셀 구조 및 그의 구동 방법에 관한 것으로, 노말 데이터를 입출력하는 제1 비트라인에 일단이 접속되며 노말 데이터가 프로그램되는 제1 퓨즈; 리던던트 데이터를 입출력하는 제2 비트라인에 일단이 접속되며 리던던트 데이터가 프로그램되는 제2 퓨즈; 제1 및 제2 퓨즈의 타단에 접속되며 프로그램 전압이 인가됨에 따라 제1 및 제2 퓨즈 중 적어도 어느 하나에 대하여 프로그램 동작을 수행하기 위한 프로그램 제어부; 및 제1 및 제2 퓨즈의 타단에 접속되며 리드 전압이 인가됨에 따라 제1 및 제2 퓨즈에 프로그램된 데이터에 대하여 리드 동작을 수행하기 위한 리드 제어부를 포함하는 반도체 메모리 장치의 메모리 셀 구조가 제공된다.

Description

반도체 메모리 장치의 메모리 셀 구조 및 그의 구동 방법{CELL STRUCTURE OF SEMICONDUCTOR MEMORY DEVICE AND METHOD OF DRIVING THE SAME}
본 발명은 반도체 설계 기술에 관한 것으로, 더욱 상세하게는 반도체 메모리 장치의 메모리 셀 구조 및 그의 구동 방법에 관한 것이다.
일반적으로, 주제어장치(MCU), 전원 집적회로(Power IC), 디스플레이 구동 칩, 씨모스(CMOS) 이미지 센서 등에는 EPROM, EEPROM, 플래시 메모리와 같은 비휘발성 메모리 장치가 사용된다. 그러나, 비휘발성 메모리 장치는 긴 공정 시간(Turn-Around Time:TAT), 복잡도의 증가, 낮은 신뢰성 및 높은 제조 비용을 유발하는 부가적인 공정을 필요로 한다. 따라서, 추가 공정이 필요 없는 오티피(OTP : One-Time Programmable) 메모리 장치가 많이 사용되고 있다. 오티피 메모리 장치는 메모리 셀당 단 한 번만 데이터를 프로그램할 수 있으며, 이렇게 한 번 프로그램된 데이터는 전원(power) 없이도 보존된다. 참고로, 오티피 메모리 장치는 트리밍(trimming) 정보, 보안(security) ID, 칩(chip) ID, 교정 데이터(calibration data) 등을 저장하거나, 또는 메인 메모리 장치의 리던던시(redundancy) 메모리 장치로서 사용된다.
한편, 오티피 메모리 장치는 전기적 퓨즈(electrical fuse) 방식 또는 안티퓨즈(anti fuse) 방식의 로직 공정 기반 설계가 가능한 메모리 장치로 나눌 수 있다.
일단, 안티퓨즈 방식의 오티피 메모리 장치의 메모리 셀은 얇은 게이트 산화막 (gate oxide)에 항복전압(breakdown voltage)보다 높은 전압을 인가하여 전기적으로 단락시켜 프로그램된다. 다시 말해, 안티퓨즈 방식의 오티피 메모리 장치는 프로그램시 고전압(high voltage)이 요구되며, 예컨대, 프로그램 전압으로 "5.5V~8.5V"가 요구된다. 이러한 안티퓨즈 방식의 메모리 셀은 데이터 신뢰성(reliability) 및 수율(yield) 특성이 우수하지만, 저전압(low voltage)이 요구되는 공정(예:CMOS 공정)에서는 사용이 제한될 수 있다. 그 이유는 로직 트랜지스터 등이 높은 프로그램 전압을 견딜 수 없기 때문이다.
반면, 전기적 퓨즈 방식의 오티피 메모리 장치의 메모리 셀은 폴리 실리콘 게이트에 "10mA~20mA" 정도의 과전류를 흘려 전기적 퓨즈를 블로잉(blowing)하여 끊어준다. 예컨대, 전기적 퓨즈 방식의 오티피 메모리 장치의 메모리 셀은 전기적 퓨즈가 "3.3V"의 프로그램 전압으로 프로그램가능하도록 설계된다.
도 1에는 종래기술에 따른 전기적 퓨즈 방식을 이용한 오티피 메모리 장치의 메모리 셀 구조가 도시되어 있다.
도 1을 참조하면, 메모리 셀 구조(10)는 일단(Anode)이 비트라인(Bit-Line:BL)에 접속되고 타단(Cathode)이 접속노드(CN)에 접속되는 전기적 퓨즈(12)와, 게이트가 워드라인(WordLine:WL)에 접속되고 드레인과 소오스가 접속노드(CN)와 접지전압(VSS)단 사이에 접속된 NMOS 트랜지스터(14)를 포함한다.
이하, 이와 같은 구성을 가지는 메모리 셀 구조(10)의 구동 방법을 프로그램 동작과 리드 동작으로 나누어 설명한다.
먼저, 프로그램 동작을 설명한다.
비트라인(BL)과 워드라인(WL)에 프로그램 전압이 인가됨에 따라 전기적 퓨즈(12)와 NMOS 트랜지스터(14)를 통해 프로그램 전류가 흐르고, 일정 시간 동안 지속되면 전기적 퓨즈(12)가 블로잉(blowing)되면서 전기적으로 끊어진다. 예컨대, 전기적 퓨즈(12)는 프로그램 이전에 "50~100Ω" 정도의 저항을 가지고 프로그램 이후에 "100kΩ" 이상의 저항을 가진다. 이와 같이, 전기적 퓨즈(12)는 전도상태(conductive state)와 고저항 상태 (highly resistive state) 중 어느 하나로 프로그램된다.
다음, 리드 동작을 설명한다.
비트라인(BL)에 예정된 전압을 프리차지시킨 상태에서 워드라인(WL)에 리드 전압이 인가되면, 전기적 퓨즈(12)의 프로그램 여부에 따라 비트라인(BL)에 프리차지된 전압 레벨이 감소하거나 또는 그대로 유지된다. 이때, 비트라인(BL)에 프리차지된 전압 레벨의 상태를 감지하여 데이터를 출력한다.
그러나, 종래기술에 따른 전기적 퓨즈를 이용한 반도체 메모리 장치의 메모리 셀 구조(10)는 안티퓨즈를 이용한 반도체 메모리 장치의 메모리 셀 구조에 비하여 데이터 신뢰성(reliability) 및 수율(yield) 특성이 좋지 못하다.
따라서, 반도체 메모리 장치의 메모리 셀 구조가 전기적 퓨즈 방식의 장점 - 저전압 환경에 적용 가능함 - 을 가지면서도 안티퓨즈 방식의 장점 - 데이터 신뢰성(reliability) 및 수율(yield) 특성이 우수함 - 을 가진다면 더욱 유용하게 사용될 것이다.
본 발명은 전기적 퓨즈 방식을 기반으로 데이터 신뢰성(reliability) 및 수율(yield) 특성이 개선된 반도체 메모리 장치의 메모리 셀 구조 및 그의 구동 방법을 제공한다.
본 발명의 일 측면에 따르면, 본 발명은 노말 데이터를 입출력하는 제1 비트라인에 일단이 접속되며 노말 데이터가 프로그램되는 제1 퓨즈; 리던던트 데이터를 입출력하는 제2 비트라인에 일단이 접속되며 리던던트 데이터가 프로그램되는 제2 퓨즈; 제1 및 제2 퓨즈의 타단에 접속되며 프로그램 전압이 인가됨에 따라 제1 및 제2 퓨즈 중 적어도 어느 하나에 대하여 프로그램 동작을 수행하기 위한 프로그램 제어부; 및 제1 및 제2 퓨즈의 타단에 접속되며 리드 전압이 인가됨에 따라 제1 및 제2 퓨즈에 프로그램된 데이터에 대하여 리드 동작을 수행하기 위한 리드 제어부를 포함한다.
본 발명의 다른 측면에 따르면, 본 발명은 제1 비트라인에 일단이 접속되고 제1 접속노드에 타단이 접속되는 제1 퓨즈; 제2 비트라인에 일단이 접속되고 제2 접속노드에 타단이 접속되는 제2 퓨즈; 제1 워드라인을 통해 인가되는 프로그램 전압에 따라 제1 및 제2 퓨즈의 타단과 예정된 전압단을 전기적으로 접속하기 위한 제1 스위칭부; 및 제2 워드라인을 통해 인가되는 리드 전압에 따라 제1 및 제2 퓨즈의 타단을 전기적으로 접속하기 위한 제2 스위칭부를 포함한다.
본 발명의 또 다른 측면에 따르면, 본 발명은 제1 및 제2 퓨즈를 구비하는 반도체 메모리 장치의 메모리 셀 구조의 구동 방법에 있어서, 제1 퓨즈의 일단에 접속된 제1 비트라인에 고전원전압을 제1 구간 동안 인가하고 제1 워드라인을 통해 인가되는 프로그램 전압에 따라 제1 퓨즈의 타단에 저전원전압을 제1 구간 동안 인가하는 제1 프로그램 단계; 및 제1 및 제2 퓨즈에 대하여 리드 동작을 수행하는 리드 단계를 포함하며, 리드 단계는, 제1 비트라인에 고전원전압을 제3 구간 동안 인가 - 제2 비트라인은 저전원전압이 인가됨 - 하는 프리차지 단계; 제2 워드라인을 통해 인가되는 리드 전압에 따라 제1 및 제2 퓨즈의 타단을 전기적으로 접속하는 리던던트 단계; 및 제1 비트라인에 프리차징된 전압 레벨의 변화를 감지하는 데이터 출력단계를 포함한다.
전기적 퓨즈 방식을 기반으로 저전압(high voltage) 공정에 사용 가능하면서도 하나의 메모리 셀에 리던던트(redundant) 퓨즈를 추가로 구비하여 데이터 신뢰성(reliability) 및 수율(yield) 특성이 개선되는 효과가 있다.
도 1은 종래기술에 따른 전기적 퓨즈를 이용한 반도체 메모리 장치의 메모리 셀 구조의 구성도이다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 메모리 셀 구조의 구성도이다.
도 3a 및 도 3b는 도 2에 도시된 반도체 메모리 장치의 메모리 셀 구조의 구동 방법에서 프로그램 동작의 일예를 설명하기 위한 타이밍도가 도시되어 있다.
도 4는 도 2에 도시된 반도체 메모리 장치의 메모리 셀 구조의 구동 방법에서 리드 동작을 설명하기 위한 타이밍도가 도시되어 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2에는 본 발명의 실시예에 따른 반도체 메모리 장치의 메모리 셀 구조의 구성도가 도시되어 있다.
도 2를 참조하면, 메모리 셀 구조(100)는 노말 데이터를 입출력하는 노말 비트라인(BL)에 일단이 접속되며 노말 데이터가 프로그램되는 노말 퓨즈(efuse1)와, 리던던트 데이터를 입출력하는 리던던트 비트라인(BL_R)에 일단이 접속되며 리던던트 데이터가 프로그램되는 리던던트 퓨즈(efuse2)와, 노말 퓨즈(efuse1) 및 리던던트 퓨즈(efuse2)의 타단에 접속되며 프로그램용 워드라인(WLP)을 통해 프로그램 전압이 인가됨에 따라 노말 퓨즈(efuse1) 및 리던던트 퓨즈(efuse2) 중 적어도 어느 하나에 대하여 프로그램 동작을 수행하기 위한 프로그램 제어부(110)와, 노말 퓨즈(efuse1) 및 리던던트 퓨즈(efuse2)의 타단에 접속되며 리드용 워드라인(WLR)을 통해 리드 전압이 인가됨에 따라 노말 퓨즈(efuse1) 및 리던던트 퓨즈(efuse2)에 프로그램된 데이터에 대하여 리드 동작을 수행하기 위한 리드 제어부(120)를 포함한다.
여기서, 노말 퓨즈(efuse1) 및 리던던트 퓨즈(efuse2)는 전기적 퓨즈(electrical fuse)를 말하며, 전기적 퓨즈는 일정 시간 동안 프로그램 전류가 흐르면 블로잉(blowing)되면서 전기적으로 끊어진다. 예컨대, 전기적 퓨즈는 프로그램 이전에 "50~100Ω" 정도의 저항을 가지고 프로그램 이후에 "100kΩ" 이상의 저항을 가진다.
그리고, 프로그램 제어부(110)는 프로그램용 워드라인(WLP)을 통해 인가되는 프로그램 전압에 따라 노말 퓨즈(efuse1) 및 리던던트 퓨즈(efuse2)의 타단과 접지전압(VSS)단을 전기적으로 접속하기 위한 스위칭부로서의 역할을 수행한다. 다시 말해, 프로그램 제어부(110)는 프로그램 전압을 게이트 입력으로 하며 드레인과 소오스가 제1 접속노드(CN1)와 접지전압(VSS)단 사이에 접속되는 제1 NMOS 트랜지스터(MN0)와, 프로그램 전압을 게이트 입력으로 하며 드레인과 소오스가 제2 접속노드(CN2)와 접지전압(VSS)단 사이에 접속되는 제2 NMOS 트랜지스터(MN1)를 포함한다.
또한, 리드 제어부(120)는 리드용 워드라인(WLR)을 통해 인가되는 리드 전압에 따라 노말 퓨즈(efuse1)와 리던던트 퓨즈(efuse2)의 타단을 전기적으로 접속하기 위한 스위칭부로서의 역할을 수행한다. 다시 말해, 리드 제어부(120)는 리드 전압을 게이트 입력으로 하며 드레인과 소오스가 제1 및 제2 접속노드(CN1, CN2) 사이에 접속된 제3 NMOS 트랜지스터(MN2)를 포함한다.
참고로, 프로그램 전압은 전원전압(VDD) 또는 펌핑전압(VPP)이 이용될 수 있고, 리드 전압은 전원전압(VDD)이 이용될 수 있다.
이하, 상기와 같은 구성을 가지는 본 발명의 실시예에 따른 반도체 메모리 장치의 메모리 셀 구조(100)의 구동 방법을 도 3a 내지 도 4를 참조하여 설명한다.
도 3a 및 도 3b에는 메모리 셀 구조(100)의 구동 방법에서 프로그램 동작을 설명하기 위한 타이밍도가 도시되어 있다.
먼저, 도 3a를 참조하면, 노말 퓨즈(efuse1)를 프로그램하기 위한 제1 프로그램 단계는 노말 비트라인(BL)에 전원전압(VDD) 또는 펌핑전압(VPP)을 제1 구간 동안 인가하고, 프로그램용 워드라인(WLP)을 통해 인가되는 전원전압(VDD) 레벨의 프로그램 전압에 따라 노말 퓨즈(efuse1)의 타단에 접지전압(VSS)을 제1 구간 동안 인가한다. 이에 따라, 노말 퓨즈(efuse1)를 통해 프로그램 전류가 흐르고, 일정 시간 동안 지속적으로 흐르면서 노말 퓨즈(efuse1)가 전기적으로 끊어지게 된다.
다음, 도 3b를 참조하면, 리던던트 퓨즈(efuse2)를 프로그램하기 위한 제2 프로그램 단계는 제1 프로그램 단계 이후에 리던던트 비트라인(BL_R)에 전원전압(VDD) 또는 펌핑전압(VPP)을 제2 구간 동안 인가하고, 프로그램용 워드라인(WLP)을 통해 인가되는 전원전압(VDD) 레벨의 프로그램 전압에 따라 리던던트 퓨즈(efuse2)의 타단에 접지전압(VSS)을 제2 구간 동안 인가한다. 이에 따라, 리던던트 퓨즈(efuse2)를 통해 프로그램 전류가 흐르고, 일정 시간 동안 지속적으로 흐르면서 리던던트 퓨즈(efuse2)가 전기적으로 끊어지게 된다.
한편, 상기에서는 제1 및 제2 프로그램 단계를 통해 노말 퓨즈(efuse1)와 리던던트 퓨즈(efuse2)를 차례로 프로그램하는 것을 예로 들어 설명하고 있지만, 반드시 이에 한정되는 것은 아니며, 시간을 단축하기 위하여 노말 퓨즈(efuse1)와 리던던트 퓨즈(efuse2)를 동시에 프로그램할 수도 있다. 즉, 노말 비트라인(BL) 및 리던던트 비트라인(BL_R)에 전원전압(VDD) 또는 펌핑전압(VPP)을 제1 구간 동안 동시에 인가하고, 프로그램용 워드라인(WLP)을 통해 인가되는 전원전압(VDD) 레벨의 프로그램 전압에 따라 노말 퓨즈(efuse1) 및 리던던트 퓨즈(efuse2)의 타단에 접지전압(VSS)을 제1 구간 동안 인가한다. 이에 따라, 노말 퓨즈(efuse1) 및 리던던트 퓨즈(efuse2)를 통해 동시에 프로그램 전류가 흐르고, 일정 시간 동안 지속적으로 흐르면서 노말 퓨즈(efuse1) 및 리던던트 퓨즈(efuse2)가 전기적으로 끊어지게 된다.
참고적으로, 노말 퓨즈(efuse1)과 리던던트 퓨즈(efuse2)를 프로그램하기 위해서는 노말 비트라인(BL)과 리던던트 비트라인(BL_R)에 전원전압(VDD) 또는 펌핑전압(VPP)이 인가된다. 이때, 퓨즈 컷팅의 효율을 높이기 위해서는 전원전압(VDD)보다 높은 전압 레벨을 가지는 펌핑전압(VPP)을 이용하는 것이 좋다.
도 4에는 메모리 셀 구조(100)의 구동 방법에서 리드 동작을 설명하기 위한 타이밍도가 도시되어 있다.
도 4를 참조하면, 리드 동작은 노말 비트라인(BL)에 전원전압(VDD)전원전압(VDD) 동안 인가 - 리던던트 비트라인(BL_R)은 접지전압(VSS)이 인가됨 - 하는 프리차지 단계와, 리드용 워드라인(WLR)을 통해 인가되는 전원전압(VDD) 레벨의 리드 전압에 따라 노말 퓨즈(efuse1)와 리던던트 퓨즈(efuse2)의 타단을 전기적으로 접속하는 리던던트 단계와, 노말 비트라인(BL)에 프리차징된 전압 레벨의 변화를 감지하는 데이터 출력단계를 포함한다.
다시 말해, 노말 비트라인(BL)을 전원전압(VDD)으로 프리차지시킨 상태에서 리던던트 단계를 수행하면, 노말 퓨즈(efuse1)와 리던던트 퓨즈(efuse2)가 직렬로 연결된다. 이때, 노말 퓨즈(efuse1)와 리던던트 퓨즈(efuse2)가 프로그램된 경우에는 노말 퓨즈(efuse1)와 리던던트 퓨즈(efuse2)가 높은 저항 상태이므로, 노말 비트라인(BL)에 프리차지된 전압(VDD) 레벨이 그대로 유지된다. 이와는 달리, 노말 퓨즈(efuse1)와 리던던트 퓨즈(efuse2)가 프로그램되지 않은 경우에는 노말 퓨즈(efuse1)와 리던던트 퓨즈(efuse2)가 낮은 저항 상태이므로, 노말 비트라인(BL)과 리던던트 비트라인(BL_R)이 전기적으로 접속되면서 노말 비트라인(BL)에 프리차지된 전압(VDD)의 레벨이 접지전압(VSS)으로 감소한다. 상기와 같이, 노말 퓨즈(efuse1)와 리던던트 퓨즈(efuse2)의 프로그램 여부에 따라 노말 비트라인(BL)에 프리차지된 전압(VDD) 레벨의 변화를 감지하여 논리 로우 레벨 또는 논리 하이 레벨의 데이터를 출력한다.
이와 같은 본 발명의 실시예에 따르면, 노말 퓨즈(efuse1)와 리던던트 퓨즈(efuse2)를 모두 프로그램함으로써 둘 중 어느 하나라도 프로그램이 정상적으로 수행되기만 하면 정상적인 데이터 출력이 가능하며, 둘 모두 프로그램되면 노말 퓨즈(efuse1)와 리던던트 퓨즈(efuse2)가 직렬로 연결되기 때문에 프로그램 전후의 전류 변화 폭이 커지므로 리드 동작시 마진(margin)이 증가한다. 따라서, 실패율(fail rate)이 현저하게 감소되므로, 수율(yield) 특성이 개선되는 이점이 있다. 또한, 노말 퓨즈(efuse1)와 리던던트 퓨즈(efuse2)는 전기적 퓨즈이므로 프로그램 이후에 저항값이 낮아지는 현상이 빈번하게 발생할 수 있으나, 두 개의 퓨즈를 프로그램함에 따라 저항값의 마진을 가질 수 있어 데이터 신뢰성(reliability)이 개선되는 이점이 있다. 아울러, 전기적 퓨즈를 기반으로 설계되므로 저전압(high voltage) 공정에 사용 가능한 이점이 있다.
한편, 상기와 같은 반도체 메모리 장치의 메모리 셀 구조(100)의 구동 방법은 메모리 셀당 구비되는 두 개의 퓨즈를 무조건적으로 프로그램하는 것을 예로 들어 설명하였지만, 반드시 이에 한정되는 것은 아니며, 다음과 같은 예도 적용될 수 있다.
우선, 메모리 셀 구조(100)의 다른 일예에 따른 구동 방법의 전체적인 과정을 간략하게 설명하면, 노말 퓨즈(efuse1)만을 프로그램하고 테스트를 통해 정상적으로 프로그램되었는지를 체크한 다음 체크 결과에 따라 리던던트 퓨즈(efuse2)의 프로그램 여부를 결정한다.
이를 좀더 자세하게 설명하면, 노말 비트라인(BL)에 전원전압(VDD) 또는 펌핑전압(VPP)을 제1 구간 동안 인가하고, 프로그램용 워드라인(WLP)을 통해 인가되는 전원전압(VDD) 레벨의 프로그램 전압에 따라 노말 퓨즈(efuse1)의 타단에 접지전압(VSS)을 제1 구간 동안 인가하는 제1 프로그램 단계가 수행된다. 이에 따라, 노말 퓨즈(efuse1)를 통해 프로그램 전류가 흐르고, 일정 시간 동안 지속적으로 흐르면서 노말 퓨즈(efuse1)가 전기적으로 끊어지게 된다. 그런 다음, 노말 퓨즈(efuse1)의 프로그램 여부를 테스트하기 위한 테스트 단계가 수행되고, 테스트 단계에서 테스트 결과 비정상적으로 프로그램된 경우, 리던던트 퓨즈(efuse2)의 일단에 접속된 제2 비트라인에 상기 고전원전압을 제2 구간 동안 인가하고, 프로그램용 워드라인(WLP)을 통해 인가되는 프로그램 전압에 따라 리던던트 퓨즈(efuse2)의 타단에 접지전압(VSS)을 제2 구간 동안 인가하는 제2 프로그램 단계가 수행된다. 한편, 테스트 단계에서 테스트 결과 노말 퓨즈(efuse1)가 정상적으로 프로그램된 경우에는 리던던트 퓨즈(efuse2)의 프로그램하는 과정을 생략한다. 참고로, 테스트 단계는 상기의 리드 단계와 동일하게 실시될 수 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100 : 메모리 셀 구조 110 : 프로그램 제어부
120 : 리드 제어부 efuse1 : 노말 퓨즈
efuse2 : 리던던트 퓨즈 BL : 노말 비트라인
BL_R : 리던던트 비트라인 WLP : 프로그램용 워드라인
WLR : 리드용 워드라인

Claims (20)

  1. 노말 데이터를 입출력하는 제1 비트라인에 일단이 접속되며, 상기 노말 데이터가 프로그램되는 제1 퓨즈;
    리던던트 데이터를 입출력하는 제2 비트라인에 일단이 접속되며, 상기 리던던트 데이터가 프로그램되는 제2 퓨즈;
    상기 제1 및 제2 퓨즈의 타단에 접속되며, 프로그램 전압이 인가됨에 따라 상기 제1 및 제2 퓨즈 중 적어도 어느 하나에 대하여 프로그램 동작을 수행하기 위한 프로그램 제어부; 및
    상기 제1 및 제2 퓨즈의 타단에 접속되며, 리드 전압이 인가됨에 따라 상기 제1 및 제2 퓨즈에 프로그램된 데이터에 대하여 리드 동작을 수행하기 위한 리드 제어부
    를 포함하는 반도체 메모리 장치의 메모리 셀 구조.
  2. 제1항에 있어서,
    상기 프로그램 전압은 제1 워드라인을 통해 인가되는 반도체 메모리 장치의 메모리 셀 구조.
  3. 제2항에 있어서,
    상기 리드 전압은 제2 워드라인을 통해 인가되는 반도체 메모리 장치의 메모리 셀 구조.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 및 제2 퓨즈는 전기적 퓨즈(electrical fuse)를 포함하는 반도체 메모리 장치의 메모리 셀 구조.
  5. 제1 비트라인에 일단이 접속되고 제1 접속노드에 타단이 접속되는 제1 퓨즈;
    제2 비트라인에 일단이 접속되고 제2 접속노드에 타단이 접속되는 제2 퓨즈;
    제1 워드라인을 통해 인가되는 프로그램 전압에 따라 제1 및 제2 퓨즈의 타단과 예정된 전압단을 전기적으로 접속하기 위한 제1 스위칭부; 및
    제2 워드라인을 통해 인가되는 리드 전압에 따라 제1 및 제2 퓨즈의 타단을 전기적으로 접속하기 위한 제2 스위칭부
    를 포함하는 반도체 메모리 장치의 메모리 셀 구조.
  6. 제5항에 있어서,
    상기 제1 스위칭부는,
    상기 프로그램 전압을 게이트 입력으로 하며 드레인과 소오스가 상기 제1 접속노드와 상기 예정된 전압단 사이에 접속되는 제2 NMOS 트랜지스터; 및
    상기 프로그램 전압을 게이트 입력으로 하며 드레인과 소오스가 상기 제2 접속노드와 상기 예정된 전압단 사이에 접속되는 제3 NMOS 트랜지스터를 포함하는 반도체 메모리 장치의 메모리 셀 구조.
  7. 제6항에 있어서,
    상기 제2 스위칭부는 상기 리드 전압을 게이트 입력으로 하며 드레인과 소오스가 상기 제1 및 제2 접속노드 사이에 접속된 제1 NMOS 트랜지스터를 포함하는 반도체 메모리 장치의 메모리 셀 구조.
  8. 제5항 내지 제7항 중 어느 한 항에 있어서,
    상기 예정된 전압은 접지전압(VSS)을 포함하는 반도체 메모리 장치의 메모리 셀 구조.
  9. 제8항에 있어서,
    상기 프로그램 전압은 전원전압(VDD) 또는 펌핑전압(VPP)을 포함하는 반도체 메모리 장치의 메모리 셀 구조.
  10. 제8항에 있어서,
    상기 리드 전압은 전원전압(VDD)을 포함하는 반도체 메모리 장치의 메모리 셀 구조.
  11. 제5항 내지 제7항 중 어느 한 항에 있어서,
    상기 제1 및 제2 퓨즈는 전기적 퓨즈(electrical fuse)를 포함하는 반도체 메모리 장치의 메모리 셀 구조.
  12. 제1 및 제2 퓨즈를 구비하는 반도체 메모리 장치의 메모리 셀 구조의 구동 방법에 있어서,
    상기 제1 퓨즈의 일단에 접속된 제1 비트라인에 고전원전압을 제1 구간 동안 인가하고, 제1 워드라인을 통해 인가되는 프로그램 전압에 따라 상기 제1 퓨즈의 타단에 저전원전압을 상기 제1 구간 동안 인가하는 제1 프로그램 단계; 및
    상기 제1 및 제2 퓨즈에 대하여 리드 동작을 수행하는 리드 단계를 포함하며,
    상기 리드 단계는,
    상기 제1 비트라인에 상기 고전원전압을 제3 구간 동안 인가 - 상기 제2 비트라인은 상기 저전원전압이 인가됨 - 하는 프리차지 단계;
    제2 워드라인을 통해 인가되는 리드 전압에 따라 상기 제1 및 제2 퓨즈의 타단을 전기적으로 접속하는 리던던트 단계; 및
    상기 제1 비트라인에 프리차징된 전압 레벨의 변화를 감지하는 데이터 출력단계를 포함하는 반도체 메모리 장치의 메모리 셀 구조의 구동 방법.
  13. 제12항에 있어서,
    상기 제1 프로그램 단계 이후에 상기 제2 퓨즈의 일단에 접속된 제2 비트라인에 상기 고전원전압을 제2 구간 동안 인가하고, 상기 제1 워드라인을 통해 인가되는 상기 프로그램 전압에 따라 상기 제2 퓨즈의 타단에 상기 저전원전압을 상기 제2 구간 동안 인가하는 제2 프로그램 단계를 더 포함하는 반도체 메모리 장치의 메모리 셀 구조의 구동 방법.
  14. 제12항에 있어서,
    상기 제1 프로그램 단계는 상기 제2 퓨즈의 일단에 접속된 제2 비트라인에 상기 고전원전압을 상기 제1 구간 동안 인가하고, 상기 제1 워드라인을 통해 인가되는 상기 프로그램 전압에 따라 상기 제2 퓨즈의 타단에 상기 저전원전압을 상기 제1 구간 동안 인가하는 반도체 메모리 장치의 메모리 셀 구조의 구동 방법.
  15. 제12항에 있어서,
    상기 제1 프로그램 단계 이후에 상기 제1 퓨즈의 프로그램 여부를 테스트하기 위한 테스트 단계;
    상기 테스트 단계에서 테스트 결과 비정상적으로 프로그램된 경우, 상기 제2 퓨즈의 일단에 접속된 제2 비트라인에 상기 고전원전압을 제2 구간 동안 인가하고, 상기 제1 워드라인을 통해 인가되는 상기 프로그램 전압에 따라 상기 제2 퓨즈의 타단에 상기 저전원전압을 상기 제2 구간 동안 인가하는 제2 프로그램 단계를 더 포함하는 반도체 메모리 장치의 메모리 셀 구조의 구동 방법.
  16. 제15항에 있어서,
    상기 테스트 단계는 상기 리드 단계와 동일하게 실시되는 반도체 메모리 장치의 메모리 셀 구조의 구동 방법.
  17. 제12항에 있어서,
    상기 제1 및 제2 퓨즈는 전기적 퓨즈(electrical fuse)를 포함하는 반도체 메모리 장치의 메모리 셀 구조의 구동 방법.
  18. 제12항에 있어서,
    상기 프로그램 전압은 전원전압(VDD) 또는 펌핑전압(VPP)을 포함하는 반도체 메모리 장치의 메모리 셀 구조의 구동 방법.
  19. 제12항에 있어서,
    상기 리드 전압은 전원전압(VDD)을 포함하는 반도체 메모리 장치의 메모리 셀 구조의 구동 방법.
  20. 제12항에 있어서,
    상기 고전원전압은 전원전압(VDD)을 포함하고,
    상기 저전원전압은 접지전압(VSS)을 포함하는 반도체 메모리 장치의 메모리 셀 구조의 구동 방법.
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