KR102515409B1 - 수직형 반도체 소자 - Google Patents

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Abstract

수직형 반도체 소자는, 셀 영역, 제1 더미 영역 및 제2 더미 영역을 포함하는 제1 영역의 기판 상에 형성되고, 제1 방향으로 연장되는 도전 패턴 구조물이 구비된다. 기판의 제2 영역 상에서 형성되고, 상기 도전 패턴 구조물의 측벽과 접하는 패드 구조물이 구비된다. 상기 셀 영역과 인접하는 제1 더미 영역 상의 도전 패턴 구조물을 관통하는 제1 더미 구조물들이 구비된다. 상기 제2 영역과 인접하는 상기 제2 더미 영역 상의 도전 패턴 구조물을 관통하고, 상기 제1 방향과 수직한 제2 방향의 복수의 열 상에 나란하게 배치되는 제2 더미 구조물들이 구비된다. 상기 제2 더미 구조물들은 상기 각 열 별로 서로 다른 상부면 폭을 갖고, 상기 제2 영역과 인접하는 열로 갈수록 상기 상부면 폭이 점진적으로 증가된다.

Description

수직형 반도체 소자{VERTICAL SEMICONDUCTOR DEVICES}
본 발명은 수직형 반도체 소자에 관한 것이다. 보다 상세하게는, 더미 구조물을 포함하는 수직형 반도체 소자에 관한 것이다.
최근, 기판 표면으로부터 수직하게 메모리 셀들이 적층되는 수직형 반도체 소자가 개발되고 있다. 상기 수직형 반도체 소자에서, 상기 메모리 셀들의 적층 수가 증가되고 메모리 셀들 간의 배치가 조밀해짐에 따라, 정상적인 메모리 셀을 형성하기 위하여 전기적으로 동작되지 않는 더미 구조물들이 형성이 필요할 수 있다.
본 발명의 일 과제는 더미 구조물을 포함하는 수직형 반도체 소자를 제공하는 것이다.
상기 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 수직형 반도체 소자는, 셀 영역, 제1 더미 영역 및 제2 더미 영역을 포함하는 제1 영역의 기판 상에 형성되고, 제1 방향으로 연장되는 도전 패턴 구조물이 구비된다. 상기 기판의 제2 영역 상에서 형성되고, 상기 도전 패턴 구조물의 측벽과 접하는 패드 구조물이 구비된다. 상기 셀 영역과 인접하는 제1 더미 영역 상의 도전 패턴 구조물을 관통하는 제1 더미 구조물들이 구비된다. 상기 제2 영역과 인접하는 상기 제2 더미 영역 상의 도전 패턴 구조물을 관통하고, 상기 제1 방향과 수직한 제2 방향의 복수의 열 상에 나란하게 배치되는 제2 더미 구조물들이 구비된다. 상기 제2 더미 구조물들은 상기 각 열 별로 서로 다른 상부면 폭을 갖고, 상기 제2 영역과 인접하는 열로 갈수록 상기 상부면 폭이 점진적으로 증가될 수 있다.
상기 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 수직형 반도체 소자는, 셀 영역, 제1 더미 영역 및 제2 더미 영역을 포함하는 제1 영역의 기판 상에 형성되고, 제1 방향으로 연장되는 도전 패턴 구조물이 구비된다. 상기 제1 영역의 상기 제1 방향의 양 측에 위치하는 기판의 제2 영역 상에서 형성되고, 상기 도전 패턴 구조물의 측벽과 접하는 패드 구조물이 구비된다. 상기 셀 영역과 인접하는 제1 더미 영역 상의 도전 패턴 구조물을 관통하는 제1 더미 구조물들이 구비된다. 상기 제2 영역과 인접하는 상기 제2 더미 영역 상의 도전 패턴 구조물을 관통하고, 상기 제1 방향과 수직한 제2 방향의 복수의 열 상에 나란하게 배치되는 제2 더미 구조물들이 구비된다. 상기 제2 더미 구조물의 상부면의 폭은 상기 제1 더미 구조물의 상부면의 폭과 보다 더 크고, 서로 이웃하는 열에 배치되는 상기 제2 더미 구조물들의 중심부 사이의 제1 방향의 제1 간격은 서로 이웃하는 열에 배치되는 상기 제1 더미 구조물들의 중심부 사이의 제1 방향의 제2 간격보다 더 넓을 수 있다.
상기 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 수직형 반도체 소자는, 셀 영역, 제1 더미 영역 및 제2 더미 영역을 포함하는 제1 영역의 기판 상에 형성되고, 제1 방향으로 연장되는 도전 패턴 구조물이 구비될 수 있다. 상기 제1 영역의 상기 제1 방향의 양 측에 위치하는 기판의 제2 영역 상에서 형성되고, 상기 도전 패턴 구조물의 측벽과 접하는 패드 구조물이 구비될 수 있다. 상기 셀 영역과 인접하는 제1 더미 영역 상의 도전 패턴 구조물을 관통하는 제1 더미 구조물들이 구비될 수 있다. 상기 제2 영역과 인접하는 상기 제2 더미 영역 상의 도전 패턴 구조물을 관통하고, 상기 제1 방향과 수직한 제2 방향의 복수의 열 상에 나란하게 배치되는 제2 더미 구조물들이 구비될 수 있다. 상기 제2 더미 구조물의 상부면의 면적은 상기 제1 더미 구조물의 상부면의 면적보다 크고, 상기 제2 더미 구조물들의 상부면은 상기 각 열 별로 서로 다른 면적을 가질 수 있다.
예시적인 실시예들에 따르면, 상기 제2 더미 구조물들을 최적화하여 안정된 구조를 갖는 수직형 반도체 소자를 제공할 수 있다.
도 1은 예시적인 실시예들에 따른 수직형 반도체 소자를 나타내는 평면도이다.
도 2는 상기 수직형 반도체 소자의 일부분을 나타내는 단면도이다.
도 3은 상기 수직형 반도체 소자의 일부분을 나타내는 평면도이다.
도 4 내지 도 12는 예시적인 실시예에 따른 수직형 반도체 소자의 일부분을 나타내는 평면도이다.
도 13 내지 도 23은 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 나타내는 단면도들 및 평면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 1은 예시적인 실시예들에 따른 수직형 반도체 소자를 나타내는 평면도이다. 도 2는 상기 수직형 반도체 소자의 일부분을 나타내는 단면도이고, 도 3은 상기 수직형 반도체 소자의 일부분을 나타내는 평면도이다.
도 2는 제1 및 제2 더미 영역들 및 제2 영역을 나타내며, 도 1의 I-I' 부위를 절단한 단면도일 수 있다. 도 3은 제1 및 제2 더미 영역들을 나타낸다.
도 1 내지 3을 참조하면, 제1 영역(R1) 및 제2 영역(R2)이 구분된 기판(100)이 구비될 수 있다. 상기 제1 영역(R1)은 셀 영역(C), 제1 및 제2 더미 영역들(D1, D2)을 포함할 수 있다. 상기 제2 영역(R2)은 배선들이 연결되는 배선 영역일 수 있다.
상기 셀 영역(C)은 실재로 동작되는 셀들이 형성되는 영역일 수 잇다. 상기 제1 및 제2 더미 영역(D1, D2)은 실재로 동작되지 않는 더미 셀들이 형성되는 영역일 수 있다. 상기 제1 더미 영역(D1)은 상기 셀 영역(C)과 인접하는 영역일 수 있다. 상기 제2 더미 영역(D2)은 상기 제1 더미 영역(D1)과 제2 영역(R2) 사이의 영역일 수 있다. 즉, 상기 제2 더미 영역(D2)은 상기 제2 영역(R2)과 인접하는 영역일 수 있다.
상기 제1 영역(R1) 상에는 도전 패턴 구조물(140)이 구비되고, 상기 도전 패턴 구조물(140)을 관통하여 채널 구조물(122), 제1 및 제2 더미 구조물들(124, 126)이 구비될 수 있다. 상기 셀 영역(C)에는 상기 채널 구조물(122)이 구비되고, 상기 제1 더미 영역(D1)에는 제1 더미 구조물(124)이 구비되고, 상기 제2 더미 영역(D2)에는 제2 더미 구조물(126)이 구비될 수 있다.
상기 제2 영역(R2) 상에는 패드 구조물(142) 및 상기 패드 구조물(142)을 덮는 제1 상부 층간 절연막(108)이 구비될 수 있다. 상기 제1 상부 층간 절연막(108) 및 패드 구조물(142)을 관통하여 제3 더미 구조물(128)이 구비될 수 있다. 또한, 상기 패드 구조물(142)의 상부면과 접촉하는 콘택 플러그(138)가 구비될 수 있다. 상기 패드 구조물(142)은 상기 도전 패턴 구조물(140)의 제1 방향의 단부와 접촉하면서 상기 제1 방향으로 연장되고, 상기 도전 패턴 구조물(140)과 하나의 몸체(body)를 가질 수 있다.
상기 도전 패턴 구조물(140) 및 패드 구조물(142)은 상기 기판(100) 상부면과 평행한 제1 방향으로 연장되는 하나의 적층 구조물로 제공될 수 있다. 또한, 복수의 적층 구조물들은 상기 기판(100) 상부면과 평행하고 상기 제1 방향과 수직한 제2 방향으로 서로 이격되면서 배치될 수 있다. 상기 복수의 적층 구조물들 사이에 구비되는 개구부(132) 내에는 절연 패턴(144)이 채워질 수 있다.
상기 기판(100)은 반도체 기판, 예컨대, 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판일 수 있다.
상기 적층 구조물은 절연막들(102) 및 도전 패턴들(136)이 서로 번갈아 반복 적층되는 구조를 가질 수 있다. 즉, 상기 도전 패턴들(136)은 상기 기판(100)의 상부면과 수직한 제3 방향으로 서로 이격되면서 적층될 수 있다. 상기 적층 구조물에 포함되는 도전 패턴(136)은 금속 물질을 포함할 수 있다. 예시적인 실시예에서, 상기 도전 패턴(136)은 금속 패턴 및 베리어 금속 패턴을 포함할 수 있다. 상기 금속 패턴은 예를들어, 텅스텐, 구리, 코발트, 알루미늄 등을 포함할 수 있고, 상기 베리어 금속 패턴은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다.
상기 도전 패턴 구조물(140)에 포함되는 도전 패턴들(136)은 그라운드 선택 라인(ground selection line, GSL), 스트링 선택 라인(string selection line, SSL) 및 상기 접지 선택 라인과 스트링 선택 라인들 사이에 워드 라인들로 제공될 수 있다. 즉, 상기 도전 패턴 구조물(140)의 최하부에는 그라운드 선택 트랜지스터가 구비되고, 상기 도전 패턴 구조물의 최상부에는 스트링 선택 트랜지스터가 구비될 수 있다.
상기 패드 구조물(142)은 계단 형상을 가질 수 있다. 상기 도전 패턴(136)의 가장자리의 상부면은 계단 형상을 가짐으로써, 각 계단별로 서로 다른 평면을 가질 수 있다. 상기 도전 패턴(136)의 상부면은 상기 콘택 플러그(138)와 접촉되기 위한 패드로 제공될 수 있다.
예시적인 실시예에서, 상기 패드 구조물(142)은 제1 방향 및 제2 방향으로 각각 계단이 형성될 수 있다. 예를들어, 상기 패드 구조물(142)은 상기 제1 방향으로 복수의 계단층을 포함하고, 상기 제2 방향으로 복수의 계단층이 포함될 수 있다. 도시된 것과 같이, 상기 패드 구조물(142)은 제2 방향으로 2개의 계단층이 포함될 수 있다. 그러나, 상기 패드 구조물(142)의 계단의 형상은 이에 한정되지 않는다.
상기 제1 상부 층간 절연막(108) 및 상기 도전 패턴 구조물(140) 상에 제2 상부 층간 절연막(130)이 구비될 수 있다. 상기 제2 상부 층간 절연막(130)의 상부면은 평탄할 수 있다.
상기 채널 구조물(122), 제1 및 제2 더미 구조물(124, 126)은 상기 도전 패턴 구조물(140)을 관통하는 필러 형상을 가질 수 있다. 상기 제3 더미 구조물(128)은 상기 제1 상부 층간 절연막(108) 및 패드 구조물(142)을 관통하는 필러 형상을 가질 수 있다.
상기 채널 구조물(122)은 채널홀 내부되고, 상기 제1 내지 제3 더미 구조물들(124, 126, 128)은 각각 제1 내지 제3 더미홀들 내부에 구비될 수 있다.
예시적인 실시예에서, 상기 채널홀, 제1 내지 제3 더미홀들의 저면에는 각각 반도체 패턴(112)이 더 구비될 수 있다. 즉, 상기 채널 구조물(122), 제1 내지 제3 더미 구조물들(124, 126, 128)은 상기 반도체 패턴(112) 상에 형성될 수 있다. 상기 반도체 패턴(112)은 예를 들면, 단결정 실리콘 또는 폴리실리콘을 포함할 수 있다. 일부 실시예에서, 상기 채널 구조물(122), 제1 내지 제3 더미 구조물(124, 126, 128)은 상기 기판(100)과 직접 접촉할 수도 있다.
예시적인 실시예에서, 상기 반도체 패턴(112)은 수직형 반도체 소자에서 최하부에 형성되는 그라운드 선택 트랜지스터의 채널 영역으로 제공될 수 있다. 그러므로, 상기 반도체 패턴(112)은 상기 그라운드 선택 트랜지스터의 게이트 부위와 대향하도록 배치될 수 있다. 일 예로, 상기 반도체 패턴(112)의 상부면은 최하부 도전 패턴(136) 및 두 번째 도전 패턴(136) 사이에 개재되는 절연막(102) 부위에 위치할 수 있다.
예시적인 실시예에서, 상기 채널 구조물(122), 제1 내지 제3 더미 구조물들(124, 126, 128)은 동일한 적층 구조를 가질 수 있다. 예시적인 실시예에서, 상기 채널 구조물(122) 및 제1 내지 제2 더미 구조물들(124, 126)은 유전막 구조물(114), 채널(116), 매립 절연 패턴(118) 및 상부 도전 패턴(120)을 포함할 수 있다.
이하에서는, 평면도를 참조하여 채널 구조물(122), 제1 내지 제3 더미 구조물들(124, 126, 128)의 배치 및 상부면 형상 등에 대해 설명한다.
상기 제1 더미 구조물(124)은 실재의 메모리 셀로 동작되지 않고, 상기 채널 구조물(122)은 실재의 메모리 셀로 동작될 수 있다. 이와같이, 상기 채널 구조물(122) 및 제1 더미 구조물(124)은 실재의 셀로 동작하는지 여부에 따라서 구분되지만, 기판(100) 상에서의 실질적인 배치, 형상 및 구조가 동일할 수 있다. 따라서, 도 2 및 3에는 채널 구조물(122)이 도시되어 있지 않지만, 상기 채널 구조물(122)은 상기 제1 더미 구조물(124)과 동일한 단면 및 평면 형상 및 구조를 가질 수 있다.
상기 채널 구조물(122) 및 제1 더미 구조물(124)은 복수개가 구비되며, 규칙적으로 배열될 수 있다.
예시적인 실시예에서, 상기 제2 방향으로 연장되는 각 열 별로 채널 구조물들(122), 제1 더미 구조물들(124) 및 제2 더미 구조물들(126)은 상기 제2 방향으로 나란하게 배치될 수 있다. 예시적인 실시예에서, 홀수열 및 짝수열의 상기 제1 더미 구조물들(124) 및 상기 제2 더미 구조물들(126)은 상기 제1 방향으로 지그 재그로 배치될 수 있다. 상기 홀수열에 배치되는 상기 제1 더미 구조물들(124) 및 상기 제2 더미 구조물들(126)의 중심 부위는 상기 제1 방향으로 연장되는 일 직선 상에 위치할 수 있다. 또한, 짝수열에 배치되는 상기 제1 더미 구조물들(124) 및 상기 제2 더미 구조물들(126)의 중심 부위는 상기 제1 방향으로 연장되는 일 직선 상에 위치할 수 있다.
예시적인 실시예에서, 제1 방향으로 연장되는 각 행(r)에서, 상기 채널 구조물(122), 제1 및 제2 더미 구조물들(124, 126)의 중심 부위는 제1 방향으로 연장되는 직선 상에 배치될 수 있다. 따라서, 동일한 열에 배치되는 제2 더미 구조물들(126)의 제2 방향의 간격은 서로 동일할 수 있다.
상기 채널 구조물들(122) 및 제1 더미 구조물들(124)의 상부면은 제1 및 제2 방향의 폭이 서로 동일하며 제1 폭(W1)을 가질 수 있다. 따라서, 상기 채널 구조물들(122) 및 제1 더미 구조물들(124)의 상부면은 원형일 수 있다.
상기 제1 방향으로 서로 이웃하는 채널 구조물들(122)들의 간격 및 상기 제1 더미 구조물들(124)의 간격인 제1 X간격(a)은 서로 동일할 수 있다. 상기 제2 방향으로 서로 이웃하는 채널 구조물들(122)들의 간격 및 상기 제1 더미 구조물들(124)의 간격인 제1 Y간격(b)은 서로 동일할 수 있다. 상기 서로 이웃하는 채널 구조물들(122)들 및 제1 더미 구조물들(124)은 사선 방향으로 서로 동일한 제1 거리(c)를 가질 수 있다.
예시적인 실시예에서, 상기 제1 Y간격(b)은 상기 제1 X간격(a) 및 제1 거리(c)보다 더 넓을 수 있다. 예시적인 실시예에서, 상기 제1 거리(c)가 상기 제1 X간격(a) 및 제1 Y간격(b)보다 더 좁을 수 있다. 그러나, 상기 제1 X간격(a), 제1 Y간격(b) 및 제1 거리(c)는 채널 구조물(122) 및 제1 더미 구조물들(124)의 배치에 따라 달라질 수 있으므로, 이에 한정되지는 않는다.
상기 제2 더미 구조물(126)은 복수개가 구비되며, 상기 채널 구조물(122) 및 제1 더미 구조물들(124)과 유사한 규칙성을 가지면서 배열될 수 있다. 상기 제2 더미 구조물들(126)은 상기 제1 방향으로 상기 제2 영역(R2)과 인접하게 배치될 수 있으며, 상기 제1 방향으로 복수개가 구비될 수 있다.
상기 제2 더미 구조물들(126)은 상기 제1 영역(R1) 내에서 상기 제1 방향으로 가장 마지막 열(C1)로부터 복수의 열에 배치될 수 있다. 일 예로, 도 1 및 3에 도시된 것과 같이, 상기 제2 더미 구조물들(126)은 상기 제1 영역(R1) 내에서 상기 제1 방향으로 가장 마지막 열인 제1 열(C1) 및 이로부터 2개의 열인 제2 열(C2) 및 제3 열(C3)에 배치될 수 있다. 이하에서는, 상기 제2 더미 구조물들(126)은 3개의 열인 제1 내지 제3 열(C1, C2, C3)에 배치되는 것으로 설명하지만, 2개의 열 또는 4개 이상의 열에 배치될 수도 있다.
상기 제2 더미 구조물(126)들은 상기 채널 구조물(122) 및 제1 더미 구조물들(124)과 다른 배열을 갖거나 및/또는 다른 형상을 가질 수 있다. 평면도에서 볼 때, 상기 제2 더미 구조물(126)의 상부면은 상기 채널 구조물(122) 및 제1 더미 구조물(124)의 상부면과 다른 형상을 가질 수 있다.
예시적인 실시예에서, 상기 제2 더미 구조물(126)의 상부면은 상기 제1 폭(W1)보다 더 넓은 폭(W)을 가지는 원형일 수 있다. 따라서, 상기 제2 더미 구조물(126)의 상부면의 면적은 상기 제1 더미 구조물(124)의 상부면의 면적보다 클 수 있다. 또한, 동일한 열에 배치되는 상기 제2 더미 구조물(126)의 상부면의 폭(W)은 서로 동일할 수 있다.
예시적인 실시예에서, 상기 제2 더미 구조물들(126)의 상부면은 각 열 별로 서로 다른 폭(W)을 가질 수 있다. 구체적으로, 상기 제1 열(C1)의 제2 더미 구조물들(126)은 가장 넓은 폭을 갖고, 상기 제2 열(C2) 및 제3 열(C3)로 갈수록 상기 제2 더미 구조물들(126)의 폭이 점진적으로 감소될 수 있다. 따라서, 상기 제2 더미 구조물들의 상부면은 상기 각 열 별로 서로 다른 면적을 가질 수 있다.
예시적인 실시예에서, 상기 제1 열(C1)에 배치되는 제2 더미 구조물들(126)의 상부면은 상기 제1 폭(W1)의 105 내지 150%의 폭을 가질 수 있다. 바람직하게는 상기 제1 열(C1)에 배치되는 제2 더미 구조물들(126)의 상부면은 상기 제1 폭(W1)의 110 내지 130%의 폭을 가질 수 있다.
상기 제1 내지 제3 더미 구조물들(124, 126, 128) 및 채널 구조물(122)은 동일한 공정을 통해 각각 형성될 수 있다. 때문에, 상기 제2 더미 구조물(126)의 폭이 상기 제1 폭의 150%보다 증가되는 경우, 상기 제2 더미 구조물(126)은 상기 채널 구조물(122) 및 제1 더미 구조물(124)과의 내부에 적층되는 막들의 형상이 크게 달라질 수 있고 이에 따라 정상적인 구조를 가지기 어려울 수 있다.
예시적인 실시예에서, 서로 이웃하는 열에 배치되는 상기 제2 더미 구조물들의 중심부 사이의 제1 방향의 간격 및 서로 이웃하는 열에 배치되는 상기 제1 및 제2 더미 구조물들의 중심부 사이의 제1 방향의 간격을 포함하는 제1 간격(P1)은 서로 이웃하는 열에 배치되는 상기 제1 더미 구조물들의 중심부 사이의 제1 방향의 제2 간격(P2)보다 더 넓을 수 있다.
예시적인 실시예에서, 상기 제2 더미 영역(D2) 내의 위치에 따라 상기 제1 간격(P1)은 서로 다들 수 있다. 일 예로, 상기 제2 영역(R2)과 가장 인접하게 배치되는 제2 더미 구조물들의 중심부 사이의 제1 방향의 제1 간격(P1)이 가장 넓고, 상기 제1 더미 영역(D1)에 인접할수록 상기 제1 간격(P1)이 점진적으로 감소될 수 있다.
예시적인 실시예에서, 동일한 열에 배치되는 제2 더미 구조물들(126)의 제2 방향의 간격은 상기 제1 Y간격(b)보다 더 좁을 수 있다. 예시적인 실시예에서, 상기 제1 열(C1)에 배치되는 제2 더미 구조물들의 제2 방향의 간격이 가장 좁고, 상기 제1 더미 영역(D1)에 인접할수록 상기 제2 더미 구조물(126)의 제2 방향의 간격이 증가될 수 있다.
상기 제3 더미 구조물(128)은 복수개가 구비될 수 있다. 서로 이웃하는 제3 더미 구조물들(128)의 배치 밀도는 상기 채널 구조물들(122), 제1 및 제2 더미 구조물들(124, 126)의 배치 밀도보다 낮을 수 있다. 예를들어, 상기 제3 더미 구조물들(128) 간의 간격은 상기 채널 구조물들(122), 제1 및 제2 더미 구조물들(126) 간의 간격보다 넓을 수 있다.
상기 제3 더미 구조물(128)의 상부면 폭 및 형상은 한정되지 않을 수 있다. 예시적인 실시예에서, 상기 제3 더미 구조물(128)의 상부면은 상기 제1 더미 구조물(124)과 동일한 폭을 갖거나 또는 더 큰 폭을 가질 수 있다. 또한, 상기 제3 더미 구조물(128)의 상부면 형상은 상기 제1 더미 구조물(124)과 동일하거나 또는 다를 수 있다.
상기 제1 및 제2 더미 구조물(124, 126)은 상기 도전 구조물(140)을 지지하기 위한 지지 패턴으로 제공되고, 상기 제3 더미 구조물(128)은 상기 패드 구조물들(142)을 지지하기 위한 지지 패턴으로 제공될 수 있다.
상기 제1 및 제2 더미 구조물들(124, 126)은 실질적인 메모리 셀로 동작하는 채널 구조물(122)과 도전 패턴 구조물(140)을 공유하고 있다. 때문에, 상기 제1 및 제2 더미 구조물들(124, 126)에 불량이 발생되는 경우, 상기 공유된 도전 패턴 구조물(140)을 통해 상기 실제 메모리 셀들에 전기적 불량이 발생될 수 있다.
상기 제2 더미 구조물들(126)은 패턴의 배치 밀도가 낮은 제3 더미 구조물들(128)과 인접하게 배치될 수 있다. 따라서, 상기 제2 더미 구조물들(126)을 상기 제1 더미 구조물들(124)과 동일한 조건의 공정으로 형성하면 상기 제2 더미 구조물(126)에 불량이 발생될 수 있다. 예를들어, 상기 제1 및 제2 더미 구조물들(124, 126)을 형성하기 위한 제1 및 제2 더미홀들을 동일한 크기의 레티클을 사용한 사진 식각 공정을 통해 형성하면, 상기 제2 더미홀들은 기판 부위를 노출하지 못하거나 상기 제1 더미홀에 비해 작은 폭을 가질 수 있다. 특히, 상기 제2 영역(R2)과 가장 인접한 부위에서 식각 로딩이 크게 작용하여 제1 열의 제2 더미홀들은 가장 작은 폭을 갖도록 형성될 수 있고, 상기 제2 영역(R2)으로부터 멀어질수록 상기 제2 더미홀들의 폭이 증가되어 상기 제1 더미홀들과 유사한 폭을 가질 수 있다. 즉, 상기 제2 영역(R2)과 인접할수록 상기 제2 더미홀들의 낫 오픈 불량의 가능성이 높아질 수 있다. 따라서, 상기 제2 더미홀 내에 형성되는 상기 제2 더미 구조물(126)은 상기 도전 패턴 구조물(140)을 지지하기 어려울 수 있고, 공정 불량에 의해 반도체 소자의 누설 전류가 발생될 수 있다.
예시적인 실시예에서, 상기 제2 더미 구조물들(126)의 상부면은 상기 제1 더미 구조물들(124)의 상부면보다 넓은 폭을 가짐으로써, 상기 제2 더미 구조물들(126)을 형성하는 과정에서 예를들어, 제2 더미홀의 낫 오픈 불량이 감소될 수 있다. 따라서, 상기 제2 더미 구조물(126)이 정상적으로 형성되지 못하는 등의 불량이 감소될 수 있다.
한편, 상기 제2 더미 구조물들(126)의 폭이 증가되면 이웃하는 상기 제2 더미 구조물들(126)이 서로 접촉하는 불량이 발생될 수 있다. 그러나, 예시적인 실시예에서, 상기 제1 간격(P1)이 상기 제2 간격(P2)보다 넓게 배치되고, 상기 제2 영역(R2)과 가장 인접하게 배치되는 제2 더미 구조물들의 중심부 사이의 제1 방향의 제1 간격(P1)이 가장 넓고, 상기 제1 더미 영역(D1)과 인접할수록 상기 제1 간격(P1)이 점진적으로 감소되도록 배치될 수 있다. 이와같이, 상기 제2 더미 구조물들(126) 사이 및 제1 및 제2 더미 구조물들(124, 126) 사이의 제1 간격(P1)이 조절됨으로써, 상기 제2 더미 구조물들(124, 126)이 서로 접촉하는 불량이 감소될 수 있다.
상기 이웃하는 제2 더미 구조물들(126) 간의 최소 이격 거리는 이웃하는 제1 더미 구조물들(124) 간의 최소 이격 거리와 동일하거나 더 클 수 있다. 예를들어, 상기 사선 방향으로 이웃하는 제1 더미 구조물들(124) 간의 상기 제1 거리(c)가 가장 좁은 경우, 상기 이웃하는 제2 더미 구조물들(126) 간의 최소 이격 거리는 상기 제1 거리(c)와 동일하거나 더 클 수 있다. 즉, 서로 이웃하는 제2 더미 구조물들(126)은 적어도 상기 제1 거리(c)보다 더 좁게 배치되지 않을 수 있다.
상기 제1 및 제2 상부 층간 절연막(108, 130)을 관통하여 상기 패드 구조물(142)의 각 도전 패턴(136)의 상부면과 접촉하는 콘택 플러그(138)가 구비될 수 있다. 상기 콘택 플러그(138)은 상기 패드 구조물(142)의 각 패드에 적어도 하나씩 형성될 수 있다. 예시적인 실시예에서, 상기 콘택 플러그(138)는 베리어 금속 패턴 및 금속 패턴을 포함할 수 있다. 도시하지는 않았지만, 상기 콘택 플러그(138) 상부면 상에 배선 라인이 구비될 수 있다.
상기 제2 더미 영역(D2)에 구비되는 제2 더미 구조물들의 배치 및 형상은 다양하게 변경될 수 있다. 이하에서, 도 4 내지 도 12를 참조로 하여, 제2 더미 구조물들의 배치 및/또는 형상이 변형된 실시예들에 대해 설명한다. 도 4 내지 도 12에 도시된 수직형 반도체 소자는 상기 제1 및 제2 더미 영역 상의 제1 및 제2 더미 구조물들만을 도시하였다.
도 4는 예시적인 실시예에 따른 수직형 반도체 소자의 일부분을 나타내는 평면도이다.
도 4에 도시된 수직형 반도체 소자는 일부 제2 더미 구조물들의 배치를 제외하고는 도 1 내지 도 3을 참조로 설명한 수직형 반도체 소자와 실질적으로 동일할 수 있다.
도 4를 참조하면, 상기 제1 열(C1)에 위치하고 상기 도전 패턴 구조물(140)의 제2 방향의 가장자리에 배치되는 에지 제2 더미 구조물(126a)을 제외하고, 상기 제2 더미 구조물들(126)은 도 1 내지 도 3을 참조로 설명한 것과 동일한 형상을 가질 수 있다.
상기 에지 제2 더미 구조물(126a)의 중심 부위는 상기 제2 방향의 가장자리에 배치되는 상기 제1 더미 구조물들(124)의 중심 부위를 지나면서 제1 방향으로 연장되는 직선 상에 배치되지 않고, 상기 도전 패턴 구조물(140)의 제2 방향의 가장자리 쪽으로 더 치우쳐지게 배치될 수 있다. 즉, 상기 에지 제2 더미 구조물(126a)과 상기 제2 방향으로 이와 이웃하는 제2 더미 구조물(126) 사이의 간격(d2)은 상기 제1 열(C1)에 위치하는 다른 제2 더미 구조물들(126) 사이의 간격(d1)보다 더 넓을 수 있다. 또한, 상기 에지 제2 더미 구조물(126a)과 상기 에지 제2 더미 구조물(126a)과 사선 방향으로 배치되는 상기 제2 더미 구조물(126) 간의 간격은 상기 제1 거리(c)보다 더 넓거나 동일할 수 있다.
상기 에지 제2 더미 구조물(126a)은 상기 제1 방향 및 제2 방향으로 각각 패턴의 배치 밀도의 차이가 있으므로 다른 제2 더미 구조물들(126)보다 패턴 로딩이 더 크게 작용할 수 있다. 따라서, 상기 에지 제2 더미 구조물(126a)과 이와 이웃하는 제2 더미 구조물(126) 간의 간격을 상대적으로 더 넓게 유지함으로써, 상기 에지 제2 더미 구조물(126a)의 불량을 감소시킬 수 있다.
예시적인 실시예에서, 상기 에지 제2 더미 구조물(126a)의 상부면의 폭은 상기 에지 제2 더미 구조물(126a)과 제2 방향으로 이웃하는 제2 더미 구조물(126)의 상부면의 폭과 동일할 수 있다. 일부 실시예에서, 도시하지는 않았지만, 상기 에지 제2 더미 구조물(126a)의 상부면의 폭은 상기 에지 제2 더미 구조물(126a)과 제2 방향으로 이웃하는 제2 더미 구조물(126)의 상부면의 폭보다 더 넓을 수 있다.
도 5는 예시적인 실시예에 따른 수직형 반도체 소자의 일부분을 나타내는 평면도이다.
도 5에 도시된 수직형 반도체 소자는 일부 제2 더미 구조물의 형상을 제외하고는 도 1 내지 도 3을 참조로 설명한 수직형 반도체 소자와 실질적으로 동일할 수 있다.
도 5를 참조하면, 상기 제2 영역(R2)과 인접하는 제1 열(C1)에 위치하고 상기 도전 패턴 구조물(140)의 제2 방향의 가장자리에 배치되는 에지 제2 더미 구조물(126b)을 제외하고, 상기 제2 더미 구조물들(126)은 도 1 내지 도 3을 참조로 설명한 것과 동일한 형상을 가질 수 있다.
예시적인 실시예에서, 상기 에지 제2 더미 구조물(126b)의 상부면은 상기 에지 제2 더미 구조물(126b)과 상기 제2 방향으로 이웃하는 다른 제2 더미 구조물(126)의 상부면과 다른 형상을 가질 수 있다. 상기 에지 제2 더미 구조물(126b)의 상부면은 상기 에지 제2 더미 구조물(126b)과 사선 방향으로 배치되는 상기 제2 더미 구조물(126) 간의 간격이 증가되도록 상기 사선 방향으로 오목한 부위를 포함하는 비정형화된 형상을 가질 수 있다. 상기 에지 제2 더미 구조물(126b)은 'ㄱ'자 형상의 바(bar)형태의 레티클을 사용하여 형성된 더미홀 내에 형성될 수 있다.
따라서, 상기 에지 제2 더미 구조물(126b)과 상기 에지 제2 더미 구조물(126b)과 사선 방향으로 배치되는 상기 제2 더미 구조물(126) 간의 간격은 상기 제1 거리(c)보다 더 넓은 제2 거리(c1)를 가질 수 있다. 그러므로, 상기 에지 제2 더미 구조물(126b)의 불량을 감소시킬 수 있다.
도 6은 예시적인 실시예에 따른 수직형 반도체 소자의 일부분을 나타내는 평면도이다.
도 6에 도시된 수직형 반도체 소자는 제2 더미 구조물의 형상을 제외하고는 도 1 내지 도 3을 참조로 설명한 수직형 반도체 소자와 실질적으로 동일할 수 있다.
도 6을 참조하면, 상기 제2 더미 구조물(126)의 상부면은 상기 제1 더미 구조물(124)의 폭인 제1 폭(W1)보다 더 넓은 제2 폭(W2)을 가질 수 있다. 예시적인 실시예에서, 상기 제2 더미 구조물들(126)의 상부면은 각 열 별로 서로 동일한 제2 폭(W2)을 갖는 원형일 수 있다. 예시적인 실시예에서, 상기 제2 폭(W2)은 상기 제1 폭(W1)의 105 내지 150% 일 수 있다. 바람직하게는 상기 제2 폭(W2)은 상기 제1 폭(W1)의 110 내지 130% 일 수 있다.
예시적인 실시예에서, 상기 제1 방향으로 홀수열 및 짝수열의 상기 제1 더미 구조물들(124) 및 상기 제2 더미 구조물들(126)은 지그 재그로 배치될 수 있다. 홀수열에 배치되는 상기 제1 더미 구조물들(124) 및 제2 더미 구조물들(126)의 중심 부위는 상기 제1 방향으로 연장되는 일 직선 상에 위치할 수 있다. 또한, 짝수열에 배치되는 상기 제1 더미 구조물들(124) 및 상기 제2 더미 구조물들(126)의 중심 부위는 상기 제1 방향으로 연장되는 일 직선 상에 위치할 수 있다.
도시하지는 않았지만, 일부 실시예에서, 상기 에지 제2 더미 구조물은 상기 에지 제2 더미 구조물과 상기 제2 방향으로 이웃하는 제2 더미 구조물들(126)과 다르게 배치될 수 있다. 예를들어, 도 4와 유사하게, 상기 에지 제2 더미 구조물(126b)은 상기 제2 방향의 가장자리에 배치되는 상기 제1 더미 구조물들(124)의 중심 부위를 지나면서 제1 방향으로 연장되는 직선 상에 배치되지 않고, 상기 도전 패턴 구조물(140)의 제2 방향의 가장자리 쪽으로 더 치우쳐지게 배치될 수 있다.
도시하지는 않았지만, 일부 실시예에서, 상기 에지 제2 더미 구조물은 상기 에지 제2 더미 구조물과 상기 제2 방향으로 이웃하는 제2 더미 구조물들(126)와 다른 형상을 가질 수 있다. 예를들어, 도 5와 유사하게, 상기 에지 제2 더미 구조물(126b)은 오목한 부위를 포함하는 비정형화된 형상을 가질 수 있다.
도 7은 예시적인 실시예에 따른 수직형 반도체 소자의 일부분을 나타내는 평면도이다.
도 7에 도시된 수직형 반도체 소자는 제2 더미 구조물의 형상을 제외하고는 도 1 내지 도 3을 참조로 설명한 수직형 반도체 소자와 실질적으로 동일할 수 있다.
도 7을 참조하면, 상기 제2 더미 구조물(127a)의 상부면은 상기 채널 구조물(122) 및 제1 더미 구조물(124)의 상부면과 다른 형상을 가질 수 있다. 예시적인 실시예에서, 상기 제2 더미 구조물(127a)의 상부면은 상기 제1 방향으로 더 긴 타원 형상을 가질 수 있다. 상기 제2 더미 구조물(127a)은 상기 제1 방향으로 상기 제1 X폭(W3)을 가지고, 상기 제2 방향으로 상기 제1 Y폭(W4)을 가질 수 있다.
예시적인 실시예에서, 동일한 열에 배치되는 상기 제2 더미 구조물(127a)의 상부면은 서로 동일한 형상을 가질 수 있다.
예시적인 실시예에서, 상기 제2 더미 구조물(127a)의 상부면에서 상기 제1 X폭(W3) 및 상기 제1 Y폭(W4)은 각각 상기 제1 폭(W1)보다 더 넓을 수 있다. 일부 실시예에서, 상기 제2 더미 구조물(127a)의 상부면에서 상기 제1 X폭(W3)은 상기 제1 폭(W1)보다 넓고, 상기 제1 Y폭(W4)은 상기 제1 폭(W1)과 동일할 수 있다.
예시적인 실시예에서, 서로 다른 열에 배치되는 제2 더미 구조물(127a)의 상부면은 적어도 상기 제1 X폭(W3)이 서로 다를 수 있다. 예시적인 실시예에서, 상기 제1 열의 제2 더미 구조물들(127a)의 제1 X폭이 가장 넓고, 상기 제2 열 및 제3 열로 갈수록 상기 제1 X폭(W3)이 점진적으로 감소될 수 있다. 이에 더하여, 일부 실시예에서, 상기 제1 열의 제2 더미 구조물들(127a)의 제1 Y폭이 가장 넓고, 상기 제2 열 및 제3 열로 갈수록 상기 제1 Y폭이 점진적으로 감소될 수 있다.
상기 제2 더미 구조물들(127a)은 도 1 내지 도 3을 참조로 설명한 것과 실질적으로 동일한 방식으로 배치될 수 있다.
즉, 상기 제1 방향으로 홀수열 및 짝수열의 상기 제1 더미 구조물들(124) 및 상기 제2 더미 구조물들(127a)은 지그 재그로 배치될 수 있다. 이 때, 홀수열에 배치되는 상기 제1 더미 구조물들(124) 및 상기 제2 더미 구조물들(127a)의 중심 부위는 상기 제1 방향으로 연장되는 일 직선 상에 위치하고, 짝수열에 배치되는 상기 제1 더미 구조물들(124) 및 상기 제2 더미 구조물들(127a)의 중심 부위는 상기 제1 방향으로 연장되는 일 직선 상에 위치할 수 있다.
예시적인 실시예에서, 서로 이웃하는 열에 배치되는 상기 제2 더미 구조물들(127a)의 중심부 사이의 제1 방향의 간격 및 서로 이웃하는 열에 배치되는 상기 제1 및 제2 더미 구조물들(124, 127a)의 중심부 사이의 제1 방향의 간격을 포함하는 제1 간격(P1)은 서로 이웃하는 열에 배치되는 상기 제1 더미 구조물들의 중심부 사이의 제1 방향의 제2 간격(P2)보다 더 넓을 수 있다. 상기 제2 더미 영역(D2) 내에서 상기 제1 간격(P2)은 위치에 따라 서로 다르고, 상기 제2 영역(R2)과 가장 인접하게 배치되는 제2 더미 구조물들(127a)의 중심부 사이의 제1 방향의 제1 간격(P1)이 가장 넓고, 상기 제1 더미 영역(D1)과 인접할수록 상기 제1 간격(P1)이 점진적으로 감소될 수 있다.
도 8은 예시적인 실시예에 따른 수직형 반도체 소자의 일부분을 나타내는 평면도이다.
도 8에 도시된 수직형 반도체 소자에서, 상기 제2 더미 구조물의 형상은 도 7을 참조로 설명한 것과 동일할 수 있다. 다만, 상기 제1 열에 위치하고 상기 도전 패턴 구조물의 제2 방향의 가장자리에 배치되는 에지 제2 더미 구조물(126c)는 제1 열에 위치하는 다른 제2 더미 구조물들(127a)과는 다른 배치를 가질 수 있다.
도 8을 참조하면, 상기 에지 제2 더미 구조물(126c)은 도 4를 참조로 설명한 에지 제2 더미 구조물(126a)과 동일한 방식으로 배치될 수 있다.
도 9는 예시적인 실시예에 따른 수직형 반도체 소자의 일부분을 나타내는 평면도이다.
도 9에 도시된 수직형 반도체 소자에서, 상기 제2 더미 구조물의 형상은 도 7을 참조로 설명한 것과 동일할 수 있다. 다만, 상기 에지 제2 더미 구조물(126d)은 제1 열에 위치하는 다른 제2 더미 구조물들(127a)과는 다른 형상를 가질 수 있다.
도 9를 참조하면, 상기 에지 제2 더미 구조물(126d)의 형상은 도 5를 설명한 에지 제2 더미 구조물(126b)과 동일한 방식으로 배치될 수 있다.
도 10은 예시적인 실시예에 따른 수직형 반도체 소자의 일부분을 나타내는 평면도이다.
도 10을 참조하면, 상기 제2 더미 구조물(127b)들은 상기 채널 구조물(122) 및 제2 더미 구조물들(124)과 다른 형상을 가질 수 있다.
예시적인 실시예에서, 상기 제2 더미 구조물(127b)의 상부면은 상기 제2 방향으로 더 긴 타원 형상을 가질 수 있다. 상기 제2 더미 구조물(127b)은 상기 제1 방향으로 상기 제2 X폭(W5)을 가지고, 상기 제2 방향으로 상기 제2 Y폭(W6)을 가질 수 있다.
예시적인 실시예에서, 상기 제2 더미 구조물(127b)의 상부면에서 상기 제2 X폭(W5) 및 상기 제2 Y폭(W6)은 각각 상기 제1 폭(W1)보다 더 넓을 수 있다. 일부 실시예에서, 상기 제2 더미 구조물(127b)의 상부면에서 상기 제2 X폭(W5)은 상기 제1 폭(W1)과 동일하고, 상기 제2 Y폭(W6)은 상기 제1 폭(W1)보다 넓을 수 있다.
예시적인 실시예에서, 서로 다른 열에 배치되는 제2 더미 구조물의 상부면은 적어도 상기 제2 Y폭(W6)이 서로 다를 수 있다. 예시적인 실시예에서, 상기 제1 열의 제2 더미 구조물들(127b)의 제2 Y폭(W6)이 가장 넓고, 상기 제2 열 및 제3 열로 갈수록 상기 제2 Y폭(W6)이 점진적으로 감소될 수 있다. 이에 더하여, 일부 예시적인 실시예에서, 상기 제1 열의 제2 더미 구조물들(127b)의 제2 X폭(W5)이 가장 넓고, 상기 제2 열 및 제3 열로 갈수록 상기 제2 X폭(W5)이 점진적으로 감소될 수 있다.
상기 제2 더미 구조물들(127b)은 도 1 내지 도 3을 참조로 설명한 것과 실질적으로 동일한 방식으로 배치될 수 있다.
도 11은 예시적인 실시예에 따른 수직형 반도체 소자의 일부분을 나타내는 평면도이다.
도 11에 도시된 수직형 반도체 소자는 에지 제2 더미 구조물을 제외하고는 도 10을 참조로 설명한 수직형 반도체 소자와 실질적으로 동일할 수 있다.
도 11을 참조하면, 상기 제2 더미 구조물들은 도 10을 참조로 설명한 것과 동일한 배치를 가질 수 있다. 상기 에지 제2 더미 구조물(126e)은 도 4를 참조로 설명한 에지 제2 더미 구조물(126a)과 동일한 방식으로 배치될 수 있다.
도 12는 예시적인 실시예에 따른 수직형 반도체 소자의 일부분을 나타내는 평면도이다.
도 12에 도시된 수직형 반도체 소자는 에지 제2 더미 구조물을 제외하고는 도 10을 참조로 설명한 수직형 반도체 소자와 실질적으로 동일할 수 있다.
도 12를 참조하면, 상기 에지 제2 더미 구조물(126f)의 형상은 도 5를 참조로 설명한 에지 제2 더미 구조물(126b)과 동일할 수 있다.
도 13 내지 도 23은 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 나타내는 단면도들 및 평면도들이다.
구체적으로, 도 13, 14, 16, 17, 19, 20 및 22는 단면도들이고, 도 15, 18, 21 및 23은 평면도들이다. 상기에서 설명한 각 실시예들에 따른 수직형 반도체 소자의 제조 방법은 채널홀, 제1 및 제2 더미홀의 배치 및 형상을 제외하고는 실질적으로 동일할 수 있다. 이하에서는, 도 1 내지 3에 도시된 수직형 반도체 소자의 제조 방법에 대해 주로 설명한다.
도 13을 참조하면, 제1 영역(R1) 및 제2 영역(R2)의 기판(100) 상에 절연막들(102) 및 희생막들(104)을 교대로 반복적으로 적층하여 예비 몰드 구조물(106)을 형성할 수 있다. 상기 제1 영역(R1) 내에는 셀 영역(C), 제1 더미 영역(D1) 및 제2 더미 영역(D2)을 포함할 수 있다.
예시적인 실시예에서, 상기 기판(100)상에 형성된 최하부 절연막(102)은 패드 절연막으로 제공될 수 있다. 최상부에 형성된 절연막은 다른 절연막들보다 두께가 더 두꺼울 수 있다.
예를들어, 상기 절연막들(102)은 실리콘 산화물, 실리콘 탄산화물 혹은 실리콘 산불화물과 같은 산화물 계열의 물질을 사용하여 형성될 수 있다. 예를들어, 상기 희생막들(104)은 실리콘 질화물(SiN) 또는 실리콘 붕질화물(SiBN)과 같은 질화물 계열의 물질을 사용하여 형성될 수 있다.
도 14 및 15를 참조하면, 상기 제2 영역(R2)의 기판(100) 상에 형성된 상기 예비 몰드 구조물(106)의 가장자리 부위를 단계적으로 식각하여, 상기 제2 영역(R2) 부위가 계단 형상을 갖는 예비 계단형 몰드 구조물(106a)을 형성할 수 있다.
예시적인 실시예에서, 상기 제2 영역(R2)에 위치하는 상기 예비 계단형 몰드 구조물(106a)은 상기 제1 방향으로 계단 형상을 가질 수 있고, 또한 제2 방향으로도 계단 형상을 가질 수 있다. 일 예로, 상기 제2 방향으로 2 층의 계단이 형성될 수 있다. 상기 제2 영역(R2)에 위치하는 계단 부위는 일부만 도시하였으며, 상기 제1 및 제2 방향으로 형성되는 계단의 층 수는 한정되지 않을 수 있다.
상기 예비 계단형 몰드 구조물(106a)에 포함되는 상기 희생막(104)은 후속 공정을 통해 도전 패턴으로 변환될 수 있다.
도 16을 참조하면, 상기 예비 계단형 몰드 구조물(106a)을 덮는 제1 상부 층간 절연막(108)을 형성한다. 상기 제1 상부 층간 절연막(108)의 상부면은 평탄할 수 있다. 상기 제1 상부 층간 절연막(108)은 적어도 상기 예비 계단형 몰드 구조물(106a)의 계단 부위를 덮을 수 있다. 일 예로, 상기 제1 상부 층간 절연막(108) 및 최상부의 절연막(102)은 병합되어 상부면이 평탄한 하나의 절연막이 될 수 있다.
예시적인 실시예에서, 상기 제1 상부 층간 절연막(108)은 실리콘 산화물, 실리콘 산화물, 실리콘 탄산화물 혹은 실리콘 산불화물과 같은 산화막을 형성하고, 상기 증착된 산화막의 상부면에 평탄화 공정을 수행하여 형성할 수 있다. 상기 평탄화 공정은 화학 기계적 연마 및/또는 에치백 공정을 포함할 수 있다.
도 17 및 18을 참조하면, 상기 예비 계단형 몰드 구조물(106a) 및 제1 상부 층간 절연막(108)을 이방성 식각하여, 상기 예비 계단형 몰드 구조물(106a) 및 제1 상부 층간 절연막(108)을 관통하여 상기 기판(100) 표면을 노출하는 관통홀들(110a, 110b, 110c, 110d)을 형성한다.
즉, 상기 제1 영역(R1)상의 예비 계단형 몰드 구조물(106a)에는 채널홀들(110a), 제1 및 제2 더미홀들(110b, 110c)이 형성될 수 있다. 또한, 상기 제2 영역(R2) 상의 예비 계단형 몰드 구조물(106a) 에는 제3 더미홀들(110d)이 형성될 수 있다.
후속 공정을 통해서, 상기 채널홀(110a) 내에는 채널 구조물이 형성되고, 상기 제1 더미홀(110b) 내에는 제1 더미 구조물이 형성되고, 상기 제2 더미홀(110c) 내에는 제2 더미 구조물이 형성될 수 있다. 또한, 상기 제3 더미홀(110d) 내에는 제3 더미 구조물이 형성될 수 있다.
예시적인 실시예에서, 상기 채널홀들(110a) 및 제1 더미홀들(110b)의 배치 및 홀의 상부 형상은 도 1 내지 3을 참조로 설명한 채널 구조물 및 제1 더미 구조물들의 배치 및 상부면 형상과 실질적으로 동일할 수 있다. 즉, 상기 채널홀들(110a) 및 제1 더미홀들(110b)의 상부는 원형을 가질 수 있다. 또한, 상기 제3 더미홀들(110d)의 배치는 도 1 내지 3을 참조로 설명한 제3 더미 구조물의 배치와 실질적으로 동일할 수 있다.
상기 채널홀들(110a) 및 제1 더미홀들(110b)의 상부는 제1 폭을 가질 수 있다. 상기 제2 더미홀들(110c)은 상기 제1 영역(R1) 내에서 상기 제1 방향으로 가장 마지막 열로부터 복수의 열에 위치할 수 있다. 상기 제2 더미홀들(110c)의 상부는 상기 제1 폭보다 넓은 제2 폭을 가질 수 있다.
상기 제2 더미홀(110c)이 과도하게 넓게 형성되는 경우, 후속 공정에서 상기 제2 더미홀(110c) 내부에 정상적으로 막들이 채워지지 못할 수 있다. 따라서, 상기 제2 더미 구조물이 정상적인 정상적인 구조를 가지기 어려울 수 있다. 따라서, 상기 제2 더미홀들(110c) 중에서 가장 넓은 상부 폭은 상기 제1 폭의 105 내지 150%일 수 있다. 바람직하게는, 상기 제2 더미홀들(110c) 중에서 가장 넓은 상부 폭은 상기 제1 폭의 110 내지 130%일 수 있다.
또한, 서로 이웃하는 열에 배치되는 제2 더미홀들(110c)의 중심부 사이의 제1 방향의 제1 간격은 서로 이웃하는 제1 더미홀들(110b)의 중심부 사이의 제1 방향의 제2 간격보다 넓을 수 있다. 상기 제2 더미 영역(D2) 내에서 상기 제1 간격은 위치에 따라 서로 다를 수 있다. 예시적인 실시예에서, 상기 제2 영역(R2)과 가장 인접하게 배치되는 제2 더미홀의 중심부 사이의 제1 방향의 제1 간격이 가장 넓고, 상기 제1 더미 영역(D1)과 인접할수록 상기 제1 간격이 점진적으로 감소될 수 있다.
또한, 이웃하는 제2 더미홀들(110c) 간의 최소 이격 거리는 이웃하는 제1 더미홀들(110b) 간의 최소 이격 거리와 동일하거나 더 클 수 있다.
상기 제1 영역(R1)에서, 상기 관통홀들의 배치 밀도가 크게 달라지는 상기 제2 영역(R2)과 인접하는 복수의 열들에 형성되는 제2 더미홀들(110c)은 식각 로딩에 따른 불량이 발생될 수 있다. 예를들어, 상기 제2 더미 영역(D2)에 형성되는 제2 더미홀들(110c)은 저면에 상기 기판(100) 표면이 노출되지 못하는 낫 오픈 불량이 쉽게 발생될 수 있다. 그러나, 상기 설명한 것과 같이 상기 제2 더미홀들(110c)의 폭이 상대적으로 크게 형성되고 상기 제2 더미홀들(110c) 사이의 간격이 상대적으로 증가됨으로써, 식각 로딩에 의한 상기 제2 더미홀들(110c)의 낫 오픈 불량이 감소될 수 있다.
상기 제2 더미홀들(110c)은 각 실시예들에 따른 상기 제2 더미 구조물의 배치 및 형상에 따라 다르게 형성될 수 있다. 도 17 및 도 18에서는 도 1 내지 도 3을 참조로 설명한 반도체 소자를 형성하기 위한 제2 더미홀들(110c)의 배치 및 형상이 도시되어 있다.
예시적인 실시예에서, 도 3에 도시된 제2 더미 구조물들을 형성하는 경우, 상기 제2 더미홀(110c)의 형성 부위에서 사용되는 레티클은 상기 제1 더미홀(110b)의 형성 부위에서 사용되는 레티클보다 큰 정사각형의 형상을 가질 수 있다. 따라서, 상기 제2 더미홀(110c)의 상부는 원형을 가질 수 있다. 상기 제2 더미 영역(D2) 내에서 상기 제1 방향으로 상기 제2 영역(R2)쪽으로 갈수록 상기 제2 더미홀(110c)의 상부 폭이 점진적으로 증가될 수 있다.
상기 제1 방향으로 홀수열 및 짝수열의 상기 제1 더미홀들(110b) 및 상기 제2 더미홀들(110c)은 지그재그로 배치되고, 홀수열에 배치되는 상기 제1 더미홀들(110b) 및 상기 제2 더미 홀들(110c)의 중심 부위는 상기 제1 방향으로 연장되는 일 직선 상에 위치할 수 있다. 또한, 짝수열에 배치되는 상기 제1 더미홀들(110b) 및 상기 제2 더미홀들(110c)의 중심 부위는 상기 제1 방향으로 연장되는 일 직선 상에 위치할 수 있다. 따라서, 상기 동일한 열에 배치되는 제2 더미홀들(110c) 간의 제2 방향의 간격은 서로 동일할 수 있다. 또한, 상기 제2 영역(R2)과 가장 인접한 제1 열로 갈수록 상기 제2 더미홀들(110c) 간의 제2 방향의 간격이 더 좁아질 수 있다.
예시적인 실시예에서, 도 4에 도시된 제2 더미 구조물들을 형성하는 경우, 도 3에 도시된 제2 더미 구조물을 형성하는 경우와 유사하게 제2 더미홀들을 형성할 수 있다. 다만, 상기 제2 더미홀들(110c) 중 상기 제2 영역(R2)과 가장 인접하는 제1 열(C1)에 위치하면서 상기 도전 패턴 구조물의 제2 방향의 가장자리에 배치되는 에지 제2 더미홀의 위치를 다르게 할 수 있다. 즉, 상기 에지 제2 더미홀은 상기 도전 패턴 구조물의 제2 방향의 가장자리 쪽으로 더 치우쳐지게 배치될 수 있다.
예시적인 실시예에서, 도 5에 도시된 제2 더미 구조물들을 형성하는 경우, 도 3에 도시된 제2 더미 구조물을 형성하는 경우와 유사하게 제2 더미홀(110c)을 형성하게 형성할 수 있다. 다만, 상기 제2 더미홀들(110c) 중 상기 제2 영역(R2)과 가장 인접하는 제1 열(C1)에 위치하면서 상기 도전 패턴 구조물의 제2 방향의 가장자리에 배치되는 에지 제2 더미홀의 상부는 상기 제2 방향으로 이와 이웃하는 다른 제2 더미홀(110c)의 상부와 다른 형상을 가질 수 있다.
예시적인 실시예에서, 도 6에 도시된 제2 더미 구조물들을 형성하는 경우, 도 3에 도시된 제2 더미 구조물을 형성하는 경우와 유사하게 제2 더미홀을 형성하게 형성할 수 있다. 다만, 상기 제2 더미 영역(D2) 내에 위치하는 제2 더미홀들(110c)은 동일한 상부 폭을 가질 수 있다.
예시적인 실시예에서, 도 7에 도시된 제2 더미 구조물들을 형성하는 경우, 도 3에 도시된 제2 더미 구조물을 형성하는 경우와 유사하게 제2 더미홀을 형성하게 형성할 수 있다. 다만, 상기 제2 더미홀(110c)의 형성 부위에 사용되는 레티클은 제1 방향으로 긴 직사각형 형상을 가질 수 있다. 따라서, 평면도에서 볼 때, 상기 제2 더미홀(110c)의 상부는 상기 제1 방향으로 더 긴 형상을 갖는 타원 형상을 가질 수 있다.
예시적인 실시예에서, 도 8에 도시된 제2 더미 구조물들을 형성하는 경우, 도 7에 도시된 제2 더미 구조물을 형성하는 경우와 유사하게 제2 더미홀을 형성하게 형성할 수 있다. 다만, 상기 에지 제2 더미홀은 상기 도전 패턴 구조물의 제2 방향의 가장자리 쪽으로 더 치우쳐지게 배치될 수 있다.
예시적인 실시예에서, 도 9에 도시된 제2 더미 구조물들을 형성하는 경우, 도 7에 도시된 제2 더미 구조물을 형성하는 경우와 유사하게 제2 더미홀을 형성하게 형성할 수 있다. 다만, 상기 에지 제2 더미홀의 상부는 상기 제2 방향으로 이와 이웃하는 다른 제2 더미홀(110c)의 상부와 다른 형상을 가질 수 있다.
예시적인 실시예에서, 도 10에 도시된 제2 더미 구조물들을 형성하는 경우, 도 3에 도시된 제2 더미 구조물을 형성하는 경우와 유사하게 제2 더미홀을 형성하게 형성할 수 있다. 다만, 상기 제2 더미홀의 형성 부위에 사용되는 레티클은 제2 방향으로 긴 직사각형 형상을 가질 수 있다. 따라서, 평면도에서 볼 때, 상기 제2 더미홀(110c)의 상부는 상기 제2 방향으로 더 긴 형상을 갖는 타원 형상을 가질 수 있다.
예시적인 실시예에서, 도 11에 도시된 제2 더미 구조물들을 형성하는 경우, 도 10에 도시된 제2 더미 구조물을 형성하는 경우와 유사하게 제2 더미홀을 형성하게 형성할 수 있다. 다만, 상기 에지 제2 더미홀은 상기 도전 패턴 구조물의 제2 방향의 가장자리 쪽으로 더 치우쳐지게 배치될 수 있다.
예시적인 실시예에서, 도 12에 도시된 제2 더미 구조물들을 형성하는 경우, 도 10에 도시된 제2 더미 구조물을 형성하는 경우와 유사하게 제2 더미홀을 형성하게 형성할 수 있다. 다만, 상기 에지 제2 더미홀의 상부는 상기 제2 방향으로 이와 이웃하는 다른 제2 더미홀(110c)의 상부와 다른 형상을 가질 수 있다.
도 19를 참조하면, 상기 채널홀(110a), 제1 내지 제3 더미홀들(110b, 110c, 110d) 하부에는 상기 기판(100)과 접촉하는 반도체 패턴(112)을 더 형성할 수 있다. 이 후, 상기 채널홀들(110a) 내부를 채우는 채널 구조물들을 형성하고, 상기 제1 더미홀들(110b) 내부를 채우는 제1 더미 구조물들(124)을 형성하고, 상기 제2 더미홀들(110c) 내부를 채우는 제2 더미 구조물들(126)을 형성하고, 상기 제3 더미홀들(110d) 내부를 채우는 제3 더미 구조물들(128)을 형성한다. 즉, 상기 채널 구조물, 제1 더미 구조물(124), 제2 더미 구조물(126) 및 제3 더미 구조물(128)은 상기 반도체 패턴(112) 상에 각각 형성될 수 있다.
구체적으로, 상기 채널홀들(110a) 및 제1 내지 제3 더미홀들(110b, 110c, 110d)에 노출되는 기판(100) 상에 선택적 에피택셜 성장 공정을 수행하여 상기 반도체 패턴(112)을 형성할 수 있다. 상기 반도체 패턴(112)은 수직형 반도체 소자에서 최하부에 형성되는 그라운드 선택 트랜지스터의 채널 영역으로 제공될 수 있다. 따라서, 상기 반도체 패턴(112)의 상부면은 최하부 희생막(104) 및 두 번째 희생막(104) 사이에 개재되는 절연막(102) 부위에 위치할 수 있다.
이 전의 공정에서 상기 채널홀(110a) 및 제1 내지 제3 더미홀들(110b, 110c, 110d) 중 어느 하나에서 낫 오픈 불량이 발생되는 경우, 상기 낫 오픈된 부위에서는 에피택셜 성장이 이루어지지 못하므로 상기 반도체 패턴(112)이 형성되지 않을 수 있다. 그러므로, 상기 낫 오픈된 홀 내에는 상기 채널 구조물 또는 제1 내지 제3 더미 구조물들이 정상적으로 형성되지 못하고, 이로인해 누설 전류가 발생될 수 있다. 그러나, 상기 채널홀(110a) 및 제1 내지 제3 더미홀들(110b, 110c, 110d)이 설명한 것과 같이 배치됨에 따라, 상기 낫 오픈 불량이 감소될 수 있다.
또한, 상기 채널홀(110a) 및 제1 더미홀들(110b)의 폭과 상기 제2 더미홀들(110c)의 폭의 차이가 큰 경우, 상기 제2 더미홀 내의 기판으로부터 에피택셜막의 성장 속도의 차이가 크게 발생될 수 있다. 예를들어, 상기 제2 더미홀들(110c)의 폭이 상기 채널홀(110a) 및 제1 더미홀들(110b)의 폭의 150% 이상으로 커지면, 상기 제2 더미홀들(110c) 내에 형성되는 상기 반도체 패턴(112)의 상부면은 최하부 희생막 및 두 번째 희생막 사이의 절연막(102) 부위에 정확히 위치하지 못하고 더 낮은 위치에 위치할 수 있다. 상기 반도체 패턴(112)의 상부면이 정확하게 위치하지 않는 경우, 상기 반도체 패턴(112) 부위에서 누설 전류가 발생될 수 있다. 그러나, 상기 제2 더미홀들(110c)의 폭이 상기 채널홀(110a) 및 제1 더미홀들(110b)의 폭의 105 내지 150% 범위 내이므로, 상기 반도체 패턴(112)의 상부면은 최하부 희생막 및 두 번째 희생막 사이의 절연막(102) 부위에 위치할 수 있다.
상기 반도체 패턴(112) 상에 형성되는 채널 구조물(122) 및 제1 내지 제3 더미 구조물들(124, 126, 128)은 동일한 적층 구조를 가질 수 있다.
예시적인 실시예에서, 상기 채널 구조물(122) 및 제1 내지 제3 더미 구조물들(124, 126, 128)은 유전막 구조물(114), 채널(116), 매립 절연 패턴(118) 및 상부 도전 패턴(120)을 포함할 수 있다.
상기 유전막 구조물(114)은 도시하지는 않았지만, 상기 채널(116) 표면으로부터 적층되는 터널 절연막, 전하 저장막 및 블록킹 절연막을 포함할 수 있다. 상기 채널(116)은 상기 유전막 구조물(114) 및 반도체 패턴(112) 상에 형성될 수 있다. 상기 매립 절연 패턴(118)은 상기 채널(116)에 의해 생성되는 공간을 채우도록 형성될 수 있다. 상기 상부 도전 패턴(120)은 상기 유전막 구조물(114), 채널(116) 및 매립 절연 패턴(118) 상에 형성될 수 있다.
도 20 및 도 21을 참조하면, 상기 제1 상부 층간 절연막(108) 및 예비 계단형 몰드 구조물(106a) 상에 제2 상부 층간 절연막(130)을 형성한다. 상기 제2 상부 층간 절연막(130)의 상부면은 평탄할 수 있다.
상기 예비 계단형 몰드 구조물(106a), 제1 및 제2 상부 층간 절연막(108, 130)을 이방성 식각하여 상기 제1 방향으로 연장되는 개구부(132)를 형성한다. 따라서, 상기 예비 계단형 몰드 구조물(106a)이 서로 분리되어 상기 개구부(132)의 양 측으로 계단형 몰드 구조물이 형성될 수 있다. 상기 개구부(132)의 저면에는 기판(100) 표면이 노출될 수 있다.
이 후, 상기 개구부(132)에 의해 측벽이 노출된 희생막들(104)을 제거할 수 있다. 예시적인 실시예들에 따르면, 상기 희생막들(104)은 등방성 식각 공정을 통해 제거될 수 있다. 상기 희생막들(104)이 제거됨에 따라, 각 층의 절연막들(102) 사이에 갭(134)이 형성될 수 있다.
상기 희생막들(104)이 제거될 때, 상기 채널 구조물(122) 및 제1 내지 제3 더미 구조물들(124, 126, 128)에 의해 상기 계단형 몰드 구조물의 절연막들(102)이 안정적으로 지지될 수 있다. 일 예로, 상기 제2 더미 구조물(126)이 정상적으로 형성되지 않아서 상기 갭들(134)이 유지되지 못하고 상, 하부의 절연막들이 접촉되는 등의 불량이 감소될 수 있다.
도 22 및 23을 참조하면, 상기 갭(134)의 내부에 도전 물질을 채워넣음으로써 상기 제1 및 제2 영역(R1, R2)에 각각 도전 패턴들(136)을 형성한다.
따라서, 상기 제1 영역(R1)에는 도전 패턴들(136) 및 절연막들(102)이 적층되는 도전 패턴 구조물(140)이 형성될 수 있다. 상기 제2 영역(R2)에는 상기 도전 패턴들(136) 및 절연막(102)이 적층되고 계단 형상을 갖는 패드 구조물들(142)이 형성될 수 있다.
상기 개구부(132) 내를 채우는 절연 패턴(144)을 형성할 수 있다.
이 후, 상기 제1 및 제2 상부 층간 절연막(108, 130)을 관통하여 상기 패드 구조물들(142)의 도전 패턴들(136)과 각각 접촉하는 콘택 플러그들(138)을 형성한다. 상기 콘택 플러그들(138)은 상기 제2 더미 구조물(126)과 서로 이격되도록 형성된다.
상기 제2 상부 층간 절연막(130) 상에 상기 콘택 플러그(138)의 상부면과 전기적으로 연결되는 배선 라인(도시안됨)을 형성한다. 상기 배선 라인은 상기 제2 방향으로 연장될 수 있다.
상기 설명한 공정을 통해, 예시적인 실시예에 따른 수직형 반도체 소자를 제조할 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 기판 140 : 도전 패턴 구조물
142 : 패드 구조물 122 : 채널 구조물
124 : 제1 더미 구조물 126 : 제2 더미 구조물
128 : 제3 더미 구조물 138 : 콘택 플러그

Claims (10)

  1. 셀 영역, 제1 더미 영역 및 제2 더미 영역을 포함하는 제1 영역의 기판 상에 형성되고, 제1 방향으로 연장되는 도전 패턴 구조물;
    상기 기판의 제2 영역 상에서 형성되고, 상기 도전 패턴 구조물의 측벽과 접하는 패드 구조물;
    상기 셀 영역과 인접하는 제1 더미 영역 상의 도전 패턴 구조물을 관통하는 제1 더미 구조물들;
    상기 제2 영역과 인접하는 상기 제2 더미 영역 상의 도전 패턴 구조물을 관통하고, 상기 제1 방향과 수직한 제2 방향의 복수의 열 상에 나란하게 배치되는 제2 더미 구조물들을 포함하고,
    상기 제2 더미 구조물들은 상기 각 열 별로 서로 다른 상부면 폭을 갖고, 상기 제2 영역과 인접하는 열로 갈수록 상기 상부면 폭이 점진적으로 증가되는 수직형 반도체 소자.
  2. 제1항에 있어서, 상기 셀 영역 상의 도전 패턴 구조물을 관통하고, 상기 제1 더미 구조물들과 동일한 배치를 갖는 채널 구조물이 구비되는 수직형 반도체 소자.
  3. 제1항에 있어서, 상기 제1 더미 구조물의 상부면은 균일한 폭을 갖고, 상기 제2 더미 구조물들의 상부면의 최소폭은 상기 제1 더미 구조물의 상부면의 폭 보다 큰 수직형 반도체 소자.
  4. 제1 항에 있어서, 서로 이웃하는 열에 배치되는 상기 제2 더미 구조물들의 중심부 사이의 제1 방향의 간격 및 서로 이웃하는 열의 제1 및 제2 더미 구조물들의 중심부 사이의 제1 방향의 간격을 포함하는 제1 간격은 서로 이웃하는 열에 배치되는 상기 제1 더미 구조물들의 중심부 사이의 제1 방향의 제2 간격보다 더 넓은 수직형 반도체 소자.
  5. 제4 항에 있어서, 상기 제2 더미 영역 내에서 상기 제1 간격은 위치에 따라 서로 다르고, 상기 제2 영역과 가장 인접하게 배치되는 제2 더미 구조물들의 중심부 사이의 제1 방향의 제1 간격이 가장 넓고, 상기 제1 더미 영역과 인접할수록 상기 제1 간격이 점진적으로 감소되는 수직형 반도체 소자.
  6. 제1 항에 있어서, 상기 제1 방향으로 상기 제1 더미 구조물들 및 상기 제2 더미 구조물들은 지그 재그로 배치되고, 홀수열에 배치되는 상기 제1 더미 구조물들 및 상기 제2 더미 구조물들의 중심 부위는 상기 제1 방향으로 연장되는 일 직선 상에 위치하고, 짝수열에 배치되는 상기 제1 더미 구조물들 및 상기 제2 더미 구조물들의 중심 부위는 상기 제1 방향으로 연장되는 일 직선 상에 위치하는 수직형 반도체 소자.
  7. 제1 항에 있어서, 상기 제2 영역과 가장 인접하면서 상기 제1 방향으로 가장자리에 위치하는 제2 더미 구조물의 상부면은 상기 제2 방향으로 이와 이웃하는 다른 제2 더미 구조물들의 상부면과 다른 형상을 갖는 수직형 반도체 소자.
  8. 제1 항에 있어서, 상기 제1 더미 구조물들 및 제2 더미 구조물들의 상부면은 원형을 갖는 수직형 반도체 소자.
  9. 제1 항에 있어서, 상기 제1 더미 구조물들의 상부면은 원형을 갖고, 상기 제2 더미 구조물들의 상부면은 상기 제1 방향 또는 제2 방향으로 더 긴 타원형을 갖는 수직형 반도체 소자.
  10. 제1 항에 있어서, 이웃하는 제2 더미 구조물들 간의 최소 이격 거리는 이웃하는 제1 더미 구조물들 간의 최소 이격 거리와 동일하거나 더 큰 수직형 반도체 소자.

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