CN110970442A - 竖直半导体器件 - Google Patents

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Abstract

一种竖直半导体器件包括具有第一区域和第二区域的衬底。第一区域上的导电图案沿第一方向延伸。第一区域包括单元区域、第一虚设区域和第二虚设区域。导电图案沿第一方向延伸。焊盘设置在第二区域上，焊盘接触导电图案的侧面。多个第一虚设结构延伸穿过第一虚设区域上的导电图案。多个第二虚设结构延伸穿过第二虚设区域上的导电图案，第二虚设结构设置成沿与第一方向垂直的第二方向延伸的多列。第二虚设结构的上表面的宽度在每列中不同，并且第二虚设结构的上表面的宽度朝向第二区域增加。

Description

竖直半导体器件
相关申请的相交引用
本申请要求2018年9月28日在韩国知识产权局(KIPO)递交的韩国专利申请No.10-2018-0115730的优先权，其全部公开内容通过引用合并于此。
技术领域
本发明构思的示例性实施例涉及一种竖直半导体器件。更具体地，本发明构思的示例性实施例涉及一种包括虚设结构的竖直半导体器件。
背景技术
已经开发出包括竖直堆叠在衬底上的多个存储器单元的竖直半导体器件。在竖直半导体器件中，可以增加堆叠的存储器单元的数量和存储器单元的布置密度。因此，为了形成电操作的正常存储器单元，还形成不电操作的虚设结构。
发明内容
根据本发明构思的示例性实施例，可以提供一种竖直半导体器件。所述竖直半导体器件可以包括具有第一区域和第二区域的衬底。导电图案结构可以设置在所述第一区域上并沿第一方向延伸。所述第一区域包括单元区域、第一虚设区域和第二虚设区域。所述导电图案结构沿所述第一方向延伸。焊盘结构可以设置在所述第二区域上，所述焊盘结构可以接触所述导电图案结构的侧面。多个第一虚设结构可以延伸穿过与所述单元区域相邻的所述第一虚设区域上的所述导电图案结构。多个第二虚设结构可以延伸穿过与所述第二区域相邻的所述第二虚设区域上的所述导电图案结构，所述第二虚设结构设置在沿与所述第一方向垂直的第二方向延伸的多列中。所述第二虚设结构的上表面的宽度可以在所述列中的每一列中彼此不同，并且第二虚设结构的上表面的宽度朝向所述第二区域逐渐增加。
根据本发明构思的示例性实施例，可以提供一种竖直半导体器件，包括：衬底，具有第一区域和第二区域。导电图案结构可以设置在所述第一区域上并沿第一方向延伸。所述第一区域可以包括单元区域、与所述单元区域相邻的第一虚设区域和与所述第二区域相邻的第二虚设区域。焊盘结构可以设置在与所述第一区域相邻的所述第二区域上。所述焊盘结构可以接触所述导电图案结构的侧面。多个第一虚设结构可以延伸穿过与所述单元区域相邻的所述第一虚设区域上的所述导电图案结构。多个第二虚设结构可以延伸穿过与所述第二区域相邻的所述第二虚设区域上的所述导电图案结构。所述第二虚设结构可以设置在沿与所述第一方向垂直的第二方向延伸的多列中。所述第二虚设结构中的每个第二虚设结构的上表面的宽度可以大于所述第一虚设结构中的每个第一虚设结构的上表面的宽度，并且相邻的第二虚设结构的中心部分之间在所述第一方向上的第一间隔大于相邻的第一虚设结构的中心部分之间在所述第一方向上的第二间隔。
根据本发明构思的示例性实施例，可以提供一种竖直半导体器件，包括：导电图案结构，设置在第一区域上，其中，所述第一区域包括衬底上的单元区域、第一虚设区域和第二虚设区域。所述导电图案结构可以沿第一方向延伸。焊盘结构可以设置在与所述第一区域相邻的第二区域上，所述焊盘结构可以接触所述导电图案结构的侧面。多个第一虚设结构可以延伸穿过与所述单元区域相邻的所述第一虚设区域上的所述导电图案结构，并且多个第二虚设结构可以延伸穿过与所述第二区域相邻的所述第二虚设区域上的所述导电图案结构。所述第二虚设结构可以设置在沿与所述第一方向垂直的第二方向的多列中。至少一个第二虚设结构的上表面面积可以大于至少一个第一虚设结构的上表面面积。第一列中的所述第二虚设结构的上表面面积可以与第二列中的所述第二虚设结构的上表面面积不同。
附图说明
根据接下来结合附图进行的详细描述，将更清楚地理解本发明构思的示例性实施例，在附图中：
图1是示出了根据本发明构思的示例性实施例的竖直半导体器件的平面图；
图2和图3是分别示出了根据本发明构思的示例性实施例的竖直半导体器件的一部分的横截面图和放大平面图；
图4、图5、图6、图7、图8、图9、图10、图11和图12是示出了根据本发明构思的示例性实施例的竖直半导体器件的一部分的平面图；以及
图13、图14、图15、图16、图17、图18、图19、图20、图21、图22和图23是示出了制造根据本发明构思的示例性实施例的竖直半导体器件的方法的各阶段的横截面图和平面图。
具体实施方式
图1是示出了根据本发明构思的示例性实施例的竖直半导体器件的平面图。图2和图3是分别示出了根据本发明构思的示例性实施例的竖直半导体器件的一部分的横截面图和放大平面图。
根据本发明构思的各个示例性实施例，图2示出了第一虚设区域、第二虚设区域和第二区域，图2是沿图1的线I-I’截取的横截面图，图3示出了第一虚设区域和第二虚设区域。
参考图1、图2和图3，衬底100可以包括第一区域R1和第二区域R2。第一区域R1可以包括单元区域C、第一虚设区域D1和第二虚设区域D2。第二区域R2可以是包括布线结构的布线区域。
单元区域C可以是其上可以形成实际操作的存储器单元的区域，并且第一虚设区域D1和第二虚设区域D2可以是其上形成不实际操作的虚设单元的区域。第一虚设区域D1可以与单元区域C相邻。第二虚设区域D2可以设置在第一虚设区域D1和第二区域R2之间。换言之，第二虚设区域D2可以与第二区域R2相邻。
导电图案结构140可以形成在第一区域R1上，并且沟道结构122以及第一虚设结构124和第二虚设结构126可以穿过导电图案结构140形成。沟道结构122可以形成在单元区域C上。第一虚设结构124可以形成在第一虚设区域D1上，第二虚设结构126可以形成在第二虚设区域D2上。
焊盘结构142和覆盖焊盘结构142的第一上绝缘中间层108可以形成在第二区域R2上。第三虚设结构128可以延伸穿过上绝缘中间层108和焊盘结构142。此外，接触插塞138可以接触焊盘结构142的上表面。焊盘结构142可以在第一方向上延伸以接触导电图案结构140在第一方向上的端部。因此，焊盘结构142和导电图案结构140可以合并为具有一个本体。例如，焊盘结构142和导电图案结构140可以彼此连接或整体形成。
导电图案结构140和焊盘结构142可以用作在与衬底100的上表面平行的第一方向上延伸的堆叠结构。此外，多个堆叠结构可以在与衬底100的上表面平行并与第一方向垂直的第二方向上彼此间隔开。绝缘图案144可以填充堆叠结构之间的开口132。
衬底100可以包括半导体材料，例如硅、锗和/或硅锗。
堆叠结构可以包括交替地且重复地堆叠的绝缘层102和导电图案136。换言之，导电图案136可以在与衬底100的上表面基本垂直的第三方向上彼此间隔开。堆叠结构中包括的导电图案136可以包括金属材料。根据本发明构思的示例性实施例，导电图案136可以包括金属图案和阻挡层金属图案。金属图案可以包括例如钨、铜、钴、铝等，并且阻挡层金属图案可以包括例如钛、氮化钛、钽、氮化钽等。
导电图案结构140中包括的导电图案136可以包括地选择线(GSL)、串选择线(SSL)以及设置在GSL和SSL之间的多条字线。换言之，地选择晶体管可以形成在导电图案结构140的最下部，并且串选择晶体管可以形成在导电图案结构的最上部。
焊盘结构142可以具有台阶形状。导电图案136的边缘的上表面可以具有台阶形状，使得每个台阶可以具有不同的平面。例如，包括(交替堆叠的)绝缘层102和导电图案136的堆叠结构可以在第三方向上具有下降高度，这是因为它们在第一方向上与第一区域R1进一步间隔开。根据本发明构思的示例性实施例，与堆叠结构在上部下方的下部的宽度相比，每个堆叠结构的最靠近第二上绝缘层130的上部在第一方向上可以包括较窄的宽度。导电图案136的上表面可以用作用于接触接触插塞138的焊盘。
根据本发明构思的示例性实施例，焊盘结构142可以在第一方向和第二方向中的每个方向上包括台阶部分。例如，焊盘结构142可以包括沿第一方向的分别设置在第三方向上的多个不同高度的多个台阶，在第二方向上的每个水平中分别设置在多个子水平处的多个台阶。例如，焊盘结构142可以在第二方向上包括两个台阶。然而，焊盘结构142的台阶的形状不限于此。
第二上绝缘中间层130可以形成在第一上绝缘中间层108和导电图案结构140上。第二上绝缘中间层130的上表面可以是基本平坦的。
沟道结构122以及第一虚设结构124和第二虚设结构126可以具有延伸穿过导电图案结构140的柱形状。第三虚设结构128可以具有延伸穿过第一上绝缘中间层108和焊盘结构142的柱形状。
沟道结构122可以形成为填充沟道孔，并且第一虚设结构至第三虚设结构124、126和128可以形成为分别填充第一虚设孔、第二虚设孔和第三虚设孔。
根据本发明构思的示例性实施例，半导体图案112还可以分别形成在沟道孔以及第一虚设孔、第二虚设孔和第三虚设孔的底部上。换言之，沟道结构122以及第一虚设结构124、第二虚设结构126和第三虚设结构128可以形成在半导体图案112上。半导体图案112可以包括例如单晶硅和/或多晶硅。根据本发明构思的示例性实施例，沟道结构122以及第一虚设结构124、第二虚设结构126和第三虚设结构128可以直接接触衬底100。
根据本发明构思的示例性实施例，在竖直半导体器件中，半导体图案112可以用作形成在导电图案结构的最下部的地选择晶体管的沟道区。因此，半导体图案112可以设置在地选择晶体管的栅极上。半导体图案112的上表面可以设置在两个最下部导电图案136之间的绝缘层102上。例如，绝缘层102的侧表面可以彼此面对，同时形成沟道孔或虚设孔的对侧，并且形成在沟道孔或虚设孔内部的半导体图案112的侧表面可以接触绝缘层102的彼此面对的侧表面。
根据本发明构思的示例性实施例，沟道结构122以及第一虚设结构124、第二虚设结构126和第三虚设结构128可以具有相同的堆叠结构。根据本发明构思的示例性实施例，沟道结构122以及第一虚设结构124、第二虚设结构126和第三虚设结构128可以包括电介质结构114、沟道116、填充绝缘图案118和上导电图案120。
在下文中，参考平面图描述沟道结构122以及第一虚设结构124、第二虚设结构126和第三虚设结构128的布置或布局。
第一虚设结构124不作为实际存储器单元操作，并且沟道结构122可以作为实际存储器单元操作。根据沟道结构122和第一虚设结构124是否作为实际存储器单元操作，可以将沟道结构122和第一虚设结构124彼此区分开。然而，沟道结构122可以具有与第一虚设结构124的布置、形状和堆叠结构基本相同的布置、形状和堆叠结构。因此，尽管在图2和图3中未示出沟道结构122，但是沟道结构122的横截面图和平面图可以与第一虚设结构124的所示横截面图和平面图基本相同。
多个沟道结构122和第一虚设结构124可以布置在整个第一区域R1中。例如，多个沟道结构122和第一虚设结构124可以均以规则间隔间隔开。
根据本发明构思的示例性实施例，沟道结构122、第一虚设结构124和第二虚设结构126中的每一个可以按照在第二方向上延伸的列布置。根据本发明构思的示例性实施例，奇数列和偶数列的第一虚设结构124可以在第一方向上以Z字形方式设置。例如，当从平面图观察时，属于偶数列的第一虚设结构124相对于属于奇数列的相邻第一虚设结构124的布置是交错的。奇数列和偶数列的第二虚设结构126也可以在第一方向上以Z字形方式设置。根据本发明构思的示例性实施例，奇数列的第一虚设结构124和第二虚设结构126的中心部分可以设置在沿第一方向延伸的直线上。此外，偶数列的第一虚设结构124和第二虚设结构126的中心部分可以设置在沿第一方向延伸的直线上。
根据本发明构思的示例性实施例，在沿第一方向延伸的每行r中，沟道结构122以及第一虚设结构124和第二虚设结构126的中心部分可以沿在第一方向上延伸的直线对齐。因此，设置在同一列中的第二虚设结构126可以彼此间隔开以在第二方向上具有相同的间隔。
沟道结构122和第一虚设结构124的上表面可以在第一方向和第二方向中的每个方向上具有相同的宽度。沟道结构122和第一虚设结构124的每个上表面可以具有第一宽度W1。因此，沟道结构122和第一虚设结构124的每个上表面可以具有基本圆形的形状。
相邻沟道结构122之间在第一方向上的间隔和相邻第一虚设结构124之间在第一方向上的间隔可以彼此基本相同，并且该间隔可以称为第一X间隔a。例如，第一X间隔a可以指设置在同一行r中的相邻沟道结构122或相邻第一虚设结构124之间的空间。相邻沟道结构122之间在第二方向上的间隔和相邻第一虚设结构124之间在第二方向上的间隔可以彼此基本相同，并且该间隔可以被称为第一Y间隔b。例如，第一Y间隔b可以指彼此设置在同一列中的相邻沟道结构122或相邻第一虚设结构124之间的空间。相邻沟道结构122之间在对角线方向上的间隔和相邻第一虚设结构124之间在对角线方向上的间隔可以彼此基本相同，并且该间隔可以被称为第一距离c。例如，第一距离c可以指被设置在连续列中的一对相邻沟道结构122之间的空间或一对第一虚设结构124之间的空间。
根据本发明构思的示例性实施例，第一Y间隔b可以大于第一X间隔a和第一距离c中的每一个。在本发明构思的示例实施例中，第一距离c可以小于第一X间隔a和第一Y间隔b中的每一个。然而，第一X间隔a、第一Y间隔b和第一距离c可以被沟道结构122和第一虚设结构124的布置改变，使得第一X间隔a、第一Y间隔b和第一距离c可以不限于此。
可以类似于沟道结构122和第一虚设结构124的布置规则地布置多个第二虚设结构126。可以在第一方向上与第二区域R2相邻地设置第二虚设结构126，可以在第一方向上布置第二虚设结构126。
第二虚设结构126可以从第一区域R1中第一方向上的最后一列C1开始设置成多列。例如，如图1和图3所示，第二虚设结构126可以设置在第一列C1、第二列C2和第三列C3中，该第一列C1是第一区域R1中第一方向上的最后一列，第二列C2和第三列C3是在第一方向上与第一列C1相邻的两列。在下文中，第二虚设结构126可以设置在第一列C1、第二列C2和第三列C3中。第一虚设结构124可以设置在第四列C4中。然而，第二虚设结构126可以设置在两列处或者在四列或更多列处。
第二虚设结构126的布置和/或形状可以与沟道结构122和第一虚设结构124的布置和/或形状不同。在平面图中，第二虚设结构126的上表面的形状可以与沟道结构122和第一虚设结构124的上表面的形状不同。
根据如图3所示的本发明构思的示例性实施例，第二虚设结构126的上表面可以具有基本圆形的形状。第二虚设结构126的上表面的宽度W可以大于第一虚设结构124的上表面的第一宽度W1。因此，第二虚设结构126的上表面可以大于第一虚设结构124的上表面。此外，设置在同一列的第二虚设结构126的上表面的宽度W可以彼此相等。
根据本发明构思的示例性实施例，设置在每列中的第二虚设结构126的上表面可以具有彼此不同的宽度。具体地，第一列C1的第二虚设结构126可以具有最宽的宽度，并且第二虚设结构126的宽度可以从第一列C1向第三列C3逐渐减小。因此，第二虚设结构126的上表面可以根据每列具有不同的面积。
在本发明构思的示例性实施例中，第一列C1的第二虚设结构126的上表面可以具有第一宽度W1的约105％至约150％的宽度。例如，第一列C1的第二虚设结构126的上表面可以具有第一宽度W1的约110％至约130％的宽度。
第一虚设结构124、第二虚设结构126和第三虚设结构128以及沟道结构122可以通过相同的工艺形成。当第二虚设结构126的宽度大于第一宽度W1的约150％时，第二虚设结构126中包括的层的堆叠形状可以与沟道结构122和第一虚设结构124的堆叠形状大不相同。根据本发明构思的示例性实施例，相邻第二虚设结构126的中心部分之间在第一方向上的间隔可以被称为第一间隔P1。第一间隔P1可以大于第二间隔P2，第二间隔P2是相邻第一虚设结构124的中心部分之间在第一方向上的间隔。
根据本发明构思的示例性实施例，第一间隔P1可以根据第二虚设区域D2中的位置彼此不同。例如，与第二区域R2相邻的第一间隔P1可以最宽。第一间隔P1可以朝向第一虚设区域D1逐渐减小。
根据本发明构思的示例性实施例，设置在同一列中的第二虚设结构126之间在第二方向上的间隔可以小于第一Y间隔b。根据本发明构思的示例性实施例，第一列C1的第二虚设结构126在第二方向上的间隔可以是最窄的，并且第二方向上的间隔可以朝向第一虚设区域D1增加。例如，同一列内的相邻第二虚设结构126之间在第二方向上的间隔可以从第一列C1朝向第四列C4按列增加。
多个第三虚设结构128可以形成在第二区域R2中。第三虚设结构128的布置密度可以低于沟道结构122和/或第一虚设结构124和第二虚设结构126中的每一个的布置密度。例如，第三虚设结构128之间的间隔可以大于沟道结构122之间的间隔、第一虚设结构124之间的间隔或第二虚设结构126之间的间隔中的每一个。
第三虚设结构128可以具有包括各种宽度和形状的上表面，并且不限于图中所示的示例性实施例。根据本发明构思的示例性实施例，第三虚设结构128的上表面的宽度可以与第一虚设结构124的上表面的宽度基本相同或者更大。此外，第三虚设结构128的上表面的形状可以与第一虚设结构124的上表面的形状基本相同或不同。
第一虚设结构124和第二虚设结构126可以支撑导电图案结构140。第三虚设结构128可以支撑焊盘结构142。
用作实际操作的存储器单元的沟道结构122以及第一虚设结构124和第二虚设结构126可以共享导电图案结构140。因此，当第一虚设结构124和第二虚设结构126发生缺陷时，也可能通过共享的导电图案结构140产生实际存储器单元的电气故障。
第二虚设结构126可以与第三虚设结构128相邻并且具有较低的布置密度。因此，当通过相同的工艺形成第二虚设结构126和第一虚设结构124时，可能产生第二虚设结构126的缺陷。例如，当使用相同大小的掩模版(reticle)通过相同的光刻工艺形成用于形成第一虚设结构124和第二虚设结构126的第一虚设孔和第二虚设孔时，第二虚设孔的宽度可以小于第一虚设孔的宽度。此外，第二虚设孔可能不暴露衬底的表面，这被称为未开口故障。具体地，可以在与第二区域R2相邻的部分处产生蚀刻负荷(etching loading)，使得第一列C1的第二虚设孔可以形成为具有小的宽度。随着距第二区域R2的距离增加，第二虚设孔的宽度可以逐渐增加，以具有与第一虚设孔类似的宽度。换言之，越靠近第二区域R2，第二虚设孔的未开口故障可能增加。因此，形成在第二虚设孔中的第二虚设结构126可能不支撑导电图案结构140，并且可能由于工艺故障而发生半导体器件中的电流泄漏。
根据本发明构思的示例性实施例，第二虚设结构126的上表面的宽度可以大于第一虚设结构124的上表面的宽度。因此，在用于形成第二虚设结构126的工艺中，可以减少第二虚设孔的未开口故障。因此，第二虚设结构126的缺陷可以减少。
另一方面，当第二虚设结构126的宽度增加时，可能发生第二虚设结构126之间的接触缺陷。然而，在本发明构思的示例性实施例中，第一间隔P1可以大于第二间隔P2。此外，与第二区域R2相邻的第一间隔P1可以最宽，并且第一间隔P1可以朝向第一虚设区域D1逐渐减小。因此，通过调整第二虚设结构126之间的第一间隔P1以及第一虚设结构124与第二虚设结构126之间的第一间隔P1，可以减少第二虚设结构126之间的接触缺陷。
第二虚设结构126之间的最小间隔可以等于或大于第一虚设结构124之间的最小间隔。例如，当第一虚设结构124之间在对角线方向上的第一距离c最窄时，第二虚设结构126之间的最小间隔可以等于或大于第一距离c。换言之，第二虚设结构126之间的间隔不可以窄于第一距离c。
接触插塞138可以接触延伸穿过第一上绝缘中间层108和第二上绝缘中间层130的焊盘结构142的每个导电图案136的上表面。可以分别在焊盘结构142的焊盘上形成多个接触插塞138。根据本发明构思的示例性实施例，接触插塞138可以包括阻挡层金属图案和/或金属图案。还可以在接触插塞138的上表面上形成布线。
可以不同地改变第二虚设区域D2中的第二虚设结构126的布置和形状。在下文中，参考图4至图12，描述了本发明构思的示例性实施例，其中修改了第二虚设结构的布置和/或形状。在图4至图12中，仅示出了第一虚设区域和第二虚设区域中的第一虚设结构和第二虚设结构。
图4是示出了根据本发明构思的示例性实施例的竖直半导体器件的一部分的平面图。
除了一些第二虚拟结构的布置之外，根据本发明构思的示例性实施例的竖直半导体器件可以与根据本发明构思的示例性实施例的参考图1至图3所示的竖直半导体器件基本相同。
参考图4，除了边缘第二虚设结构126a的形状之外，第二虚设结构126可以具有与参考图1至图3描述的第二虚设结构的形状基本相同的形状。边缘第二虚设结构126a可以设置在导电图案结构140在第二方向上的边缘部分处，并且可以设置在第一列C1中。例如，边缘第二虚设结构126a可以是最外部第二虚设结构126。
边缘第二虚设结构126a的中心部分与沿第二方向设置在导电图案结构140的边缘处的第一虚设结构124的中心部分可以不设置在同一直线上。边缘第二虚设结构126a的中心部分可以设置成在第二方向上更靠近导电图案结构140的边缘。换言之，边缘第二虚设结构126a和与边缘第二虚设结构126a相邻的第二虚设结构126之间在第二方向上的距离d2可以大于第一列C1的其他第二虚设结构126之间的距离d1。此外，边缘第二虚设结构126a和与边缘第二虚设结构126a相邻的第二虚设结构126之间在对角线方向上的间隔可以大于或等于第一距离c。
边缘第二虚设结构126a可以在第一方向和第二方向中的每个方向上具有布置密度差异，使得边缘第二虚设结构126a的图案负荷(pattern loading)可以大于其他第二虚设结构126的图案负荷。随着边缘第二虚设结构126a和与边缘第二虚设结构126a相邻的第二虚设结构126之间的间隔增加，边缘第二虚设结构126a的缺陷可以减少。
根据本发明构思的示例性实施例，边缘第二虚设结构126a的上表面的宽度可以与在第二方向上与边缘第二虚设结构126a相邻的第二虚设结构126的上表面的宽度基本相同。根据本发明构思的示例性实施例，边缘第二虚设结构126a的上表面在宽度可以大于在第二方向上与边缘第二虚设结构126a相邻的第二虚设结构126的上表面的宽度。
图5是示出了根据本发明构思的示例性实施例的竖直半导体器件的一部分的平面图。
除了一些第二虚设结构的形状之外，竖直半导体器件可以与参考图1至图3描述的竖直半导体器件基本相同。
参考图5，除了边缘第二虚设结构126b的形状之外，第二虚设结构126可以具有与参考图1至图3描述的第二虚设结构的形状基本相同的形状。边缘第二虚设结构126b可以设置在导电图案结构140在第二方向上的边缘部分处，并且可以设置在第一列C1中。例如，边缘第二虚设结构126b可以设置成最外部第二虚设结构126。
根据本发明构思的示例性实施例，边缘第二虚设结构126b的上表面的形状可以不同于在第二方向上与边缘第二虚设结构126b相邻的第二虚设结构126的上表面的形状。边缘第二虚设结构126b的上表面可以相对于第一方向或第二方向在倾斜方向上具有包括凹入部分的不规则形状，使得边缘第二虚设结构126b和相对于边缘第二虚设结构126b设置在倾斜方向上的第二虚设结构126之间的间隔可以增大。边缘第二虚设结构126b可以形成在虚设孔中，并且可以使用
Figure BDA0002131895360000121
形状的条形掩模版通过光刻工艺来形成虚设孔。
因此，边缘第二虚设结构126b和相对于边缘第二虚设结构126b设置在倾斜方向上的第二虚设结构126之间的间隔可以是大于第一距离c的第二距离c1。因此，可以减少边缘第二虚设结构126b的故障。
图6是示出了根据本发明构思的示例性实施例的竖直半导体器件的一部分的平面图。
除了第二虚设结构126的形状之外，竖直半导体器件可以与参考图1至图3示出的竖直半导体器件基本相同。
参考图6，第二虚设结构126的上表面可以具有大于第一宽度W1的第二宽度W2，该第一宽度W1是第一虚设结构124的宽度。根据本发明构思的示例性实施例，第二虚设结构126的上表面可以具有相同的宽度并且可以具有基本上圆形的形状。根据本发明构思的示例性实施例，第二宽度W2可以是第一宽度W1的约105％至约150％。例如，第二宽度W2可以是第一宽度W1的约110％至130％。
根据本发明构思的示例性实施例，奇数列和偶数列的第一虚设结构124可以在第一方向和/或第二方向上以Z字形方式设置。例如，奇数列的第一虚设结构124和相邻的偶数列的第一虚设结构124可以相对于彼此以交错布置设置。此外，奇数列和偶数列的第二虚设结构126可以在第一方向和/或第二方向上以Z字形方式设置。根据本发明构思的示例性实施例，奇数列的第一虚设结构124和第二虚设结构126的中心部分可以设置在沿第一方向延伸的直线上。此外，偶数列的第一虚设结构124(例如，在第4列中)和第二虚设结构126(例如，在第2列中)的中心部分可以设置在沿第一方向延伸的直线上。
根据本发明构思的示例性实施例，边缘第二虚设结构的布置可以与在第二方向上与边缘第二虚设结构126a相邻的第二虚设结构126的布置不同。例如，类似于图4，边缘第二虚设结构126a的中心可以不位于在第一方向上延伸以穿过同一行内的第一虚设结构124的中心部分的同一直线上，该行沿第二方向设置在第一区域R1的边缘处。换言之，边缘第二虚设结构126a可以设置成更靠近导电图案结构140在第二方向上的边缘，因此其中心可以不与相邻行r中的第一虚设结构124的中心对齐。
根据本发明构思的示例性实施例，边缘第二虚设结构的形状可以与在第二方向上与边缘第二虚设结构相邻的第二虚设结构126的形状不同。例如，类似于图5，边缘第二虚设结构可以具有包括在倾斜方向上的凹入部分的不规则形状。
图7是示出了根据本发明构思的示例性实施例的竖直半导体器件的一部分的平面图。
除了第二虚设结构的形状之外，图7中所示的竖直半导体器件可以与参考图1至图3说明的竖直半导体器件基本相同。
参考图7，第二虚设结构127a的上表面的形状可以与沟道结构122和第一虚设结构124中的每一个的上表面的形状不同。根据本发明构思的示例性实施例，第二虚设结构127a的上表面可以具有在第一方向上具有较长长度的椭圆形状。第二虚设结构127a可以在第一方向上具有第一X宽度W3并在第二方向上具有第一Y宽度W4。
根据本发明构思的示例性实施例，设置在同一列中的第二虚设结构127a的上表面可以具有彼此相同的形状。
根据本发明构思的示例性实施例，第二虚设结构127a的上表面可以包括第一X宽度W3和第一Y宽度W4，该第一X宽度W3和第一Y宽度W4可以大于第一宽度W1。第二虚设结构127a的上表面可以包括第一X宽度W3和第一Y宽度W4，该第一X宽度W3可以大于第一宽度W1，该第一Y宽度W4可以与第一宽度W1基本相同。
根据本发明构思的示例性实施例，设置在不同列处的第二虚设结构127a的上表面的第一X宽度W3可以彼此不同。第一列C1的第二虚设结构126的第一X宽度W3可以是最宽的，并且第二虚设结构的第一X宽度W3可以从第一列C1朝向第三列C3逐渐减小。根据本发明构思的示例性实施例，第一列C1的第二虚设结构126的第一Y宽度W4可以是最宽的，并且第二虚设结构的第一Y宽度W4可以从第一列C1朝向第三列C3逐渐增加。
第二虚设结构127a的布置可以与上面参考图1至图3描述的第二虚设结构的布置基本相同。
也就是说，奇数列和偶数列的第一虚设结构124可以在第一方向上相对于彼此以Z字形布置设置。此外，奇数列和偶数列的第二虚设结构127a可以在第一方向上相对于彼此以Z字形布置设置。在这种情况下，奇数列的第一虚设结构124和第二虚设结构127a的中心部分可以设置在沿第一方向延伸的直线上。此外，偶数列的第一虚设结构124和第二虚设结构127a的中心部分可以设置在沿第一方向延伸的直线上。
根据本发明构思的示例性实施例，相邻第二虚设结构127a的中心部分之间在第一方向上的间隔和相邻第一虚设结构124和第二虚设结构127a的中心部分之间在第一方向上的间隔可以被称为第一间隔P1。第一间隔P1可以大于第二间隔P2，第二间隔P2是相邻列中的相邻第一虚设结构124的中心部分之间在第一方向上的间隔。在第二虚设区域D2中，第一间隔P1可以根据相邻列的位置而彼此不同。例如，在与第二区域R2相邻的列1和列2中的第二虚设结构127a的中心部分之间在第一方向上测量的第一间隔P1可以具有最宽P1，并且第一间隔P1可以在连续列之间朝向第一虚设区域D1逐渐减小。
图8是示出了根据本发明构思的示例性实施例的竖直半导体器件的一部分的平面图。
在竖直半导体器件中，第二虚设结构的形状可以与参考图7所示的形状基本相同。然而，设置在第一列中并且在导电图案结构140在第二方向上的边缘处的边缘第二虚设结构126c可以具有与设置在第一列中的其他第二虚设结构127a不同的布置。
参考图8，边缘第二虚设结构126c可以与参考图4描述的边缘第二虚设结构126a设置在相同的区域中。
图9是示出了根据本发明构思的示例性实施例的竖直半导体器件的一部分的平面图。
在竖直半导体器件中，第二虚设结构的形状可以与参考图7所示的形状基本相同。然而，边缘第二虚设结构126d可以具有与设置在相同第一列中的其他第二虚设结构127a的形状不同的形状。
参考图9，边缘第二虚设结构126d的形状可以与参考图5描述的边缘第二虚设结构126b的形状基本相同。
图10是示出了根据本发明构思的示例性实施例的竖直半导体器件的一部分的平面图。
在竖直半导体器件中，第二虚设结构127b的形状可以与沟道结构122和第一虚设结构124的形状不同。
在示例实施例中，第二虚设结构127b的上表面可以具有在第二方向上具有较长长度的椭圆形状。第二虚设结构127b可以在第一方向上具有第二X宽度W5并且在第二方向上具有第二Y宽度W6。
根据本发明构思的示例性实施例，在第二虚设结构127b的上表面中，第二X宽度W5和第二Y宽度W6中的每一个可以大于第一宽度W1。根据本发明构思的示例性实施例，第二虚设结构127b的上表面可以包括与第一宽度W1基本相同的第二X宽度W5以及可以大于第一宽度W1的第二Y宽度W6。
根据本发明构思的示例性实施例，设置在不同列中的第二虚设结构127b的上表面的第二Y宽度W6可以彼此不同。根据本发明构思的示例性实施例，与其他列相比，第一列C1的第二虚设结构127b的第二Y宽度W6可以是最大的，并且第二虚设结构127b的第二Y宽度W6可以从第一列C1朝向第三列C3逐渐减小。根据本发明构思的示例性实施例，第一列C1的第二虚设结构127b的第二X宽度W5可以是最宽的，并且第二虚设结构127b的第二X宽度W5可以从第一列C1朝向第三列C3逐渐减小。
第二虚设结构127b可以以与参考图1至图3所示的第二虚设结构相同的方式布置。
图11是示出了根据本发明构思的示例性实施例的竖直半导体器件的一部分的平面图。
除了边缘第二虚设结构之外，根据图11的示例性实施例的竖直半导体器件可以与参考图10所示的竖直半导体器件基本相同。
参考图11，第二虚设结构127b的布置可以与参考图10所示的第二虚设结构127b的布置基本相同。边缘第二虚设结构126e可以设置在与参考图4描述的边缘第二虚设结构126a相同的区域中。
图12是示出了根据本发明构思的示例性实施例的竖直半导体器件的一部分的平面图。
除了边缘第二虚设结构之外，根据图12中所示的示例性实施例的竖直半导体器件可以与参考图10所示的竖直半导体器件基本相同。
参考图12，边缘第二虚设结构126f的形状可以与参考图5描述的边缘第二虚设结构126b的形状基本相同。
图13至图23是示出了制造根据本发明构思的示例性实施例的竖直半导体器件的方法的各阶段的横截面图和平面图。
具体地，图13、图14、图16、图17、图19、图20和图22是横截面图，图15、图18、图21和图23是平面图。除了沟道孔以及第一虚设孔和第二虚设孔的布置和形状之外，制造根据上述示例性实施例的竖直半导体器件的方法可以基本相同。在下文中，描述制造图1、图2和图3中所示的竖直半导体器件的方法。
参考图13，绝缘层102和牺牲层104可以交替地和重复地堆叠在衬底100上，以形成设置在衬底100的第一区域R1和第二区域R2上的初步模制结构106。第一区域R1可以包括单元区域C(图1中示出)、第一虚设区域D1和第二虚设区域D2。
根据本发明构思的示例性实施例，最下部绝缘层102可以用作焊盘绝缘层。最上部绝缘层102的厚度可以大于初步模制结构106中的下绝缘层102的厚度。
绝缘层102可以由氧化物基材料形成，例如氧化硅、SiC、SiOF等。牺牲层104可以由氮化物基材料形成，例如氮化硅和/或硼氮化硅。
参考图14和图15，可以顺序地蚀刻第二区域R2上的初步模制结构106的边缘部分，以在第二区域上形成具有阶梯形状的初步台阶模制结构106a。
在本发明构思的示例性实施例中，第二区域R2上的初步台阶模制结构106a可以在第一方向和第二方向上具有阶梯形状。例如，初步台阶模制结构106a可以在第二方向上具有两个台阶。可以仅示出初步台阶模制结构106a中的阶梯形状的一部分。此外，在第一方向和第二方向中的每个方向上形成的台阶的数量不限于所示的。
初步台阶模制结构106a的牺牲层104可以通过后续工艺用导电图案代替。
参考图16，可以形成第一上绝缘中间层108以覆盖被设置在第二区域R2中的初步台阶模制结构106a。第一上绝缘中间层108的上表面可以是基本平坦的。第一上绝缘中间层108可以覆盖初步台阶模制结构106a的至少台阶部分。根据本发明构思的示例性实施例，第一上绝缘中间层108和最上部绝缘层102可以合并为具有平坦上表面的绝缘层。换言之，第一上绝缘中间层108和绝缘层102的上表面可以被平坦化。
可以通过沉积包括例如氧化硅、SiC或SiOF的氧化物层并平坦化氧化物层的上表面来形成第一上绝缘中间层108。平坦化工艺可以包括化学机械抛光(CMP)工艺和/或回蚀工艺。
参考图17和图18，可以各向异性地蚀刻初步台阶模制结构106a和第一上绝缘中间层108，以形成暴露出衬底100的上表面的多个孔110a、110b、110c和110d。孔110a、110b、110c和110d可以延伸穿过初步台阶模制结构106a和第一上绝缘中间层108。例如，多个孔110a、110b、110c和110d可以延伸穿过初步台阶模制结构106a和第一上绝缘中间层108，以暴露出衬底100的上表面。
换言之，多个沟道孔110a、多个第一虚设孔110b和多个第二虚设孔110c可以穿过初步台阶模制结构106a形成在第一区域R1中。多个第三虚设孔110d可以穿过初步台阶模制结构106a形成在第二区域R2中。
随后可以在沟道孔110a中形成沟道结构。随后可以在第一虚设孔110b中形成第一虚设结构。随后可以在第二虚设孔110c中形成第二虚设结构126。此外，随后可以在第三虚设孔110d中形成第三虚设结构128。
根据本发明构思的示例性实施例，沟道孔110a和第一虚设孔110b的布置和上表面形状可以分别与参考图1至图3描述的沟道结构和第一虚设结构的布置和形状基本相同。换言之，沟道孔110a和第一虚设孔110b的上部可以具有圆形形状。第三虚设孔110d的布置和上表面形状(从平面图观察)可以分别与参考图1至图3描述的第三虚设结构的布置和形状基本相同。
根据本发明构思的示例性实施例，沟道孔110a和第一虚设孔110b中的每一个的上部可以具有第一宽度W1。第二虚设孔110c可以从第一区域R1中第一方向上的最后一列C1开始设置成多列。第二虚设孔110c的上表面部分可以具有大于第一宽度W1的第二宽度W。
当第二虚设孔110c的宽度形成得过宽时，在后续工艺中可能无法在第二虚设孔110c中正常填充层。因此，第二虚设结构可能不具有正常结构。因此，第二虚设孔110c的最宽上宽度可以是第一宽度的约105％至约150％。例如，第二虚设孔110c的最宽上宽度可以是第一宽度的约110％至约130％。
相邻的第二虚设孔110c的中心部分之间在第一方向上的第一间隔可以大于相邻的第一虚设孔的中心部分之间在第一方向上的第二间隔。在第二虚设区域中，第一间隔可以根据位置而彼此不同。例如，与第二区域相邻的第二虚设孔的中心部分之间在第一方向上的第一间隔可以最宽，并且越靠近第一虚设区域，第一间隔可以在连续列之间逐渐减小。
此外，相邻的第二虚设孔110c之间的最小距离可以等于或大于相邻的第一虚设孔110b之间的最小距离。
在第一区域R1中，第二虚设孔110c可以形成在与第二区域R2相邻的列中，并且可以包括不同的孔布置密度。因此，第二虚设孔110c可能由于蚀刻负荷而经受故障。例如，在形成在第一区域R1的第二虚设区域D2中的第二虚设孔110c中，可以容易地发生衬底100的表面可能未被第二虚设孔的底部暴露出来的未开口故障。然而，如上所述，由于第二虚设孔110c的宽度相对较宽并且第二虚设孔110c之间的距离相对增大，因此可以减少由于蚀刻负荷导致的第二虚设孔110c的未开口故障。
根据本发明构思的示例性实施例，可以根据第二虚设结构的布置和形状来不同地形成第二虚设孔110c。在图17和图18中，第二虚设孔110c的布置和形状可适用于制造图1至图3中所示的半导体器件。
根据本发明构思的示例性实施例，当形成图3中所示的第二虚设结构126时，掩模版可以用于形成第二虚设孔110c，并且可以包括比用于形成第一虚设孔110b的掩模版大的方形形状。因此，当在平面图中观察时，第二虚设孔110c的上表面部分可以具有圆形形状。第二虚设区域D2中的第二虚设孔110c的上表面宽度可以在第一方向上朝向第二区域R2按列逐渐增加。
根据本发明构思的示例性实施例，奇数列和偶数列的第一虚设孔110b可以以沿第一方向延伸的Z字形布置设置。此外，奇数列和偶数列的第二虚设孔110c可以以沿第一方向延伸的Z字形布置设置。根据本发明构思的示例性实施例，奇数列的第一虚设孔110b和第二虚设孔110c的中心部分可以设置在沿第一方向延伸的直线上。例如，假想线可以与彼此设置在相同行r中的第一虚设孔110b的中心以及设置在连续的奇数列(例如，C1和C3)中的第二虚设孔110c的中心相交。此外，偶数列的第一虚设孔110b和第二虚设孔110c的中心部分可以设置在沿第一方向延伸的直线上。例如，假想线可以与彼此设置在相同行中的第二虚设孔110b的中心以及设置在连续的偶数列中的第二虚设孔110c的中心相交。因此，同一列的第二虚设孔110c之间在第二方向上的间隔可以彼此相等。此外，第二虚设孔110c之间在第二方向上的间隔可以朝向与第二区域R2相邻的第一列C1逐渐减小。
根据用于形成图4中所示的第二虚设结构126的本发明构思的示例性实施例，第二虚设孔110c可以与图3中所示的第二虚设结构126类似地形成。例如，根据本实施例的归因于第二虚设孔110c的尺寸、形状和距离可以与图3中所示的示例性实施例基本类似。然而，根据本发明构思的本示例性实施例的边缘第二虚设孔的位置可以与图3中所示的本发明构思的示例性实施例的位置不同。边缘第二虚设孔可以设置在第一列C1中，该第一列C1与第二区域R2相邻并且包括导电图案结构140在第二方向上的设置在第一区域的外边缘处的边缘部分。换言之，边缘第二虚设孔可以设置成与导电图案结构在第二方向上的边缘相邻。例如，边缘第二虚设孔可以设置成第一列C1中的最外部第二虚设孔110c，并且可以与第一区域R1的与第一方向的平面平行的相应侧边缘相邻。
根据本发明构思的示例性实施例，为形成图5中所示的第二虚设结构，第二虚设孔110c可以形成为具有与图3中所示的第二虚设结构126相似的形状和布置。然而，边缘第二虚设孔的上部的形状可以与其他第二虚设孔的形状不同。边缘第二虚设孔可以设置在第一列C1中，该第一列C1与第二区域R2相邻并且最靠近导电图案结构140在第二方向上的边缘部分。
根据用于形成图6中所示的第二虚设结构126的本发明构思的示例性实施例，第二虚设孔110c可以与图3中所示的第二虚设结构126类似地形成。因此，第二虚设区域D2中的第二虚设孔110c的上部可以具有一致的宽度。
根据用于形成图7中所示的第二虚设结构127a的本发明构思的示例性实施例，第二虚设孔110c可以与图3中所示的第二虚设结构126类似地形成。然而，用于形成第二虚设孔110c的掩模版可以具有在第一方向上具有较长长度的矩形形状。因此，第二虚设孔110c的上部可以具有在平面图中观察在第一方向上具有较长长度的椭圆形状。
根据用于形成图8中所示的第二虚设结构的本发明构思的示例性实施例，第二虚设孔110c可以与图7中所示的第二虚设结构127a类似地形成。然而，边缘第二虚设孔可以设置成更靠近导电图案结构140在第二方向上与平面平行的边缘。
根据用于形成图9中所示的第二虚设结构127a的本发明构思的示例性实施例，第二虚设孔110c可以与图7中所示的第二虚设结构127a类似地形成。然而，边缘第二虚设孔的上部的形状可以与其他第二虚设孔的形状不同。
根据用于形成图10中所示的第二虚设结构的本发明构思的示例性实施例，第二虚设孔110c可以与图3中所示的第二虚设结构126类似地形成。然而，用于形成第二虚设孔110c的掩模版可以具有在第二方向上具有较长长度的矩形形状。因此，第二虚设孔110c的上部可以具有在平面图中观察在第二方向上具有较长长度的椭圆形状。
根据用于形成图11中所示的第二虚设结构127b的本发明构思的示例性实施例，第二虚设孔110c可以与图10中所示的第二虚设结构127b类似地形成。然而，边缘第二虚设孔可以设置成更靠近导电图案结构140的与第二方向的平面平行的边缘。
根据用于形成图12中所示的第二虚设结构的本发明构思的示例性实施例，第二虚设孔110c可以与图10中所示的第二虚设结构127b类似地形成。然而，边缘第二虚设孔的上部的形状可以与其他第二虚设孔的形状不同。
参考图19，半导体图案112可以形成在衬底100的被沟道孔110a、第一虚设孔110b、第二虚设孔110c和第三虚设孔110d中的每一个暴露出来的上表面上。可以形成沟道结构以填充每个沟道孔110a。可以形成第一虚设结构124以填充每个第一虚设孔110b。可以形成第二虚设结构126以填充每个第二虚设孔110c。可以形成第三虚设结构128以填充每个第三虚设孔110d。沟道结构以及第一虚设结构124、第二虚设结构126和第三虚设结构128中的每一个可以形成在半导体图案112上。
具体地，可以通过选择性外延生长(SEG)工艺使用衬底100的被沟道孔110a、第一虚设孔110b、第二虚设孔110c和第三虚设孔110d暴露出来的上表面作为籽晶来形成半导体图案112。半导体图案112可以用作形成在竖直半导体器件中的最下部的地选择晶体管的沟道区。因此，半导体图案112的上表面可以位于两个最下部牺牲层104之间的绝缘层102的一部分处。例如，绝缘层102可以设置成跨沟道孔110a或虚设孔b-d彼此面对，并且半导体图案112可以具有设置在相邻绝缘层102上的相对的侧表面。
当在前一工艺中发生沟道孔110a和第一虚设孔110b、第二虚设孔110c和第三虚设孔110d中的至少一个的未开口故障时，可能无法正常执行外延生长，使得可能无法形成半导体图案112。因此，沟道结构122或第一虚设结构至第三虚设结构124、126和128可能无法正常地形成在未开口孔中，因此可能发生电流泄漏。然而，由于沟道孔110a和第一虚设孔至第三虚设孔110b、110c和110d如所描述的那样布置，因此可以减少未开口故障。
当沟道孔110a和第一虚设孔110b中的每一个的宽度与第二虚设孔110c的宽度之间的差异为大时，外延层在第二虚设孔110c中从衬底100开始的生长速率与外延层在沟道孔110a和第一虚设孔110b中从衬底100开始的生长速率之间的差异可能增大。例如，当第二虚设孔110c的宽度大于沟道孔110a和第一虚设孔110b中的每一个的宽度的约150％时，第二虚设孔中的半导体图案112的上表面可能不是准确地定位在两个最下部牺牲层之间的绝缘层102的部分处，并且可能形成在下部位置处。当半导体图案112的上表面不准确地定位时，在半导体图案112处可能会发生电流泄漏。然而，在本发明构思的示例性实施例中，第二虚设孔110c的宽度可以在沟道孔110a和第一虚设孔110b中的每一个的宽度的约105％至约150％的范围内，半导体图案112的上表面可以被定位在两个最下部牺牲层104之间的绝缘层102的部分处。
形成在半导体图案112上的沟道结构122以及第一虚设结构124、第二虚设结构126和第三虚设结构128可以具有基本相同的堆叠结构。
根据本发明构思的示例性实施例，沟道结构122以及第一虚设结构124、第二虚设结构126和第三虚设结构128中的每一个可以包括电介质结构114、沟道116、填充绝缘图案118和上导电图案120。
电介质结构114可以包括顺序堆叠在沟道116的外侧壁上的隧穿绝缘层、电荷存储层和阻挡电介质层。沟道116可以形成在电介质结构114和半导体图案112上。填充绝缘图案118可以形成在沟道116上以填充沟道116的内部空间。上导电图案120可以形成在电介质结构114、沟道116和填充绝缘图案118上。
参考图20和图21，第二上绝缘中间层130可以形成在第一上绝缘中间层108和初步台阶模制结构106a上。第二上绝缘中间层130的上表面可以是基本平坦的。
可以各向异性地蚀刻初步台阶模制结构106a以及第一上绝缘中间层108和第二上绝缘中间层130，以形成沿第一方向延伸的开口132。因此，初步台阶模制结构106a可以彼此分离，使得台阶模制结构可以形成在开口132的两侧。衬底100的表面可以被开口132的底部暴露出来。
然后，可以去除被开口132的侧壁暴露出来的牺牲层104。在本发明构思的示例性实施例中，可以通过各向同性蚀刻工艺去除牺牲层104。随着牺牲层104被去除，可以在绝缘层102之间形成间隙134。
当牺牲层104被去除时，台阶模制结构的绝缘层102可以由沟道结构122和第一虚设结构至第三虚设结构124、126和128稳定地支撑。因此，可以适当地形成第二虚设结构126并且可以保持间隙。此外，可以减少绝缘层之间的接触。
参考图22和图23，导电材料可以填充间隙，使得导电图案136可以分别形成在相邻绝缘层102之间的第一区域R1和第二区域R2中。
因此，可以在第一区域R1中形成包括交替堆叠的导电图案136和绝缘层102的导电图案结构140。在第二区域R2中，包括导电图案136的焊盘结构142和绝缘层102可以堆叠以包括台阶形状。
绝缘图案144可以填充开口132。
然后，可以穿过第一上绝缘中间层108和第二上绝缘中间层130形成接触插塞138，并且接触插塞138可以分别接触焊盘结构142的导电图案136。接触插塞138可以与第三虚设结构128间隔开。
布线可以形成在第二上绝缘中间层130上，以与接触插塞138的上表面电连接。布线可以在第二方向上延伸。
通过执行上述工艺，可以制造根据本发明构思的示例性实施例的竖直半导体器件。
尽管已经具体示出和描述了本发明构思的示例性实施例，但是本领域普通技术人员将理解，在不脱离由所附权利要求限定的本发明构思的精神和范围的情况下，可以在其中进行形式和细节上的改变。

Claims (20)

1.一种竖直半导体器件，包括：
衬底，包括第一区域和第二区域；
导电图案结构，设置在所述第一区域上并沿第一方向延伸，所述第一区域包括单元区域、第一虚设区域和第二虚设区域；
焊盘结构，设置在所述第二区域上，所述焊盘结构接触所述导电图案结构的侧面；
多个第一虚设结构，延伸穿过与所述单元区域相邻的所述第一虚设区域上的所述导电图案结构；以及
多个第二虚设结构，延伸穿过与所述第二区域相邻的所述第二虚设区域上的所述导电图案结构，所述第二虚设结构设置成沿与所述第一方向垂直的第二方向延伸的多列，
其中，所述第二虚设结构的上表面的宽度在所述列中的每一列中彼此不同，并且第二虚设结构的上表面的宽度朝向所述第二区域逐渐增加。
2.根据权利要求1所述的竖直半导体器件，还包括延伸穿过所述单元区域上的所述导电图案结构的多个沟道结构，其中，所述沟道结构的布置与所述第一虚设结构的布置基本相同。
3.根据权利要求1所述的竖直半导体器件，其中，所述第一虚设结构的上表面具有一致宽度，并且所述第二虚设结构的上表面中的每个上表面的宽度大于所述第一虚设结构的上表面中的每个上表面的宽度。
4.根据权利要求1所述的竖直半导体器件，其中，相邻的第二虚设结构的中心部分之间在所述第一方向上的间隔和相邻的第一虚设结构和第二虚设结构的中心部分之间在所述第一方向上的间隔是第一间隔，相邻的第一虚设结构的中心部分之间在所述第一方向上的间隔是第二间隔，并且所述第一间隔大于所述第二间隔。
5.根据权利要求4所述的竖直半导体器件，其中，所述第二虚设区域中的第一间隔彼此不同，并且
其中，所述第一间隔的宽度朝向所述第一虚设区域减小，并且与所述第二区域相邻的所述第二虚设结构的中心部分之间在所述第一方向上的第一间隔是所述第一间隔中最宽的第一间隔。
6.根据权利要求1所述的竖直半导体器件，其中，所述第一虚设结构和所述第二虚设结构在所述第一方向上以Z字形布置设置，其中，奇数列的所述第一虚设结构和所述第二虚设结构的中心部分设置在沿所述第一方向延伸的直线上，并且偶数列的所述第一虚设结构和所述第二虚设结构的中心部分设置在沿所述第一方向延伸的直线上。
7.根据权利要求1所述的竖直半导体器件，其中，所述第二虚设结构包括边缘第二虚设结构，所述边缘第二虚设结构与所述第二区域相邻并且设置在所述导电图案结构在所述第二方向上的边缘部分处，并且所述边缘第二虚设结构和与所述边缘第二虚设结构相邻的所述第二虚设结构之间在所述第二方向上的间隔大于与所述第二区域相邻的其他第二虚设结构之间的间隔。
8.根据权利要求1所述的竖直半导体器件，其中，所述第二虚设结构包括边缘第二虚设结构，所述边缘第二虚设结构与所述第二区域相邻并且设置在所述导电图案结构在所述第二方向上的边缘部分处，并且所述边缘第二虚设结构的上表面具有与设置在同一列内的其他第二虚设结构的形状不同的形状。
9.根据权利要求8所述的竖直半导体器件，其中，与所述第二区域相邻并且设置在所述导电图案结构在所述第二方向上的所述边缘部分处的所述边缘第二虚设结构的上表面包括凹入部。
10.根据权利要求1所述的竖直半导体器件，其中，所述第一虚设结构和所述第二虚设结构的上表面具有圆形形状。
11.根据权利要求1所述的竖直半导体器件，其中，所述第一虚设结构的上表面具有圆形形状，并且所述第二虚设结构的上表面具有在所述第一方向或所述第二方向中的一个方向上具有较长长度的椭圆形状。
12.根据权利要求1所述的竖直半导体器件，其中，相邻的第二虚设结构之间的最小距离与相邻的第一虚设结构之间的最小距离基本相同或者比相邻的第一虚设结构之间的最小距离更大。
13.根据权利要求1所述的竖直半导体器件，其中，所述导电图案结构和所述焊盘结构包括重复堆叠的导电图案和绝缘层，并且所述焊盘结构具有台阶形状。
14.根据权利要求1所述的竖直半导体器件，其中，所述第二虚设结构的上表面的最大宽度为所述第一虚设结构中的一个的上表面的宽度的约105％至约150％。
15.一种竖直半导体器件，包括：
衬底，包括第一区域和第二区域；
导电图案结构，设置在所述第一区域上并沿第一方向延伸，其中，所述第一区域包括单元区域、与所述单元区域相邻的第一虚设区域和与所述第二区域相邻的第二虚设区域；
焊盘结构，设置在与所述第一区域相邻的所述第二区域上，所述焊盘结构接触所述导电图案结构的侧面；
多个第一虚设结构，延伸穿过与所述单元区域相邻的所述第一虚设区域上的所述导电图案结构；以及
多个第二虚设结构，延伸穿过与所述第二区域相邻的所述第二虚设区域上的所述导电图案结构，其中所述第二虚设结构设置成沿与所述第一方向垂直的第二方向延伸的多列，
其中，所述第二虚设结构中的每个第二虚设结构的上表面的宽度大于所述第一虚设结构中的每个第一虚设结构的上表面的宽度，并且
其中，相邻的第二虚设结构的中心部分之间在所述第一方向上的第一间隔大于相邻的第一虚设结构的中心部分之间在所述第一方向上的第二间隔。
16.根据权利要求15所述的竖直半导体器件，其中，所述第二虚设区域中的第一间隔彼此不同，并且其中，所述第一间隔的宽度朝向所述第一虚设区域减小，并且与所述第二区域相邻的所述第二虚设结构的中心部分之间在所述第一方向上的第一间隔是所述第一间隔中最宽的第一间隔。
17.根据权利要求15所述的竖直半导体器件，其中，相邻的第二虚设结构之间的最小距离与相邻的第一虚设结构之间的最小距离基本相同或者比相邻的第一虚设结构之间的最小距离更大。
18.一种竖直半导体器件，包括：
导电图案结构，设置在第一区域上，其中，所述第一区域包括衬底上的单元区域、第一虚设区域和第二虚设区域，所述导电图案结构沿第一方向延伸；
焊盘结构，设置在与所述第一区域相邻的第二区域上，所述焊盘结构接触所述导电图案结构的侧面；
多个第一虚设结构，延伸穿过与所述单元区域相邻的所述第一虚设区域上的所述导电图案结构；以及
多个第二虚设结构，延伸穿过与所述第二区域相邻的所述第二虚设区域上的所述导电图案结构，其中所述第二虚设结构设置成沿与所述第一方向垂直的第二方向的多列，
其中，所述第二虚设结构中的每个第二虚设结构的上表面面积大于所述第一虚设结构中的每个第一虚设结构的上表面面积，以及
其中，第一列中的所述第二虚设结构中的每个第二虚设结构的上表面面积与第二列中的所述第二虚设结构中的每个第二虚设结构的上表面面积不同。
19.根据权利要求18所述的竖直半导体器件，其中，相邻的第二虚设结构之间的最小距离与相邻的第一虚设结构之间的最小距离基本相同或者比相邻的第一虚设结构之间的最小距离大。
20.根据权利要求18所述的竖直半导体器件，其中，相邻的第二虚设结构的中心部分之间在所述第一方向上的第一间隔大于相邻的第一虚设结构的中心部分之间在所述第一方向上的第二间隔。
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