JP2020155727A - 半導体装置及びこれを備えた電子機器 - Google Patents

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Abstract

【課題】搭載する記憶素子の容量を省スペースで効率よく増加させることのできる半導体装置及びこれを備えた電子機器を提供する。【解決手段】半導体装置は、第１導電層と、第２導電層と、絶縁層とを有し、第１導電層と第２導電層とは少なくとも絶縁層を介して積層されており、第１導電層の状態と、第２導電層の状態と、絶縁層の状態との組合せを変えることにより、少なくとも３つの識別可能な抵抗状態が生成されるフィラメントを有した記憶素子と、記憶素子に対してブロー電流を印加して少なくとも３つの識別可能な抵抗状態を生成する書き込み部とを備える。【選択図】図２

Description

本開示は、抵抗状態の変化によって情報を記憶可能な記憶素子を有する半導体装置及びこれを備えた電子機器に関する。
従来、半導体装置に用いられる例えば半導体集積回路のチップには、ＯＴＰ（One Time Programmable）メモリとしての機能を有する電気ヒューズが搭載されている。この電気ヒューズは、半導体装置の例えばパフォーマンスや消費電力等の特性を調整したり、補正したりするためのトリミング素子として用いられる。
従来の電気ヒューズでは、そのフィラメントに所定の電流を流して、フィラメントにサリサイドＥＭ（Electro Migration）又はＳｉメルティングを発生させ、これによってフィラメントの抵抗値を増大させて、電気ヒューズに情報を書き込む。例えば、初期状態を「０」、抵抗値増大後を「１」として２値の情報を記憶する。このようなフィラメントを用いた電気ヒューズはフィラメントを切る（破壊する）ために大きい電流が必要となるため、メモリセルのサイズが大きくなる問題がある。
この問題を解決するために、従来の電気ヒューズのフィラメントよりも、低電流で破壊させることが出来る磁気トンネル接合素子（ＭＴＪ（Magnetic Tunnel Junction）素子）を利用した電気ヒューズが提案されている。例えば、ＭＴＪ素子を使った不揮発性メモリであるＭＲＡＭ（Magnetic Random Access Memory）のメモリセルアレイ内のビットセルに対して、非破壊と破壊の２通りの書き込み方式が可能な書き込み機構を有した半導体装置が開示されている（特許文献１参照）。
特開２０１１−２２５２５９号公報
しかしながら、上記特許文献１の従来技術では、フィラメントを切るために必要な電流を印加するトランジスタを小さくできるため、その分だけメモリセルのサイズを小さくすることはできるが、各記憶素子の容量の点で改善の余地があった。
本開示はこのような事情に鑑みてなされたもので、搭載する記憶素子の容量を省スペースで効率よく増加させることのできる半導体装置及びこれを備えた電子機器を提供することを目的とする。
本開示の第１の態様は、第１導電層と、第２導電層と、絶縁層とを有し、前記第１導電層と前記第２導電層とは少なくとも前記絶縁層を介して積層されており、前記第１導電層の状態と、前記第２導電層の状態と、前記絶縁層の状態との組合せを変えることにより、少なくとも３つの識別可能な抵抗状態が生成されるフィラメントを有した記憶素子と、前記記憶素子に対してブロー電流を印加して前記少なくとも３つの識別可能な抵抗状態を生成する書き込み部と、を備える半導体装置又はこの半導体装置を備えた電子機器である。
また、本開示の第２の態様は、複数のワード線と、前記複数のワード線と直交する方向に配置された複数のビット線と、前記複数のワード線と前記複数のビット線との各交点に１つずつ配置されたメモリセルと、を備え、各前記メモリセルは、第１導電層と、第２導電層と、絶縁層とを有し、前記第１導電層と前記第２導電層とは少なくとも前記絶縁層を介して積層されており、前記第１導電層の状態と、前記第２導電層の状態と、前記絶縁層の状態との組合せを変えることにより、少なくとも３つの識別可能な抵抗状態が生成されるフィラメントを有した記憶素子と、ゲート端子が前記ワード線に接続され、ドレイン端子が前記ビット線に接続されたブロー用のトランジスタと、を有し、前記フィラメントに対して前記トランジスタを介してブロー電流を印加して、前記少なくとも３つの識別可能な抵抗状態を生成する書き込み部を備える半導体装置又はこの半導体装置を備えた電子機器である。
本開示の第１実施形態に係る半導体装置１の構成例を示すブロック図である。 第１実施形態に係る記憶素子と書き込み回路の構成例を示す回路図である。 第１実施形態に係るメモリセルの構成例を示す断面図である。 第１状態（ブロー前の初期状態）の記憶素子１０に対して第１のブロー条件で第１ブロー電流Ｉｂｌｏｗ１を第１ブロー時間Ｔｂｌｏｗ１の間だけ流した後の、フィラメント１６の抵抗値Ｒの変化の一例を示す図である。 第２状態の記憶素子１０に対して第２のブロー条件で第２ブロー電流Ｉｂｌｏｗ２を第２ブロー時間Ｔｂｌｏｗ２の間だけ流した後の、フィラメント１６の抵抗値Ｒの変化の一例を示す図である。 フィラメント１６の抵抗状態と多値情報との対応関係の一例を示す図である。 第１実施形態に係る読出し回路の構成例を示す回路図である。 第１実施形態に係る参照信号生成回路４０の構成例を示す回路図である。 ブロートランジスタ２１に印加するブロー電圧Ｖｂｌｏｗの信号波形例を示す波形図である。 第１実施形態の変形例１に係る半導体装置の書き込み回路及び制御回路を含む一部分の構成例を示す回路図である。 第２実施形態に係るメモリセルアレイのアレイ構造の一例を示す図である。 第２実施形態に係るメモリセルアレイのレイアウト構成の一例を示す平面図である。 図１２のＡ−Ａ’線断面図である。 図１２のＢ−Ｂ’線断面図である。 第２実施形態に係る半導体装置の一部の回路構成例を示す図である。 書き込み対象のメモリセルに情報を書き込む前のメモリセルアレイの状態を示す図である。 書き込み対象のメモリセルに情報を書き込み時のメモリセルアレイの状態を示す図である。 本技術が適用され得る電子機器としての撮像装置の構成例を示すブロック図である。
以下において、図面を参照して本開示の実施形態を説明する。以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本開示の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。
〔第１実施形態〕
［第１実施形態の半導体装置の構成例］
まず、本開示の第１実施形態に係る電気ヒューズの機能を有する記憶素子を備えた半導体装置の構成を説明する前に、例えば半導体集積回路等のチップに搭載する電気ヒューズを備えたメモリセルの容量を増加させる際に起こり得る問題について、簡単に説明する。
例えば半導体集積回路等のチップに搭載するメモリセルの容量を増大させる単純な手法としては、メモリセルの搭載数（搭載容量）を増やす手法が考えられる。しかし、各メモリセルは、電気ヒューズのフィラメントを切る（破壊する）ためのトランジスタ（以下、「ブロートランジスタ」ともいう）を有する。そのため、この手法でチップに搭載するメモリセルの容量を増大させると、チップにおいてメモリセル（特にブロートランジスタ）が占める面積が増大し、チップサイズが増大する。
従って、チップサイズを増大させずにメモリセルの容量を増大させるためには、第１に、上記特許文献１に係る発明のように、電気ヒューズを構成する記憶素子として、例えば磁気トンネル接合素子などの従来よりも低電流でフィラメントを破壊できる素子を用いる手法が考えられる。また、第２に、より多値記憶できる構成とすることで各記憶素子の容量を増加させてメモリセルの搭載数を低減する手法が考えられる。
そこで、第１実施形態では、上述した問題を解消することのできる半導体装置の一構成例として、上記第１の手法及び第２の手法を適用した半導体装置を提案する。
図１は、本開示の第１実施形態に係る半導体装置１の構成例を示すブロック図である。また、図２は、第１実施形態に係る記憶素子と書き込み回路の構成例を示す図である。
図１に示すように、半導体装置１は、記憶素子１０と、書き込み回路２０と、読出し回路３０と、参照信号生成回路４０と、比較器５０と、制御回路６０とを備える。
［記憶素子１０の構成］
まず、記憶素子１０の構成について説明する。
記憶素子１０は、抵抗変化型の記憶素子から構成されている。第１実施形態では、記憶素子１０は、磁気トンネル接合素子（ＭＴＪ素子）から構成されていることとする。即ち、第１実施形態において、記憶素子１０は、垂直磁気異方性を有する磁性材料から構成されている。この記憶素子１０は、図２に示すように、磁化方向が可変の記憶層（フリー層、記録層、磁化反転層、磁化自由層、Magnetic Free Layer とも呼ばれる）１１を備える。加えて、磁化が固着された磁化固定層（ピン層、Magnetic Pinned Layer とも呼ばれる）１２と、記憶層１１と磁化固定層１２との間に形成されたトンネルバリア層（トンネル絶縁層とも呼ばれる）１３とを備える。更に、記憶層１１上に設けられた上部電極１４と、磁化固定層１２上に設けられた下部電極１５とを備える。ここで、上部電極１４が特許請求の範囲に記載の第１導電層及び第１電極に対応し、下部電極１５が特許請求の範囲に記載の第２導電層及び第２電極に対応する。
また、記憶層１１は、例えば、コバルト（Ｃｏ）、鉄（Ｆｅ）などを主成分とする磁性体金属膜から構成されている。第１実施形態では、記憶層１１は、例えば、Ｃｏ、Ｆｅ及びホウ素（Ｂ）の合金（以下、「ＣｏＦｅＢ合金」という）から構成されている。トンネルバリア層１３は、例えば、酸化マグネシウム（ＭｇＯ）、酸化アルミニウム（ＡｌＯ）などから構成されている。第１実施形態では、トンネルバリア層１３は、例えば、ＭｇＯから構成されている。磁化固定層１２は、記憶層１１と同様の磁性体金属膜から構成されている。即ち、第１実施形態では、磁化固定層１２は、例えば、ＣｏＦｅＢ合金から構成されている。
また、上部電極１４及び下部電極１５は、例えば、タンタル（Ｔａ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）などから構成されている。第１実施形態では、上部電極１４及び下部電極１５は、例えば、Ｗから構成されている。
なお、第１実施形態では、記憶素子１０を、３値以上の多値記録が可能な電気ヒューズとして用いる。具体的に、図２に示すように、記憶素子１０を構成するトンネルバリア層１３、上部電極１４及び下部電極１５をフィラメント１６とする。そして、書き込み回路２０によって、記憶素子１０に、そのフィラメント１６の抵抗状態を素子破壊によって不可逆的に変化させる大きさの電流を印加する。以下、この書き込み動作を「ブロー」ともいう。また、このときの電流を「ブロー電流Ｉｂｌｏｗ」という。これにより、フィラメント１６の抵抗状態を不可逆的に変化させて３値以上の多値記録を実現する。そのため、第１実施形態の記憶素子１０は、一般的なＭＴＪ素子の構成に限らず、同様の機能を実現可能な構成であれば、他の構成としてもよい。例えば、記憶層１１と磁化固定層１２とを、両方とも磁化の方向を固定した磁化固定層として構成してもよいし、両方とも磁化方向を可変とした記憶層として構成してもよい。なお、製造工程で工程数を増加させない構成とすることが望ましい。
［書き込み回路２０の構成］
次に、書き込み回路２０の構成を説明する。
書き込み回路２０は、図２に示すように、ブロートランジスタ２１と、昇圧回路２２と、第１書き込み用スイッチ素子２３と、第２書き込み用スイッチ素子２４とを備える。ここで、書き込み回路２０は、特許請求の範囲に記載の書き込み部に対応する。
ブロートランジスタ２１は、ゲート端子に印加されるブロー電圧Ｖｂｌｏｗに応じてオン状態となるトランジスタである。ブロートランジスタ２１は、記憶素子１０と接続されている。図２に示す例では、ブロートランジスタ２１は、ＮＭＯＳ型ＦＥＴで構成されている。このブロートランジスタ２１のソース端子は接地電位（ＧＮＤ）に接続され、ドレイン端子は記憶素子１０の下部電極１５に接続され、ゲート端子は昇圧回路２２の出力端子に接続されている。
昇圧回路２２は、制御回路６０から供給された、情報の書き込みを指示する書き込み制御信号Ｃｔｒｌに応じて、入力電圧Ｖｉｎを昇圧し、複数種類のブロー電圧Ｖｂｌｏｗを生成する。そして、生成したブロー電圧Ｖｂｌｏｗを、ブロートランジスタ２１に出力（印加）する出力可変型の昇圧回路である。具体的に、昇圧回路２２は、書き込み制御信号Ｃｔｒｌで指示された電圧値のブロー電圧Ｖｂｌｏｗを生成する。昇圧回路２２の書き込み制御信号Ｃｔｒｌの出力端子は、ブロートランジスタ２１のゲート端子に接続されており、昇圧回路２２で生成されたブロー電圧Ｖｂｌｏｗは、ブロートランジスタ２１のゲート端子に入力（印加）される。
また、書き込み制御信号Ｃｔｒｌには、ブロー電圧Ｖｂｌｏｗの出力停止を指示する指示内容のものがあり、この信号が供給された場合、昇圧回路２２は、ブロートランジスタ２１へのブロー電圧Ｖｂｌｏｗの出力を停止する。
第１書き込み用スイッチ素子２３は、記憶素子１０の上部電極１４と、電源電圧Ｖｆｕｓｅの電源（以下、「電源Ｖｆｕｓｅ」ともいう）の電源供給端子との接続状態と非接続状態とを切り替えるためのスイッチ素子である。なお、第１実施形態において、電源電圧Ｖｆｕｓｅ（以下、「書き込み電圧Ｖｆｕｓｅ」ともいう）は一定の電圧であり、電源Ｖｆｕｓｅは、後述する第２〜第３状態を生成するのに必要な大きさのブロー電流Ｉｂｌｏｗを供給可能な電源である。第１書き込み用スイッチ素子２３は、例えば、トランジスタから構成されている。図２に示す例では、第１書き込み用スイッチ素子２３は、ＰＭＯＳ型ＦＥＴから構成されている。この第１書き込み用スイッチ素子２３は、ゲート端子が、制御回路６０の制御信号ＳＷの供給端子に接続され、ソース端子が、電源Ｖｆｕｓｅの電源供給端子に接続され、ドレイン端子が、記憶素子１０の上部電極１４に接続されている。なお、第１書き込み用スイッチ素子２３は、そのゲート端子にＬｏｗレベルの制御信号ＳＷが入力された際にオン状態となる。
第２書き込み用スイッチ素子２４は、記憶素子１０の上部電極１４と、接地電位（ＧＮＤ）との接続状態と非接続状態とを切り替えるためのスイッチ素子である。第２書き込み用スイッチ素子２４は、例えば、トランジスタから構成されている。図２に示す例では、第２書き込み用スイッチ素子２４は、ＮＭＯＳ型ＦＥＴから構成されている。この第２書き込み用スイッチ素子２４は、ゲート端子が、制御回路６０の制御信号ＳＷの供給端子に接続され、ソース端子が、接地電位（ＧＮＤ）に接続され、ドレイン端子が、記憶素子１０の上部電極１４に接続されている。なお、第２書き込み用スイッチ素子２４は、そのゲート端子にＨｉｇｈレベルの制御信号ＳＷが入力された際にオン状態となる。
従って、第２書き込み用スイッチ素子２４は、第１書き込み用スイッチ素子２３がオン状態のときにオフ状態となり、第１書き込み用スイッチ素子２３がオフ状態のときにオン状態となって上部電極１４を接地電位に接続する。
［メモリセル２の構成］
図２において、記憶素子１０とブロートランジスタ２１との組をメモリセル２とし、以下、図３に基づき、このメモリセル２の具体的な構成例を説明する。ここで、図３は、第１実施形態に係るメモリセルの構成例を示す断面図である。
メモリセル２は、図３に示すように、半導体基板１００を備える。半導体基板１００は、シリコンで構成されている。図３に示す例では、半導体基板１００は、Ｐ型の半導体基板である。半導体基板１００には、Ｐ型のウェル領域１０１と、層間絶縁膜１０２と、ブロートランジスタ２１とが設けられている。具体的に、Ｐ型のウェル領域１０１に、ＮＭＯＳ型のブロートランジスタ２１が設けられている。
半導体基板１００上には、ゲート絶縁膜（図示略）を介してゲート電極２１Ｇが設けられている。ゲート電極２１Ｇを挟んだ一方の側にソース領域２１Ｓが設けられ、他方の側にドレイン領域２１Ｄが設けられている。そして、これらゲート絶縁膜と、ゲート電極２１Ｇと、ソース領域２１Ｓと、ドレイン領域２１Ｄとによりブロートランジスタ２１が構成されている。
ドレイン領域２１Ｄ上には、層間絶縁膜１０２を介して、記憶素子１０と、金属配線１７とが配置されている。具体的に、ドレイン領域２１Ｄ上に、下部電極１５を構成するコンタクトが形成され、このコンタクト上に記憶層１１を構成するＣｏＦｅＢ合金層が形成されている。加えて、このＣｏＦｅＢ合金層上にトンネルバリア層１３を構成するＭｇＯ層が形成され、このＭｇＯ層上に磁化固定層１２を構成するＣｏＦｅＢ合金層が形成されている。更に、このＣｏＦｅＢ合金層上に上部電極１４を構成するコンタクトが形成され、このコンタクト上に金属配線１７が形成されている。
なお、第１実施形態に係る記憶素子１０は、下部電極１５の上に磁化固定層１２を形成し、磁化固定層１２の上にトンネルバリア層１３を介して記憶層１１を形成するボトムピン構造となっている。この構造に限らず、下部電極１５の上に記憶層１１を形成し、記憶層１１の上にトンネルバリア層１３を介して磁化固定層１２を形成するトップピン構造であってもよい。
一方、ソース領域２１Ｓ上には、層間絶縁膜１０２を介して、コンタクト２１０及び２１１と、金属配線２１２とが配置されている。具体的に、ソース領域２１Ｓ上に、コンタクト２１０が形成され、コンタクト２１０上にコンタクト２１１が形成され、コンタクト２１１上に金属配線２１２が形成されている。また、ゲート電極２１Ｇ上には、層間絶縁膜１０２を介して、金属配線２１３が配置されている。
ここで、上記層間絶縁膜１０２は、シリコン酸化膜（ＳｉＯ２膜、ＳｉＯ２Ｈ膜、ＳｉＯＣＨ膜など））又はシリコン窒化膜（ＳｉＮ膜、ＳｉＮＨ膜など）である。一例を挙げると、層間絶縁膜１０２は、例えば、シリコン酸化膜で構成されている。また、上記金属配線１７、２１２及び２１３は、例えばＣｕ又は金（Ａｕ）で構成されている。一例を挙げると、金属配線１７、２１２及び２１３は、例えばＣｕから構成されている。また、上記コンタクト２１０及び２１１は、例えば、Ｔａ、Ａｌ、Ｃｕ、Ｗなどから構成されている。一例を挙げると、コンタクト２１０及び２１１は、例えば、Ｗから構成されている。
［多値記録の原理］
次に、半導体装置１の多値記録の原理を説明する。
第１実施形態の半導体装置１では、フィラメント１６に対して、少なくとも３つの識別可能な抵抗状態を生成し、各抵抗状態をそれぞれ異なる情報に対応付けて多値記録を行う。
本実施形態では、記憶素子１０に電流を流して情報を書き込む際のブロー条件を適宜変更することにより、記憶素子１０に情報を多値記録する。
ブロートランジスタ２１は、そのゲート電極２１Ｇにブロー電圧Ｖｂｌｏｗが印加されたときにオン状態となる。そのため、フィラメント１６をブローする（ブロー電流Ｉｂｌｏｗを流す）ときには、ブロートランジスタ２１のゲート電極２１Ｇにブロー電圧Ｖｂｌｏｗを印加する。なお、ブロー電流Ｉｂｌｏｗの大きさは、ブロートランジスタ２１のゲート電極２１Ｇ及びソース領域２１Ｓ間の電位差、すなわち、この例では、ゲート電極２１Ｇに印加されるブロー電圧Ｖｂｌｏｗにより変化する。具体的には、ブロー電圧Ｖｂｌｏｗを高くすると、ブロー電流Ｉｂｌｏｗは大きくなる。
従って、第１実施形態では、電源Ｖｆｕｓｅとの接続状態と、ブロートランジスタ２１のゲート電極２１Ｇに印加するブロー電圧Ｖｂｌｏｗの電圧値と、ブロー電圧Ｖｂｌｏｗの印加時間（以下、ブロー時間Ｔｂｌｏｗという）との組み合わせを含む条件を、ブロー条件として設定する。
第１実施形態において、第１ブロー条件は、電源Ｖｆｕｓｅを上部電極１４に接続し、且つ第１ブロー電圧Ｖｂｌｏｗ１をブロートランジスタ２１のゲート電極２１Ｇに第１ブロー時間Ｔｂｌｏｗ１の間だけ印加することである。これにより、記憶素子１０には、第１ブロー電圧Ｖｂｌｏｗ１の高さに応じた大きさの第１ブロー電流Ｉｂｌｏｗ１が第１ブロー時間Ｔｂｌｏｗ１の間だけ流れる。ここで、第１ブロー電圧Ｖｂｌｏｗ１は、フィラメント１６のトンネルバリア層１３のみを破壊するのに必要な大きさの第１ブロー電流Ｉｂｌｏｗ１を流す電圧に設定される。また、第１ブロー時間Ｔｂｌｏｗ１は、第１ブロー電流Ｉｂｌｏｗ１によって、トンネルバリア層１３のみを破壊するのに必要な長さの時間に設定される。
一方、第２ブロー条件は、電源Ｖｆｕｓｅを上部電極１４に接続し、且つ第２ブロー電圧Ｖｂｌｏｗ２をブロートランジスタ２１のゲート電極２１Ｇに第２ブロー時間Ｔｂｌｏｗ２の間だけ印加することである。なお、第１実施形態において、第２ブロー電圧Ｖｂｌｏｗ２は、第１ブロー電圧Ｖｂｌｏｗ１よりも大きい電圧に設定され、第２ブロー時間Ｔｂｌｏｗ２は、第１ブロー時間Ｔｂｌｏｗ１よりも長い時間に設定される。これにより、記憶素子１０には、第１ブロー電流Ｉｂｌｏｗ１よりも大きい第２ブロー電流Ｉｂｌｏｗ２が、第１ブロー時間Ｔｂｌｏｗ１よりも長い第２ブロー時間Ｔｂｌｏｗ２の間だけ印加される。
ここで、第２ブロー電圧Ｖｂｌｏｗ２は、フィラメント１６の上部電極１４及び下部電極１５を破壊するのに必要な大きさの第２ブロー電流Ｉｂｌｏｗ２を流す電圧に設定される。また、第２ブロー時間Ｔｂｌｏｗ２は、第２ブロー電流Ｉｂｌｏｗ２によって、上部電極１４及び下部電極１５を破壊するのに必要な長さの時間に設定される。より具体的には、第２ブロー電圧Ｖｂｌｏｗ２を、第１ブロー条件の第１ブロー電圧Ｖｂｌｏｗ１よりも、例えば、１［Ｖ］以上高い電圧に設定し、第２ブロー時間Ｔｂｌｏｗ２（パルス幅）を、第１ブロー時間Ｔｂｌｏｗ１よりも、例えば、１０倍以上に長い時間に設定する。但し、この条件は素子のサイズや材料構成によって変化するため、この条件に限らず、素子のサイズや材料構成に応じて適切な条件を設定することが望ましい。
また、第３ブロー条件は、ブロートランジスタ２１のゲート電極２１Ｇにブロー電圧Ｖｂｌｏｗを印加せず且つ上部電極１４に電源Ｖｆｕｓｅを非接続にすることである。
また、第１ブロー条件及び第２ブロー条件には、共通してブロー電流Ｉｂｌｏｗを流す方向も定められている。具体的に、記憶素子１０の上部電極１４から下部電極１５への一方向に定められている。
以下、フィラメント１６の初期（ブロー前）の抵抗状態である第１状態の抵抗値Ｒを抵抗値Ｒ０とする。また、第１のブロー条件でトンネルバリア層１３のみを破壊した後の抵抗状態である第２状態の抵抗値Ｒを抵抗値Ｒ１とする。また、第２のブロー条件で上部電極１４及び下部電極１５を破壊した後の抵抗状態である第３状態の抵抗値Ｒを抵抗値Ｒ２とする。
ここで、図４は、第１状態（ブロー前の初期状態）の記憶素子１０に対して第１のブロー条件で第１ブロー電流Ｉｂｌｏｗ１を第１ブロー時間Ｔｂｌｏｗ１の間だけ流した後の、フィラメント１６の抵抗値Ｒの変化の一例を示す図である。また、図５は、第２状態の記憶素子１０に対して第２のブロー条件で第２ブロー電流Ｉｂｌｏｗ２を第２ブロー時間Ｔｂｌｏｗ２の間だけ流した後の、フィラメント１６の抵抗値Ｒの変化の一例を示す図である。また、図６は、フィラメント１６の抵抗状態と多値情報との対応関係を示す図である。
図４〜図６において、横軸はフィラメント１６の抵抗値Ｒ（対数）であり、縦軸は抵抗値Ｒのバラツキ量σである。
図４に示すように、例えば、フィラメント１６の初期状態である第１状態において、フィラメント１６の抵抗値Ｒ０にはバラツキがあることが解る。そして、第１状態において、第１ブロー電流Ｉｂｌｏｗ１によってフィラメント１６を構成するトンネルバリア層１３が破壊されると、図４に示すように、抵抗状態が第１状態から第２状態へと変化する。トンネルバリア層１３は絶縁層であるため、トンネルバリア層１３が破壊された後は、抵抗値Ｒが抵抗値Ｒ０から抵抗値Ｒ１（Ｒ１＜Ｒ０）へと変化する。即ち、第１状態よりも抵抗値が低下した状態（低抵抗状態）となる。
引き続き、第２状態において、第２ブロー電流Ｉｂｌｏｗ２によってフィラメント１６を構成する上部電極１４及び下部電極１５が破壊されると、図５に示すように、抵抗状態が第２状態から第３状態へと変化する。この場合、電極が破壊されるため、抵抗値Ｒが抵抗値Ｒ１から抵抗値Ｒ２（Ｒ２≫Ｒ１）へと大きく変化する。即ち、第２状態よりも抵抗値が大幅に上昇した状態（高抵抗状態）となる。また、第３状態は、第１状態よりも抵抗値の大きい状態である。
第１状態と第２状態との抵抗値の差は、第１及び第２状態と第３状態とのそれぞれの抵抗値の差と比較して小さいが、第１状態と第２状態とを識別可能な程度に大きい値を有している。第１実施形態では、このフィラメント１６の抵抗値Ｒの変化特性の性質を利用して、記憶素子１０に情報の多値記録を行う。
即ち、第１実施形態では、図６に示すように、フィラメント１６の抵抗値Ｒに対して、２つの閾値（以下、「第１閾値Ｒｔｈ１」及び「第２閾値Ｒｔｈ２」という）を設定する。第１閾値Ｒｔｈ１は、図６に示すように、フィラメント１６の第１状態（ブロー前の状態）の抵抗値（Ｒ０付近）と、第２状態の抵抗値（Ｒ１付近）との間の値に設定されている。また、第２閾値Ｒｔｈ２は、第１状態の抵抗値（Ｒ０付近）と、第３状態の抵抗値（Ｒ２付近）との間の値に設定されている。なお、第１閾値Ｒｔｈ１及び第２閾値Ｒｔｈ２は、第１状態の抵抗値Ｒ０のバラツキを吸収できる値に設定することが望ましい。
第１実施形態では、例えば図６に示すように、フィラメント１６の抵抗値Ｒが第１閾値Ｒｔｈ１と第２閾値Ｒｔｈ２との間の値であるときには、そのフィラメント１６の抵抗状態を情報「０」に対応付ける。また、フィラメント１６の抵抗値Ｒが第１閾値Ｒｔｈ１よりも小さい値であるときには、そのフィラメント１６の抵抗状態を情報「１」に対応付ける。更に、フィラメント１６の抵抗値Ｒが第２閾値Ｒｔｈ２を越えている場合には、そのフィラメント１６の抵抗状態を情報「２」に対応付ける。
従って、フィラメント１６が第１状態（抵抗値Ｒ０付近）に設定されているときには、記憶素子１０に記録されている情報は「０」となる。また、フィラメント１６が第２状態（抵抗値Ｒ１付近）に設定されているときには、記憶素子１０に記録されている情報は「１」となる。そして、フィラメント１６が第３状態（抵抗値Ｒ２付近）に設定されているときには、記憶素子１０に記録されている情報は「２」となる。
このように、第１実施形態では、第１〜第３状態に対して、第１状態を情報「０」に対応付け、第２状態を情報「１」に対応付け、第３状態を情報「２」に対応付けることで３値記録を実現している。
［読出し回路３０の構成］
次に、読み出し回路３０の構成について説明する。ここで、読み出し回路３０は、特許請求の範囲に記載の読出し部に対応する。また、図７は、読出し回路の構成例を示す回路図である。
読出し回路３０は、記憶素子１０に多値記録された情報を読み出す（判別する）回路であり、図７に示すように、第１読出し用スイッチ素子３１と、第２読出し用スイッチ素子３２とを備える。
第１読出し用スイッチ素子３１及び第２読出し用スイッチ素子３２は、例えば、トランジスタから構成されている。図７に示す例では、第１読出し用スイッチ素子３１はＰＭＯＳ型ＦＥＴから構成され、第２読出し用スイッチ素子３２はＮＭＯＳ型ＦＥＴから構成されている。
この構成において、第１読出し用スイッチ素子３１は、ゲート端子が、制御回路６０の制御信号Ｓｒ１の出力端子に接続され、ソース端子が、電源電圧ＶＤＤの供給端子に接続されている。加えて、第１読出し用スイッチ素子３１は、ドレイン端子が、第２読出し用スイッチ素子３２のドレイン端子、及び、比較器５０の一方の入力端子に接続されている。なお、第１読出し用スイッチ素子３１は、そのゲート端子にＬｏｗレベルの制御信号Ｓｒ１が入力された際にオン状態となる。
第２読出し用スイッチ素子３２は、ゲート端子が、制御回路６０の制御信号Ｓｒ２の出力端子に接続され、ソース端子が、書き込み回路２０内の第１書き込み用スイッチ素子２３及び第２書き込み用スイッチ素子２４のドレイン端子、及び、記憶素子１０の上部電極１４に接続されている。加えて、第２読出し用スイッチ素子３２は、ドレイン端子が、第１読出し用スイッチ素子３１のドレイン端子、及び、比較器５０の一方の入力端子に接続されている。なお、第２読出し用スイッチ素子３２は、そのゲート端子にＨｉｇｈレベルの制御信号Ｓｒ２が入力された際にオン状態となる。
[参照信号生成回路４０の構成]
次に、参照信号生成回路４０の構成について説明する。ここで、参照信号生成回路４０は、記憶素子１０に多値記録された情報を読み出す際にその基準（閾値）となる参照信号（基準電圧信号）を生成する回路である。また、図８は、参照信号生成回路の構成例を示す回路図である。また、参照信号生成回路４０は、特許請求の範囲に記載の閾値信号生成部に対応する。
参照信号生成回路４０は、図８に示すように、参照信号生成用のスイッチ素子として、第１スイッチ素子４１、第２スイッチ素子４２、第３スイッチ素子４３及び第４スイッチ素子４４を備える。加えて、第１参照抵抗４５と、第２参照抵抗４６とを備える。
第１〜第４スイッチ素子４１〜４４は、例えば、トランジスタから構成されている。図８に示す例では、第１スイッチ素子４１は、ＰＭＯＳ型ＦＥＴから構成され、第２〜第４スイッチ素子４２〜４４は、ＮＭＯＳ型ＦＥＴから構成されている。
この構成において、第１スイッチ素子４１は、ゲート端子が、制御回路６０の制御信号Ｓｒ３の出力端子に接続され、ソース端子が、電源電圧ＶＤＤの供給端子に接続されている。加えて、第１スイッチ素子４１は、ドレイン端子が、第２スイッチ素子４２のドレイン端子、及び、比較器５０の他方の入力端子に接続されている。なお、第１スイッチ素子４１は、そのゲート端子にＬｏｗレベルの制御信号Ｓｒ３が入力された際にオン状態となる。
第２スイッチ素子４２は、ゲート端子が、制御回路６０の制御信号Ｓｒ４の出力端子に接続され、ソース端子が、第１参照抵抗４５、及び、第２参照抵抗４６の一方の端子に接続されている。加えて、第２スイッチ素子４２は、ドレイン端子が、第１スイッチ素子４１のドレイン端子、及び、比較器５０の他方の入力端子に接続されている。なお、第２スイッチ素子４２は、そのゲート端子にＨｉｇｈレベルの制御信号Ｓｒ４が入力された際にオン状態となる。
第３スイッチ素子４３は、ゲート端子が、制御回路６０の制御信号Ｓｒ５の出力端子に接続され、ソース端子が、接地電位（ＧＮＤ）に接続され、ドレイン端子が、第１参照抵抗４５の他方の端子に接続されている。なお、第３スイッチ素子４３は、そのゲート端子にＨｉｇｈレベルの制御信号Ｓｒ５が入力された際にオン状態となる。
第４スイッチ素子４４は、ゲート端子が、制御回路６０の制御信号Ｓｒ６の出力端子に接続され、ソース端子が、接地電位（ＧＮＤ）に接続され、ドレイン端子が、第２参照抵抗４６の他方の端子に接続されている。なお、第４スイッチ素子４４は、そのゲート端子にＨｉｇｈレベルの制御信号Ｓｒ６が入力された際にオン状態となる。
第１参照抵抗４５は、抵抗値が上記図６で説明した第１閾値Ｒｔｈ１（記憶素子１０に記録されている情報が「０」及び「１」のいずれであるかを識別するための閾値）の抵抗素子で構成されている。一方、第２参照抵抗４６は、抵抗値が上記図６で説明した第２閾値Ｒｔｈ２（記憶素子１０に記録されている情報が「０」及び「２」のいずれであるかを識別するための閾値）の抵抗素子で構成されている。
[比較器５０の構成]
比較器５０は、第１実施形態において、例えばセンスアンプから構成されている。ここで、比較器５０は、特許請求の範囲に記載の判別部に対応する。
比較器５０の一方の入力端子は、図７に示す、読み出し回路３０内の第１読出し用スイッチ素子３１のドレイン端子と第２読出し用スイッチ素子３２のドレイン端子との接続点Ｐ１（以下、第１接続点Ｐ１という）に接続されている。また、比較器５０の他方の入力端子は、参照信号生成回路４０内の第１スイッチ素子４１のドレイン端子と第２スイッチ素子４２のドレイン端子との接続点Ｐ２（以下、第２接続点Ｐ２という）に接続されている。
比較器５０は、一方の入力端子に入力される第１接続点Ｐ１の電圧信号Ｖｍ（フィラメント１６の抵抗値Ｒに関する信号）と、他方の入力端子に入力される第２接続点Ｐ２の参照電圧信号Ｖｒｅｆ（閾値信号）とを比較し、その比較結果を出力する。
[制御回路６０の構成]
制御回路６０は、第１実施形態において、上記説明した書き込み回路２０、読み出し回路３０及び参照信号生成回路４０の動作を制御する回路である。
制御回路６０は、昇圧回路２２の出力電圧（ブロー電圧Ｖｂｌｏｗ）を切り替えるための書き込み制御信号Ｃｔｒｌを生成し、生成した書き込み制御信号Ｃｔｒｌを昇圧回路２２に出力する。加えて、上部電極１４と電源Ｖｆｕｓｅとの接続状態及び上部電極１４と接地電位との接続状態を切り替えるための制御信号ＳＷを生成し、生成した制御信号ＳＷを第１及び第２書き込み用スイッチ素子２３及び２４に出力する。更に、制御回路６０は、タイマ・カウンタを有しており、タイマ・カウンタによって、ブロートランジスタ２１へのブロー電圧Ｖｂｌｏｗの印加時間を計測し、計測した印加時間に基づき、昇圧回路２２に出力する書き込み制御信号Ｃｔｒｌの内容と、第１及び第２書き込み用スイッチ素子２３及び２４に出力する制御信号ＳＷの内容とを制御する。
即ち、制御回路６０は、記憶素子１０に情報を書き込む際は、予め設定されたブロー電圧Ｖｂｌｏｗの電圧値を指示する書き込み制御信号Ｃｔｒｌを、昇圧回路２２に出力する。加えて、第１書き込み用スイッチ素子２３をオン状態にする制御信号ＳＷを、第１及び第２書き込み用スイッチ素子２３及び２４に出力する。
これにより、ブロートランジスタ２１及び第１書き込み用スイッチ素子２３が、双方ともブロー条件で設定されたブロー時間Ｔｂｌｏｗだけオン状態となる。その結果、設定されたブロー時間Ｔｂｌｏｗの間だけブロー電圧Ｖｂｌｏｗの高さに応じた大きさのブロー電流Ｉｂｌｏｗが記憶素子１０に流れて情報の書き込みが行われる。
また、制御回路６０は、予め設定されたブロー時間Ｔｂｌｏｗが経過したときに、ブロートランジスタ２１へのブロー電圧Ｖｂｌｏｗの出力を停止する書き込み制御信号Ｃｔｒｌを、昇圧回路２２に出力する。加えて、第２書き込み用スイッチ素子２４をオン状態にする制御信号ＳＷを、第１及び第２書き込み用スイッチ素子２３及び２４に出力する。これにより、昇圧回路２２からのブロートランジスタ２１へのブロー電圧Ｖｂｌｏｗの出力が停止する（代わりにＬｏｗレベルの信号Ｖｇをゲート電極２１Ｇに印加する）と共に、上部電極１４が接地電位に接続される。
また、制御回路６０は、記憶素子１０からの情報の読出しを行う際は、読み出し回路３０内の第１読出し用スイッチ素子３１及び第２読出し用スイッチ素子３２に、予め設定された信号レベルの制御信号Ｓｒ１及びＳｒ２を出力する。これにより、記憶素子１０に読み出し電流Ｉｒｅａｄを流す。なお、制御回路６０は、記憶素子１０から情報を読み出す際（フィラメント１６の抵抗状態を判別する際）、書き込み回路２０内のブロートランジスタ２１がオン状態、第１書き込み用スイッチ素子２３がオフ状態となるように書き込み回路２０の動作を制御する。
一方、制御回路６０は、記憶素子１０からの情報の読出しを行う際は、参照信号生成回路４０内の第１〜第４スイッチ素子４１〜４４に、予め設定された信号レベルの制御信号Ｓｒ３〜Ｓｒ６を出力する。第１実施形態の制御回路６０は、比較器５０にて、フィラメント１６の抵抗Ｒと、第１参照抵抗４５及び第２参照抵抗４６とをそれぞれ順番に比較させるために、２回の読み出し動作を行う。１回目は、第１参照抵抗４５に電流が流れるように制御信号Ｓｒ３〜Ｓｒ６の信号レベルの組み合わせを制御し、２回目は、第２参照抵抗４６に電流が流れるように制御信号Ｓｒ３〜Ｓｒ６の信号レベルの組み合わせを制御する。これにより、比較器５０では、１回目にフィラメント１６の抵抗Ｒと第１参照抵抗４５との大小を比較し、２回目に抵抗Ｒと第２参照抵抗４６との大小を比較し、これらの比較結果に基づき情報を読み出す（読み出した情報の値を判断する）。
なお、第１実施形態では、半導体装置１の各回路内の各種スイッチ素子をＭＯＳトランジスタで構成する例を説明したが、本開示はこれに限定されず、同様のスイッチ動作が可能なスイッチ素子であれば、任意のスイッチ素子を用いることができる。また、本実施形態のように各回路内の各種スイッチ素子をＭＯＳトランジスタで構成した場合には、各ＭＯＳトランジスタの導電型（Ｎ型またはＰ型）及びそれらの組み合わせは適宜変更できる。
［記憶素子１０への情報の書き込み動作］
次に、第１実施形態の書き込み回路２０による記憶素子１０への情報の書き込み動作について説明する。
まず、図９に、ブロートランジスタ２１に印加するブロー電圧Ｖｂｌｏｗの信号波形例を示す。第１実施形態では、図９に示すようなパルス状のブロー電圧Ｖｂｌｏｗをブロートランジスタ２１のゲート電極２１Ｇに印加する。この場合、ブロー時間Ｔｂｌｏｗの間、ブロートランジスタ２１がオン状態となり、フィラメント１６には、ブロー電圧Ｖｂｌｏｗの高さに応じた大きさのブロー電流Ｉｂｒｏｗがブロー時間Ｔｂｌｏｗの間だけ供給される。
即ち、図１に示す書き込み回路２０を用いて、第１状態の記憶素子１０に情報「１」を記録する場合には、フィラメント１６に第２状態が発生するように、第１ブロー条件を設定する。制御回路６０は、設定された第１ブロー条件に基づき、昇圧回路２２に、ブロートランジスタ２１のゲート電極２１Ｇに第１ブロー電圧Ｖｂｌｏｗ１を印加させる指示内容の書き込み制御信号Ｃｔｒｌを供給する。これと並行して、制御回路６０は、上部電極１４に電源Ｖｆｕｓｅを接続させるＬｏｗレベルの制御信号ＳＷを、第１及び第２書き込み用スイッチ素子２３及び２４のゲート端子に供給する。また、制御回路６０は、タイマ・カウンタによって、第１ブロー時間Ｔｂｌｏｗ１の計測を開始する。これにより、昇圧回路２２にて第１ブロー電圧Ｖｂｌｏｗ１が生成され、生成された第１ブロー電圧Ｖｂｌｏｗ１が、ブロートランジスタ２１のゲート電極２１Ｇに印加されると共に、上部電極１４が電源Ｖｆｕｓｅに接続される。
制御回路６０は、第１ブロー時間Ｔｂｌｏｗ１が経過すると、昇圧回路２２に、ブロートランジスタ２１への第１ブロー電圧Ｖｂｌｏｗ１の出力を停止させる指示内容の書き込み制御信号Ｃｔｒｌを供給する。これと並行して、制御回路６０は、上部電極１４を接地電位に接続させるＨｉｇｈレベルの制御信号ＳＷを、第１及び第２書き込み用スイッチ素子２３及び２４のゲート端子に供給する。これにより、昇圧回路２２からＬｏｗレベルの信号Ｖｇが、ブロートランジスタ２１のゲート電極２１Ｇに印加されると共に、上部電極１４が接地電位に接続される。即ち、記憶素子１０には、第１ブロー時間Ｔｂｌｏｗ１の間だけ第１ブロー電流Ｉｂｌｏｗ１が流れる。その結果、フィラメント１６のトンネルバリア層１３がブロー（破壊）され、フィラメント１６は、その抵抗値Ｒが抵抗値Ｒ１となる第２状態へと移行する。
また、書き込み回路２０を用いて、第１状態又は第２状態の記憶素子１０に情報「２」を記録する場合には、フィラメント１６に第３状態が発生するように、第２ブロー条件を設定する。制御回路６０は、設定された第２ブロー条件に基づき、昇圧回路２２に、ブロートランジスタ２１のゲートに第２ブロー電圧Ｖｂｌｏｗ２を印加させる指示内容の書き込み制御信号Ｃｔｒｌを供給する。これと並行して、制御回路６０は、上部電極１４に電源Ｖｆｕｓｅを接続させるＬｏｗレベルの制御信号ＳＷを、第１及び第２書き込み用スイッチ素子２３及び２４のゲート端子に供給する。また、制御回路６０は、タイマ・カウンタによって、第２ブロー時間Ｔｂｌｏｗ２の計測を開始する。これにより、昇圧回路２２にて第２ブロー電圧Ｖｂｌｏｗ２が生成され、生成された第２ブロー電圧Ｖｂｌｏｗ２が、ブロートランジスタ２１のゲート電極２１Ｇに印加されると共に、上部電極１４が電源Ｖｆｕｓｅに接続される。
制御回路６０は、第２ブロー時間Ｔｂｌｏｗ２が経過すると、昇圧回路２２に、ブロートランジスタ２１への第２ブロー電圧Ｖｂｌｏｗ２の出力を停止させる指示内容の書き込み制御信号Ｃｔｒｌを供給する。これと並行して、制御回路６０は、上部電極１４を接地電位に接続させるＨｉｇｈレベルの制御信号ＳＷを、第１及び第２書き込み用スイッチ素子２３及び２４のゲート端子に供給する。これにより、昇圧回路２２からＬｏｗレベルの信号Ｖｇが、ブロートランジスタ２１のゲート電極２１Ｇに印加されると共に、上部電極１４が接地電位に接続される。即ち、記憶素子１０には、第２ブロー時間Ｔｂｌｏｗ２の間だけ第２ブロー電流Ｉｂｌｏｗ２が流れる。その結果、フィラメント１６の上部電極１４及び下部電極１５がブロー（破壊）され、フィラメント１６は、その抵抗値Ｒが抵抗値Ｒ２となる第３状態へと移行する。
また、記憶素子１０に情報「０」を記録する場合には、フィラメント１６をブロー（破壊）せず初期状態（第１状態）のままとする。即ち、制御回路６０は、ブロー電圧Ｖｂｌｏｗの出力を停止する指示内容の書き込み制御信号Ｃｔｒｌを昇圧回路２２に出力し、上部電極１４を接地電位に接続するＨｉｇｈレベルの制御信号ＳＷを第１及び第２書き込み用スイッチ素子２３及び２４のゲート端子に供給する。これにより、第１実施形態の昇圧回路２２は、ブロー電圧Ｖｂｌｏｗをブロートランジスタ２１のゲート電極２１Ｇに印加せずに、代わりに、ゲート電極２１ＧにＬｏｗレベルの信号Ｖｇを印加する。加えて、第１書き込み用スイッチ素子２３がオフ状態となり且つ第２書き込み用スイッチ素子２４がオン状態となり、記憶素子１０の上部電極１４が接地電位に接続される。その結果、フィラメント１６は、その抵抗値Ｒが抵抗値Ｒ０となる第１状態に維持される。
[記憶素子１０からの情報の読出し動作]
次に、第１実施形態の読出し回路３０、参照信号生成回路４０及び比較器５０による記憶素子１０からの情報の読み出し動作について説明する。
制御回路６０は、まず、昇圧回路２２に、書き込み回路２０内のブロートランジスタ２１をオン状態とするＨｉｇｈレベルの信号を出力させる指示内容の制御信号を出力する。加えて、第１書き込み用スイッチ素子２３及び第２書き込み用スイッチ素子２４のゲート端子にＨｉｇｈレベルの制御信号ＳＷを入力する。これにより、ブロートランジスタ２１のゲート電極２１ＧにＨｉｇｈレベルの制御信号が印加されてブロートランジスタ２１がオン状態となり、記憶素子１０の上部電極１４が接地電位に接続された状態となる。
引き続き、制御回路６０は、読み出し回路３０内の第１読出し用スイッチ素子３１のゲート端子にＬｏｗレベルの制御信号Ｓｒ１を入力し、且つ、第２読出し用スイッチ素子３２のゲート端子にＨｉｇｈレベルの制御信号Ｓｒ２を入力する。これにより、書き込み回路２０内のブロートランジスタ２１だけでなく、読み出し回路３０内の第１読出し用スイッチ素子３１及び第２読出し用スイッチ素子３２がともにオン状態となる。その結果、記憶素子１０に読み出し電流Ｉｒｅａｄが流れる。
一方、制御回路６０は、まず、１回目の読み出し動作として、第１スイッチ素子４１のゲート端子にＬｏｗレベルの制御信号Ｓｒ３を出力し、第２スイッチ素子４２のゲート端子にＨｉｇｈレベルの制御信号Ｓｒ４を出力する。加えて、第３スイッチ素子４３のゲート端子にＨｉｇｈレベルの制御信号Ｓｒ５を出力し、第４スイッチ素子４４のゲート端子にＬｏｗレベルの制御信号Ｓｒ６を出力する。これにより、参照信号生成回路４０内の第１〜第３スイッチ素子４１〜４３がオン状態となり、第４スイッチ素子４４がオフ状態となる。この結果、参照信号生成回路４０内の第１参照抵抗４５に電流が流れる。
また、比較器５０は、第１参照抵抗４５に電流が流れた状態で、読み出し回路３０内の第１接続点Ｐ１の電圧信号Ｖｍと、参照信号生成回路４０内の第２接続点Ｐ２の参照電圧信号Ｖｒｅｆとを比較する（以下、「第１比較動作」という）。
なお、第１比較動作において、記憶素子１０に読み出し電流Ｉｒｅａｄが流れた状態では、第１接続点Ｐ１の電位（Ｖｍ）は、フィラメント１６の抵抗値Ｒに対応する電位となる。また、第１比較動作において、第１参照抵抗４５に電流が流れた状態では、第２接続点Ｐ２の電位（Ｖｒｅｆ）は、第１参照抵抗４５の抵抗値（Ｒｔｈ１）に対応する電位となる。従って、比較器５０における電圧信号Ｖｍと参照電圧信号Ｖｒｅｆとの第１比較動作は、実質、記憶素子１０の抵抗値Ｒと、第１参照抵抗４５の抵抗値、即ち、第１閾値Ｒｔｈ１とを比較する動作と同等になる。
比較器５０は、第１接続点Ｐ１の電圧信号Ｖｍが第２接続点Ｐ２の参照電圧信号Ｖｒｅｆより小さい（Ｖｍ＜Ｖｒｅｆ）か否かを判定する。そして、電圧信号Ｖｍが参照電圧信号Ｖｒｅｆより小さい場合（Ｒ＜Ｒｔｈ１）は、比較器５０は、情報「１」に対応する信号（比較結果）を出力する。これにより、半導体装置１は、情報の読み出し動作を終了する。一方、比較器５０にて、電圧信号Ｖｍが参照電圧信号Ｖｒｅｆより大きいと判定された場合（Ｒ＞Ｒｔｈ１）、半導体装置１は、２回目の読み出し動作を実行する。
２回目の読出し動作において、制御回路６０は、参照信号生成回路４０内の第１スイッチ素子４１及び第２スイッチ素子４２をオン状態に維持する制御を行う。加えて、参照信号生成回路４０内の第３スイッチ素子４３のゲート端子にＬｏｗレベルの制御信号Ｓｒ５を入力し、且つ、第４スイッチ素子４４のゲート端子にＨｉｇｈレベルの制御信号Ｓｒ６を入力する。これにより、参照信号生成回路４０内の第１スイッチ素子４１、第２スイッチ素子４２、及び、第４スイッチ素子４４がオン状態となり、第３スイッチ素子４３がオフ状態となる。この結果、参照信号生成回路４０内の第２参照抵抗４６に電流が流れる。
一方、比較器５０は、第２参照抵抗４６に電流が流れた状態で、読み出し回路３０内の第１接続点Ｐ１の電圧信号Ｖｍと、参照信号生成回路４０内の第２接続点Ｐ２の参照電圧信号Ｖｒｅｆとを比較する（以下、「第２比較動作」という）。
なお、第２比較動作において、第２参照抵抗４６に電流が流れた状態では、第２接続点Ｐ２の電位（Ｖｒｅｆ）は、第２参照抵抗４６の抵抗値（Ｒｔｈ２）に対応する電位となる。従って、比較器５０における電圧信号Ｖｍと参照電圧信号Ｖｒｅｆとの第２比較動作は、実質、記憶素子１０の抵抗値Ｒと、第２参照抵抗４６の抵抗値、即ち、第２閾値Ｒｔｈ２とを比較する動作と同等になる。
比較器５０は、第１接続点Ｐ１の電圧信号Ｖｍが第２接続点Ｐ２の参照電圧信号Ｖｒｅｆより小さい（Ｖｍ＜Ｖｒｅｆ）か否かを判定する。そして、電圧信号Ｖｍが参照電圧信号Ｖｒｅｆより小さい場合（Ｒ＜Ｒｔｈ２）は、情報「０」に対応する信号（比較結果）を出力する。これにより、半導体装置１は、情報の読み出し動作を終了する。
一方、電圧信号Ｖｍが参照電圧信号Ｖｒｅｆより大きい場合（Ｒ＞Ｒｔｈ２）は、比較器５０は、情報「２」に対応する信号（比較結果）を出力する。これにより、半導体装置１は、情報の読み出し動作を終了する。
第１実施形態では、このようにして、記憶素子１０に記録された多値情報を読み出す。なお、第１実施形態における記憶素子１０からの情報の読み出し方法は上記例に限定されない。記憶素子１０からの情報の読み出し方法としては、２つの閾値を用いてフィラメント１６の抵抗状態を識別できる方法であれば、任意の方法を用いることができる。例えば、第１実施形態では、最初に第１参照抵抗４５に電流を流して第１比較動作を行い、その後、第２参照抵抗４６に電流を流して第２比較動作を行っているが、この比較動作の順序を逆にしてもよい。
［電気ヒューズの情報書き直し手法］
第１実施形態の半導体装置１では、上述のように、記憶素子１０のブロー条件を変えることにより、フィラメント１６の抵抗状態を３つの状態（第１状態、第２状態及び第３状態）のいずれかに設定することが可能である。そのため、第２状態（低抵抗状態）にあるフィラメント１６に対して、再度、ブローを行い、フィラメント１６の状態を第３状態（高抵抗状態）に変更することも可能である。即ち、第１実施形態では、記憶素子１０に対して情報を多値記録できるだけでなく、記憶素子１０の情報の書き直しも可能である。
第１実施形態では、まず、記憶素子１０に対する１回目のブローで、フィラメント１６を第２状態（低抵抗状態）にし、情報「１」を記憶素子１０に記録する。これにより、情報の書き直し前の記憶素子１０の状態が生成される。
この状態では、半導体装置１は、上述した多値記録情報の読み出し処理と同様に、第１閾値Ｒｔｈ１を情報「０」と情報「１」とを識別するための閾値として用いる。
次いで、第１状態にある記憶素子１０に対して再度（２回目）のブローを行い、フィラメント１６を第３状態（高抵抗状態）にする。これにより、情報の書き直し後の記憶素子１０の状態が生成される。
そして、この状態では、半導体装置１は、情報「０」と情報「１」とを識別するための閾値を第１閾値Ｒｔｈ１から第２閾値Ｒｔｈ２に変更する。即ち、情報の書き直し後において、半導体装置１は、書き直し前（１回目のブロー後）のフィラメント１６の抵抗状態（第２状態）が情報「０」であると判別できるように比較器５０の閾値を変更する。
本実施形態で、このようにして記憶素子１０に対して情報の書き直しを実施することができる。なお、本実施形態では、例えば半導体集積回路等のチップに搭載する複数の記憶素子１０のうち、一部を多値記録専用の電気ヒューズとして用い、残りを書き直し専用の電気ヒューズとして用いてもよい。
［第１実施形態の作用及び効果］
第１実施形態に係る半導体装置１は、記憶素子１０が、上部電極１４と、下部電極１５と、トンネルバリア層１３とを有し、上部電極１４と下部電極１５とは少なくともトンネルバリア層１３を介して積層され、上部電極１４及び下部電極１５の状態と、トンネルバリア層１３の状態との組合せを変えることにより、少なくとも３つの識別可能な抵抗状態（第１実施形態では第１〜第３状態）が生成されるフィラメント１６とを有する。更に、書き込み回路２０が、記憶素子１０に対してブロートランジスタ２１を介してブロー電流Ｉｂｌｏｗを印加して少なくとも３つの識別可能な抵抗状態を生成する。なお更に、読出し回路３０が、記憶素子１０の抵抗値に関する信号を読み出し、参照信号生成回路４０が、少なくとも３つの識別可能な抵抗状態を判別するための参照信号（閾値信号）を生成し、比較器５０が、参照信号生成回路４０で生成した参照信号と、読出し回路３０で読み出した抵抗値に関する信号とを比較して少なくとも３つの抵抗状態を判別する。
更に、記憶素子１０は、磁化固定層１２と、磁化固定層１２上に形成された上部電極１４と、記憶層１１と、記憶層１１上に形成された下部電極１５と、磁化固定層１２と記憶層１１との間に形成されたトンネルバリア層１３とを有する磁気トンネル接合素子（ＭＴＪ素子）から構成されている。即ち、フィラメント１６は、上部電極１４及び下部電極１５と、トンネルバリア層１３とを有し、これらの抵抗状態の組合せを変えることにより、少なくとも３つの識別可能な抵抗状態が生成される。
また、半導体装置１は、上記少なくとも３つの識別可能な抵抗状態として、ブロー電流Ｉｂｌｏｗを印加する前の初期状態である第１状態と、ブロー電流Ｉｂｌｏｗを印加してトンネルバリア層１３にダメージを与えた後の第２状態と、ブロー電流Ｉｂｌｏｗを印加して上部電極１４及び下部電極１５にダメージを与えた後の第３状態とを含む構成とした。
なお、第２状態は、第１状態よりも低抵抗な低抵抗状態であり、第３状態は、第１状態よりも高抵抗な高抵抗状態である。
また、上記第１〜第３状態を生成するために、フィラメント１６のブロー条件を設定した。具体的に、第１ブロー電圧Ｖｂｌｏｗ１をブロートランジスタ２１のゲート電極２１Ｇに第１ブロー時間Ｔｂｌｏｗ１の間だけ印可する第１ブロー条件を設定した。加えて、第１ブロー電圧Ｖｂｌｏｗ１よりも高い第２ブロー電圧Ｖｂｌｏｗ２を第１ブロー時間Ｔｂｌｏｗ１よりも長い第２ブロー時間Ｔｂｌｏｗ２の間だけゲート電極２１Ｇに印加する第２ブロー条件を設定した。更に、第１ブロー電圧Ｖｂｌｏｗをゲート電極２１Ｇに印加せずに第１状態を維持する第３ブロー条件を設定した。
この構成であれば、記憶素子１０がＭＴＪ素子から構成されていることから、情報を書き込む際のブロー電流Ｉｂｌｏｗを小さくすることが可能となり、ブロートランジスタ２１のサイズを従来と同様に小さくすることが可能となる。加えて、１つの記憶素子１０に対して情報を多値記録することができるので、２値情報しか記録できない従来の構成と比較して、１情報当たりのセルサイズを縮小することが可能となる。即ち、従来の２値情報を記録する構成と比較して、各メモリセルの搭載面積を増やすことなく各メモリセルの容量を増大させることが可能となる。
また、情報を多値記録することができることから、例えばデコーダー等の周辺回路の面積を縮小することが可能となる。
更に、半導体装置１を従来と同様のプロセスで作製することができるので、プロセスを変更したり、新たにプロセスを追加したりする必要が無い。これにより、プロセスの改変によるコストの増大を防ぐことが可能となる。
また、第１実施形態に係る半導体装置１は、更に、第１ブロー条件及び第２ブロー条件において、ブロー電流Ｉｂｌｏｗを流す方向を上部電極１４から下部電極１５に向かう一方向とする条件を設定した。
この構成であれば、ブロー電流Ｉｂｌｏｗを上部電極１４から下部電極１５又は下部電極１５から上部電極１４へと一方向に流すようにしたので、メモリセルアレイを構成した場合などに、ブロートランジスタ２１の拡散領域の一方を固定電位に接続することが可能となる。これにより、隣接するメモリセルで拡散領域を共有することが可能となり、回路構成を簡易化することが可能となる。その結果、アレイ化した際などに、レイアウト面積を低減することが可能となる。
〔第１実施形態の変形例１〕
上述の第１実施形態では、昇圧回路２２にて、ブロートランジスタ２１のゲート電極２１Ｇに印加するブロー電圧Ｖｂｌｏｗの高さを変化させることで、ブロー電流Ｉｂｌｏｗの大きさを制御する構成を説明した。第１実施形態の変形例１は、昇圧回路２６にて、上部電極１４に印加する書き込み電圧Ｖｆｕｓｅの高さを変化させることで、ブロー電流Ｉｂｌｏｗの大きさを制御する点が上記第１実施形態と異なる。
[第１実施形態の変形例１に係る半導体装置１Ａの構成]
ここで、図１０は、第１実施形態の変形例１に係る半導体装置の書き込み回路及び制御回路を含む一部分の構成例を示す回路図である。
本変形例１に係る半導体装置１Ａは、例えば、図１０に示すように、上記第１実施形態の半導体装置１において、書き込み回路２０に代えて書き込み回路２０Ａを備え、制御回路６０に代えて制御回路６０Ａを備えた構成となっている。
[第１実施形態の変形例１に係る書き込み回路２０Ａの構成]
本変形例１に係る書き込み回路２０Ａは、ブロートランジスタ２１と、昇圧回路２６と、第３書き込み用スイッチ素子２７と、第４書き込み用スイッチ素子２８とを備える。
昇圧回路２６は、制御回路６０Ａから供給された、情報の書き込みを指示する書き込み制御信号Ｃｔｒｌに応じて、入力電圧Ｖｉｎを昇圧し、複数種類の書き込み電圧Ｖｆｕｓｅを生成する。そして、生成した書き込み電圧Ｖｆｕｓｅを、記憶素子１０に出力（印加）する出力可変型の昇圧回路である。具体的に、昇圧回路２６は、書き込み制御信号Ｃｔｒｌで指示された内容に応じて、指示内容に対応する電圧値の書き込み電圧Ｖｆｕｓｅを生成する。昇圧回路２６の書き込み制御信号Ｃｔｒｌの出力端子は、記憶素子１０の上部電極１４に接続されており、昇圧回路２６で生成された書き込み電圧Ｖｆｕｓｅは、上部電極１４に印加される。即ち、本変形例１では、書き込み電圧Ｖｆｕｓｅを可変にして、ブロー電流Ｉｂｌｏｗの大きさを制御することで、上記第１実施形態のブロー電圧Ｖｂｌｏｗの役割を、書き込み電圧Ｖｆｕｓｅに担わせている。
また、書き込み制御信号Ｃｔｒｌには、書き込み電圧Ｖｆｕｓｅの出力停止を指示する指示内容のものがあり、この信号が供給された場合、昇圧回路２６は、上部電極１４への書き込み電圧Ｖｆｕｓｅの出力を停止する。
第３書き込み用スイッチ素子２７は、ブロートランジスタ２１のゲート電極２１Ｇと電源電圧Ｖｂｌｏｗの電源（以下、「電源Ｖｂｌｏｗ」ともいう）の電源供給端子との接続状態と非接続状態とを切り替えるためのスイッチ素子である。なお、本変形例１において、電源電圧Ｖｂｌｏｗは一定の電圧である。電源電圧Ｖｂｌｏｗは、フィラメント１６の抵抗状態を第２〜第３状態へと変化させるのに必要な大きさのブロー電流Ｉｂｌｏｗを、記憶素子１０に対して供給可能にブロートランジスタ２１をオン状態にすることが可能な電圧である。第３書き込み用スイッチ素子２７は、例えば、トランジスタから構成されている。図１０の例では、第３書き込み用スイッチ素子２７は、ＰＭＯＳ型ＦＥＴから構成されている。この構成において、第３書き込み用スイッチ素子２７のゲート端子は、制御回路６０の制御信号ＳＷの供給端子に接続され、第３書き込み用スイッチ素子２７のソース端子は、電源Ｖｂｌｏｗの電源供給端子に接続され、第３書き込み用スイッチ素子２７のドレイン端子は、ブロートランジスタ２１のゲート端子（ゲート電極２１Ｇ）に接続されている。なお、第３書き込み用スイッチ素子２７は、そのゲート端子にＬｏｗレベルの制御信号ＳＷが入力された際にオン状態となる。
第４書き込み用スイッチ素子２８は、ブロートランジスタ２１のゲート端子と接地電位（ＧＮＤ）との接続状態と非接続状態とを切り替えるためのスイッチ素子である。第４書き込み用スイッチ素子２８は、例えば、トランジスタから構成されている。図１０に示す例では、第４書き込み用スイッチ素子２８は、ＮＭＯＳ型ＦＥＴから構成されている。この構成において、第４書き込み用スイッチ素子２８のゲート端子は、制御回路６０の制御信号ＳＷの供給端子に接続され、第４書き込み用スイッチ素子２８のソース端子は、接地電位（ＧＮＤ）に接続され、第４書き込み用スイッチ素子２８のドレイン端子は、ブロートランジスタ２１のゲート端子に接続されている。なお、第４書き込み用スイッチ素子２８は、そのゲート端子にＨｉｇｈレベルの制御信号ＳＷが入力された際にオン状態となる。
従って、第４書き込み用スイッチ素子２８は、第３書き込み用スイッチ素子２７がオン状態のときにオフ状態となり、第３書き込み用スイッチ素子２７がオフ状態のときにオン状態となってブロートランジスタ２１のゲート端子を接地電位に接続する。
[第１実施形態の変形例１のブロー条件について]
本変形例１では、電源Ｖｂｌｏｗの接続状態と、記憶素子１０の上部電極１４に印加する書き込み電圧Ｖｆｕｓｅの電圧値と、書き込み電圧Ｖｆｕｓｅの印加時間（以下、これもブロー時間Ｔｂｌｏｗという）との組み合わせを含む条件を、ブロー条件として設定する。
本変形例１に係る第４ブロー条件は、電源Ｖｂｌｏｗをブロートランジスタ２１のゲート端子に接続し、且つ第１書き込み電圧Ｖｆｕｓｅ１を記憶素子１０の上部電極１４に第１ブロー時間Ｔｂｌｏｗ１の間だけ印加することである。これにより、記憶素子１０には、第１書き込み電圧Ｖｆｕｓｅ１に応じた大きさの第１ブロー電流Ｉｂｌｏｗ１が第１ブロー時間Ｔｂｌｏｗ１の間だけ流れる。ここで、第１書き込み電圧Ｖｆｕｓｅ１は、フィラメント１６のトンネルバリア層１３のみを破壊するのに必要な大きさの第１ブロー電流Ｉｂｌｏｗ１を記憶素子１０に流すことが可能な高さの電圧に設定されている。また、第１ブロー時間Ｔｂｌｏｗ１は、第１ブロー電流Ｉｂｌｏｗ１によって、トンネルバリア層１３のみを破壊するのに必要な長さの時間に設定されている。
一方、本変形例１に係る第５ブロー条件は、電源Ｖｂｌｏｗをブロートランジスタ２１のゲート端子に接続し、且つ第２書き込み電圧Ｖｆｕｓｅ２を記憶素子１０の上部電極１４に第２ブロー時間Ｔｂｌｏｗ２の間だけ印加することである。なお、第２書き込み電圧Ｖｆｕｓｅ２は、第１書き込み電圧Ｖｆｕｓｅ１よりも大きい電圧に設定され、第２ブロー時間Ｔｂｌｏｗ２は、第１ブロー時間Ｔｂｌｏｗ１よりも長い時間に設定されている。これにより、記憶素子１０には、第１ブロー電流Ｉｂｌｏｗ１よりも大きい第２ブロー電流Ｉｂｌｏｗ２が、第１ブロー時間Ｔｂｌｏｗ１よりも長い第２ブロー時間Ｔｂｌｏｗ２の間だけ印加される。
ここで、第２書き込み電圧Ｖｆｕｓｅ２は、フィラメント１６の上部電極１４及び下部電極１５を破壊するのに必要な大きさの第２ブロー電流Ｉｂｌｏｗ２を記憶素子１０に流すことが可能な高さの電圧に設定されている。また、第２ブロー時間Ｔｂｌｏｗ２は、第２ブロー電流Ｉｂｌｏｗ２によって、上部電極１４及び下部電極１５を破壊するのに必要な長さの時間に設定されている。
また、本変形例１に係る第６ブロー条件は、記憶素子１０の上部電極１４に書き込み電圧Ｖｆｕｓｅを印加せず且つブロートランジスタ２１のゲート端子に電源Ｖｂｌｏｗを非接続にすることである。
[第１実施形態の変形例１の制御回路６０Ａの構成]
本変形例１に係る制御回路６０Ａは、昇圧回路２６の出力電圧（書き込み電圧Ｖｆｕｓｅ）を切り替えるための書き込み制御信号Ｃｔｒｌを生成し、生成した書き込み制御信号Ｃｔｒｌを昇圧回路２６に出力する。加えて、ブロートランジスタ２１のゲート端子と電源Ｖｂｌｏｗとの接続状態及びブロートランジスタ２１のゲート端子と接地電位との接続状態を切り替えるための制御信号ＳＷを生成する。そして、生成した制御信号ＳＷを第３及び第４書き込み用スイッチ素子２７及び２８に出力する。更に、制御回路６０Ａは、タイマ・カウンタを有しており、タイマ・カウンタによって、上部電極１４への書き込み電圧Ｖｆｕｓｅの印加時間を計測し、計測した印加時間に基づき、昇圧回路２６に出力する書き込み制御信号Ｃｔｒｌの内容と、第３及び第４書き込み用スイッチ素子２７及び２８に出力する制御信号ＳＷの内容とを制御する。
即ち、制御回路６０Ａは、記憶素子１０に情報を書き込む際は、予め設定された書き込み電圧Ｖｆｕｓｅの電圧値を指示する書き込み制御信号Ｃｔｒｌを、昇圧回路２６に出力する。加えて、第３書き込み用スイッチ素子２７をオン状態にする制御信号ＳＷを、第３及び第４書き込み用スイッチ素子２７及び２８に出力する。
これにより、ブロートランジスタ２１がオン状態となり、且つ、上部電極１４にブロー条件で設定されたブロー時間Ｔｂｌｏｗだけ書き込み電圧Ｖｆｕｓｅが印加された状態となる。その結果、設定されたブロー時間Ｔｂｌｏｗの間だけ書き込み電圧Ｖｆｕｓｅの大きさに応じたブロー電流Ｉｂｌｏｗが記憶素子１０に流れて情報の書き込みが行われる。 また、制御回路６０Ａは、予め設定されたブロー時間Ｔｂｌｏｗが経過したときに、上部電極１４への書き込み電圧Ｖｆｕｓｅの出力を停止する書き込み制御信号Ｃｔｒｌを、昇圧回路２２に出力する。加えて、第４書き込み用スイッチ素子２８をオン状態にする制御信号ＳＷを、第３及び第４書き込み用スイッチ素子２７及び２８に出力する。これにより、昇圧回路２６からの上部電極１４への書き込み電圧Ｖｆｕｓｅの出力が停止すると共に、ブロートランジスタ２１のゲート端子が接地電位に接続される。
［第１実施形態の変形例１の記憶素子１０への情報の書き込み動作］
次に、本変形例１の書き込み回路２０Ａによる記憶素子１０への情報の書き込み動作について説明する。
即ち、図１０に示す書き込み回路２０を用いて、第１状態の記憶素子１０に情報「１」を記録する場合には、フィラメント１６に第２状態が発生するように、第４ブロー条件を設定する。制御回路６０は、設定された第４ブロー条件に基づき、昇圧回路２６に、記憶素子１０の上部電極１４に第１書き込み電圧Ｖｆｕｓｅ１を印加させる書き込み制御信号Ｃｔｒｌを供給する。これと並行して、制御回路６０は、ブロートランジスタ２１のゲート端子に電源Ｖｂｌｏｗを接続させるＬｏｗレベルの制御信号ＳＷを、第３及び第４書き込み用スイッチ素子２７及び２８のゲート端子に供給する。また、制御回路６０は、タイマ・カウンタによって、第１ブロー時間Ｔｂｌｏｗ１の計測を開始する。これにより、昇圧回路２６にて第１書き込み電圧Ｖｆｕｓｅ１が生成され、生成された第１書き込み電圧Ｖｆｕｓｅ１が、記憶素子１０の上部電極１４に印加されると共に、ブロートランジスタ２１のゲート端子が電源Ｖｂｌｏｗに接続される。
制御回路６０は、第１ブロー時間Ｔｂｌｏｗ１が経過すると、昇圧回路２６に、上部電極１４への第１書き込み電圧Ｖｆｕｓｅ１の出力を停止させる書き込み制御信号Ｃｔｒｌを供給する。これと並行して、制御回路６０は、ブロートランジスタ２１のゲート端子を接地電位に接続させるＨｉｇｈレベルの制御信号ＳＷを、第３及び第４書き込み用スイッチ素子２７及び２８のゲート端子に供給する。これにより、昇圧回路２６からＬｏｗレベルの信号が、記憶素子１０の上部電極１４に印加されると共に、ブロートランジスタ２１のゲート端子が接地電位に接続される。即ち、記憶素子１０には、第１ブロー時間Ｔｂｌｏｗ１の間だけ第１ブロー電流Ｉｂｌｏｗ１が流れる。その結果、フィラメント１６のトンネルバリア層１３がブロー（破壊）され、フィラメント１６は、その抵抗値Ｒが抵抗値Ｒ１となる第２状態へと移行する。
また、書き込み回路２０Ａを用いて、第１状態又は第２状態の記憶素子１０に情報「２」を記録する場合には、フィラメント１６に第３状態が発生するように、第５ブロー条件を設定する。制御回路６０は、設定された第５ブロー条件に基づき、昇圧回路２６に、記憶素子１０の上部電極１４に第２書き込み電圧Ｖｆｕｓｅ２を印加させる書き込み制御信号Ｃｔｒｌを供給する。これと並行して、制御回路６０は、ブロートランジスタ２１のゲート端子に電源Ｖｂｌｏｗを接続させるＬｏｗレベルの制御信号ＳＷを、第３及び第４書き込み用スイッチ素子２７及び２８のゲートに供給する。また、制御回路６０は、タイマ・カウンタによって、第２ブロー時間Ｔｂｌｏｗ２の計測を開始する。これにより、昇圧回路２６にて第２書き込み電圧Ｖｆｕｓｅ２が生成され、生成された第２書き込み電圧Ｖｆｕｓｅ２が、記憶素子１０の上部電極１４に印加されると共に、ブロートランジスタ２１のゲート端子が電源Ｖｂｌｏｗに接続される。
制御回路６０は、第２ブロー時間Ｔｂｌｏｗ２が経過すると、昇圧回路２６に、上部電極１４への第２書き込み電圧Ｖｆｕｓｅ２の出力を停止させる書き込み制御信号Ｃｔｒｌを供給する。これと並行して、制御回路６０は、ブロートランジスタ２１のゲート端子を接地電位に接続させるＨｉｇｈレベルの制御信号ＳＷを、第３及び第４書き込み用スイッチ素子２７及び２８のゲート端子に供給する。これにより、昇圧回路２６からＬｏｗレベルの信号が、記憶素子１０の上部電極１４に印加されると共に、ブロートランジスタ２１のゲート端子が接地電位に接続される。即ち、記憶素子１０には、第２ブロー時間Ｔｂｌｏｗ２の間だけ第２ブロー電流Ｉｂｌｏｗ２が流れる。その結果、フィラメント１６の上部電極１４及び下部電極１５がブロー（破壊）され、フィラメント１６は、その抵抗値Ｒが抵抗値Ｒ２となる第３状態へと移行する。
また、記憶素子１０に情報「０」を記録する場合には、フィラメント１６をブロー（破壊）せず初期状態（第１状態）のままとする。即ち、制御回路６０は、書き込み電圧Ｖｆｕｓｅの出力を停止する指示内容の書き込み制御信号Ｃｔｒｌを昇圧回路２６に出力する。加えて、ブロートランジスタ２１のゲート端子を接地電位に接続するＨｉｇｈレベルの制御信号ＳＷを第３及び第４書き込み用スイッチ素子２７及び２８のゲート端子に供給する。これにより、本変形例１の昇圧回路２６は、書き込み電圧Ｖｆｕｓｅを上部電極１４に印加せずに、代わりに、上部電極１４にＬｏｗレベルの信号を印可する。加えて、第３書き込み用スイッチ素子２７がオフ状態となり且つ第４書き込み用スイッチ素子２８がオン状態となり、ブロートランジスタ２１のゲート端子が接地電位に接続される。その結果、フィラメント１６は、その抵抗値Ｒが抵抗値Ｒ０となる第１状態に維持される。
[第１実施形態の変形例１の作用及び効果]
本変形例１に係る半導体装置１Ａは、書き込み回路２０Ａが、制御回路６０Ａからの制御信号Ｃｔｒｌに応じて、記憶素子１０の上部電極１４に印加する書き込み電圧Ｖｆｕｓｅを可変にして、ブロー電流Ｉｂｌｏｗの大きさを制御する。
この構成であれば、上記第１実施形態と同様の作用及び効果が得られる。
〔第２実施形態〕
上述の第１実施形態では、単体のメモリセル２を有する半導体装置１の構成を説明した。第２実施形態の半導体装置１Ｂは、第１実施形態で説明した図２に示す単体のメモリセル２を、複数アレイ配置した構造のメモリセルアレイを有する点が上記第１実施形態と異なる。
以下、上記第１実施形態と同様の構成部については同様の符号を付して適宜説明を省略し、異なる点を詳細に説明する。
[半導体装置１Ｂの構成]
図１１は、第２実施形態に係るメモリセルアレイのアレイ構造の一例を示す図である。
第２実施形態に係る半導体装置１Ｂは、図１１に示すように、上記第１実施形態の半導体装置１におけるメモリセル２をアレイ配置した構造のメモリセルアレイ２００を備える。
このメモリセルアレイ２００は、図１１に示すように、複数のワード線ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、ＷＬ５、ＷＬ６、・・・、ＷＬｎ（第２実施形態においてｎは２以上の偶数）を備える。ワード線ＷＬ１〜ＷＬｎは、図１１中の第１の方向に並べて配置されると共に、図１１中の第２の方向に延伸した構成となっている。メモリセルアレイ２００は、更に、複数のワード線ＷＬ１〜ＷＬｎと直交する方向（第２の方向）に並べて配置されると共に、第１の方向に延伸する複数のビット線ＢＬ１、ＢＬ２、ＢＬ３、・・・、ＢＬｍ（ｍは自然数）を備える。更に、複数のワード線ＷＬ１〜ＷＬｎと複数のビット線ＢＬ１〜ＢＬｍとの各交点に１つずつ配置された複数のメモリセル２を備える。以下、ワード線ＷＬ１〜ＷＬｎを、区別する必要が無い場合に、単に「ワード線ＷＬ」という。同様に、ビット線ＢＬ１〜ＢＬｍを、区別する必要が無い場合に、単に「ビット線ＢＬ」という。
メモリセルアレイ２００は、更に、複数のソース線ＳＬ１、ＳＬ２、ＳＬ３、・・・、ＳＬｋ（ｋは、４以上の自然数）を備えている。ソース線ＳＬ１〜ＳＬｋは、図１１中の第１の方向に連続する各２本のワード線ＷＬ１及びＷＬ２、ＷＬ３及びＷＬ４、ＷＬ５及びＷＬ６、・・・、ＷＬ（ｎ−１）及びＷＬｎの組毎に、各組の２本のワード線ＷＬの間にこれら２本のワード線ＷＬと平行に１本ずつ配置されている。以下、ソース線ＳＬ１〜ＳＬｋを、区別する必要が無い場合に、単に、「ソース線ＳＬ」という。
メモリセルアレイ２００は、２本のワード線Ｗの組毎に、ソース線ＳＬを挟んでビット線ＢＬの延伸方向に並ぶ各２つのメモリセル２のブロートランジスタ２１が、間にある１本のソース線ＳＬを共用している。即ち、各２つのメモリセル２のブロートランジスタ２１のソースが、共通のソース線ＳＬに接続されている。例えば、第１の方向に隣接する２つのメモリセル（以下、「メモリセル対」という）では、これらのブロートランジスタ２１がソース線ＳＬ１を共有している。
半導体装置１Ｂは、更に、図示省略するが、メモリセルアレイ２００の各記憶素子１０に情報を書き込むための複数の書き込み回路２０Ｂを備える。更に、図示省略するが、各記憶素子１０から情報を読み出すための複数の読出し回路３０、参照信号生成回路４０及び比較器５０と、各回路の動作を制御する制御回路６０とを備える。
[メモリセルアレイ２００の構成]
図１２は、第２実施形態に係るメモリセルアレイのレイアウト構成の一例を示す平面図である。なお、図１２には、ワード線ＷＬ１〜ＷＬ６、ソース線ＳＬ１〜ＳＬ３及びビット線ＢＬ１〜ＢＬ３と、これらに対応するメモリセル対２０１のみを表示している。
第２実施形態に係るメモリセルアレイ２００は、図１２に示すように、複数の素子領域（アクティブ領域ともいう）２１４が第１の方向（行方向）及び第２の方向（列方向）に等間隔に並べて配置されている。そして、第２の方向に並べて配置された複数の素子領域２１４の列毎（図１２の例では第２の方向に並ぶ３つの素子領域２１４毎）に、各２本のワード線ＷＬ（図１２の例ではＷＬ１及びＷＬ２、ＷＬ３及びＷＬ４、ＷＬ５及びＷＬ６）が第２の方向に延伸して配置されている。更に、第１の方向に並べて配置された素子領域２１４の行毎（図１２の例では第１の方向に並ぶ３つの素子領域２１４毎）に、各１本のビット線ＢＬ（図１２の例ではＢＬ１、ＢＬ２、ＢＬ３）が第１の方向に延伸して配置されている。
なお更に、各２本のワード線ＷＬ１及びＷＬ２、ＷＬ３及びＷＬ４、ＷＬ５及びＷＬ６の間には、各２本のワード線ＷＬに対して平行に、各１本のソース線ＳＬ（図１２の例ではＳＬ１、ＳＬ２、ＳＬ３）が第２の方向に延伸して配置されている。即ち、各素子領域２１４に対応するメモリセル対２０１において、第１の方向に隣接する２つのメモリセル２が共通の１本のソース線ＳＬを共有している。
また、コンタクト２１１は、各メモリセル対２０１の２つのブロートランジスタ２１のソース端子を共通の１本のソース線ＳＬに接続するためのコンタクトである。一方、ブロートランジスタ２１のドレイン端子側に接続された記憶素子１０はドレイン端子とビット線ＢＬとの間に形成され、金属配線１７上に形成されたコンタクト１８（後述）によってビット線ＢＬに接続されている。
[メモリセル対２０１の構成]
図１３は、図１２のＡ−Ａ’線断面図であり、図１４は、図１２のＢ−Ｂ’線断面図である。なお、図１３では、図１２の破線で囲まれたメモリセル対２０１の断面図を代表として表示しており、他のメモリセル対についても同様の構成となる。
メモリセル対２０１は、図１３に示すように、Ｐ型のシリコン基板である半導体基板１００Ｂ上に形成されている。半導体基板１００Ｂの表面領域のうち、素子分離領域１０３が設けられていない領域が素子領域２１４となる。素子領域２１４には、Ｐ型のウェル領域１０１Ｂが形成されており、このウェル領域１０１Ｂには、２つのブロートランジスタ２１＿１及び２１＿２が形成されている。具体的に、ウェル領域１０１Ｂには、２つのドレイン領域２１Ｄ＿１及び２１Ｄ＿２と、２つのゲート電極２１Ｇ＿１及び２１Ｇ＿２と、１つのソース領域２１Ｓとが形成されている。なお、ゲート電極２１Ｇ＿１及び２１Ｇ＿２は、ドレイン領域２１Ｄ＿１及び２１Ｄ＿２の間のウェル領域１０１Ｂ上に、ゲート絶縁膜（図示略）を介して形成されている。また、ゲート電極２１Ｇ＿１及び２１Ｇ＿２の間のウェル領域１０１Ｂ部分に、ソース領域２１Ｓが形成されている。
そして、ゲート絶縁膜と、ゲート電極２１Ｇ＿１と、ドレイン領域２１Ｄ＿１と、ソース領域２１Ｓとによりブロートランジスタ２１＿１が構成されている。加えて、ゲート絶縁膜と、ゲート電極２１Ｇ＿２と、ドレイン領域２１Ｄ＿２と、ソース領域２１Ｓとによりブロートランジスタ２１＿２が構成されている。即ち、ブロートランジスタ２１＿１及び２１＿２は、１つのソース領域２１Ｓを共有している。
ゲート電極２１Ｇ＿１上には、層間絶縁膜１０２を介して、図１３の例では、ワード線ＷＬ１を構成する金属配線２１３＿１が配置されている。また、ゲート電極２１Ｇ＿２上には、層間絶縁膜１０２を介して、図１３の例では、ワード線ＷＬ２を構成する金属配線２１３＿２が配置されている。
ソース領域２１Ｓ上には、層間絶縁膜１０２を介して、コンタクト２１０及び２１１と、金属配線２１２とが配置されている。具体的に、ソース領域２１Ｓ上にコンタクト２１０が形成され、コンタクト２１０上にコンタクト２１１が形成され、コンタクト２１１上に、図１３に示す例では、ソース線ＳＬ１を構成する金属配線２１２が形成されている。
また、図１３及び図１４に示すように、ドレイン領域２１Ｄ＿１及び２１Ｄ＿２上には、層間絶縁膜１０２を介して、それぞれ記憶素子１０が配置されている。記憶素子１０の構成は、上記第１実施形態と同様となる。更に、記憶素子１０の上部電極１４上には、層間絶縁膜１０２を介して、金属配線１７、コンタクト１８及び金属配線１９が配置されている。具体的に、上部電極１４上に金属配線１７が形成され、金属配線１７上にコンタクト１８が形成されている。そして、コンタクト１８上には、図１３に示す例では、ビット線ＢＬ２を構成する金属配線１９が形成されている。
ここで、上記コンタクト１８は、例えば、Ｔａ、Ａｌ、Ｃｕ、Ｗなどから構成されている。一例を挙げると、コンタクト１８は、例えば、Ｗから構成されている。また、上記金属配線１９は、例えばＣｕ又はＡｕで構成されている。一例を挙げると、金属配線１９は、例えばＣｕから構成されている。また、素子分離領域１０３は、例えばＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造の素子分離領域から構成されている。
[第２実施形態の半導体装置１Ｂの構成]
ここで、図１５は、第２実施形態に係る半導体装置の回路構成例を示す図である。
第２実施形態に係る半導体装置１Ｂの書き込み回路２０は、図１５に示すように、メモリセル２を構成するブロートランジスタ２１のゲート端子がワード線ＷＬに接続され、ブロートランジスタ２１のソース端子がソース線ＳＬに接続されている。加えて、ブロートランジスタ２１のドレイン端子がメモリセル２を構成する記憶素子１０の下部電極１５に接続され、記憶素子１０の上部電極１４がビット線ＢＬに接続されている。
ビット線ＢＬには、書き込み回路２０を構成する第１及び第２書き込み用スイッチ素子２３及び２４のドレイン端子と、読出し回路３０を構成する第２読み出し用スイッチ素子３２のソース端子とが接続されている。
即ち、ワード線ＷＬを介してブロートランジスタ２１のゲート電極２１Ｇにブロー電圧Ｖｂｌｏｗが印加され、ビット線ＢＬを介して記憶素子１０の上部電極１４と第２読出し用スイッチ素子３２のソース端子とに電源Ｖｆｕｓｅが接続（書き込み電圧Ｖｆｕｓｅが印加）される。また、ソース線ＳＬを介してブロートランジスタ２１のソース端子が接地電位（ＧＮＤ）に接続される。
［第２実施形態の記憶素子１０への情報の書き込み動作］
第２実施形態に係る書き込み回路２０Ｂの基本的な動作は上記第１実施形態の書き込み回路２０と同様である。但し、書き込み回路２０Ｂを構成するブロートランジスタ２１は、メモリセル２毎に設けられているが、昇圧回路２２は、例えば、ワード線ＷＬ毎に設けられ、第１及び第２書き込み用スイッチ素子２３及び２４は、例えば、ビット線ＢＬ毎に設けられている。また、複数のメモリセル２がアレイ化されて共通のワード線ＷＬ、ビット線ＢＬ及びソース線ＳＬに接続されているため、書き込み対象のメモリセル２のみを選択して、情報を書き込む必要がある。
図１６は、書き込み対象のメモリセルを選択前のメモリセルアレイの状態を示す図であり、図１７は、書き込み対象のメモリセルを選択後のメモリセルアレイの状態を示す図である。
図１６に示すように、書き込み対象のメモリセル２を非選択の状態では、ワード線ＷＬ１〜ＷＬｎには、Ｌｏｗレベルの信号Ｖｇが印可され、ビット線ＢＬ１〜ＢＬｍは、接地電位（ＧＮＤ）に接続される。また、ソース線ＳＬ１〜ＳＬｋは、常に接地電位に接続されている。従って、各メモリセル２のブロートランジスタ２１のゲート電極２１Ｇには、Ｌｏｗレベルの信号Ｖｇが印可され、各メモリセル２の記憶素子１０の上部電極１４には、接地電位が接続された状態となる。加えて、各メモリセル２のブロートランジスタ２１のソース端子には、接地電位が接続された状態となる。
一方、図１７に示すように、ワード線ＷＬ１に、Ｈｉｇｈレベルのブロー電圧Ｖｂｌｏｗが印可され、ビット線ＢＬ２に、Ｈｉｇｈレベルの電源電圧Ｖｆｕｓｅが印可されたとする。この場合、ワード線ＷＬ１に接続された全てのメモリセル２のブロートランジスタ２１のゲート電極２１ＧにＨｉｇｈレベルのブロー電圧Ｖｂｌｏｗが印可された状態となる。加えて、ビット線ＢＬ２に接続された全ての記憶素子１０の上部電極１４に電源Ｖｆｕｓｅが接続された状態となる。即ち、ワード線ＷＬ１及びビット線ＢＬ２の双方に接続されたメモリセル２のみ、そのブロートランジスタ２１のゲート電極２１Ｇにブロー電圧Ｖｂｌｏｗが印可されると共に、その記憶素子１０の上部電極１４に電源電圧Ｖｆｕｓｅが印可された状態となる。従って、図１７中の矢印に示すように、このメモリセル２の記憶素子１０にのみブロー電流Ｉｂｌｏｗが流れて情報が書き込まれる。
［第２実施形態の作用及び効果］
第２実施形態に係る半導体装置１Ｂは、複数のワード線ＷＬ１〜ＷＬｎと、これら複数のワード線ＷＬ１〜ＷＬｎと直交する方向に配置された複数のビット線ＢＬ１〜ＢＬｍと、複数のワード線ＷＬ１〜ＷＬｎと複数のビット線ＢＬ１〜ＢＬｍとの各交点に１つずつ配置されたメモリセル２と、書き込み回路２０Ｂとを備える。各メモリセル２は、記憶素子１０と、ブロートランジスタ２１とを備えている。書き込み回路２０Ｂが、記憶素子１０に対してブロートランジスタ２１を介してブロー電流Ｉｂｌｏｗを印加して少なくとも３つの識別可能な抵抗状態（第１〜第３状態）を生成する。半導体装置１Ｂは、更に、ビット線ＢＬ１〜ＢＬｋの延伸方向に連続する各２本のワード線ＷＬの間に該ワード線ＷＬと平行に１本ずつ配置された複数のソース線ＳＬ１〜ＳＬｋを備え、各２本のワード線ＷＬの延伸方向に並ぶ各メモリセル２のブロートランジスタ２１のソース端子が、各２本のワード線ＷＬに挟まれた共通の１本のソース線ＳＬに接続されている。
更に、読出し回路３０が、記憶素子１０の抵抗値に関する信号を読み出し、参照信号生成回路４０が、少なくとも３つの識別可能な抵抗状態を判別するための参照信号（閾値信号）を生成し、比較器５０が、参照信号生成回路４０で生成した参照信号と、読出し回路３０で読み出した抵抗値に関する信号とを比較して少なくとも３つの抵抗状態を判別する。
更に、記憶素子１０は、磁化固定層１２と、磁化固定層１２上に形成された上部電極１４と、記憶層１１と、記憶層１１上に形成された下部電極１５と、磁化固定層１２と記憶層１１との間に形成されたトンネルバリア層１３とを有する磁気トンネル接合素子（ＭＴＪ素子）から構成されている。即ち、フィラメント１６は、上部電極１４及び下部電極１５と、トンネルバリア層１３とを有し、これらの抵抗状態の組合せを変えることにより、少なくとも３つの識別可能な抵抗状態が生成される。
また、半導体装置１Ｂは、上記少なくとも３つの識別可能な抵抗状態として、ブロー電流Ｉｂｌｏｗを印加する前の初期状態である第１状態と、ブロー電流Ｉｂｌｏｗを印加してトンネルバリア層１３にダメージ与えた後の第２状態と、ブロー電流Ｉｂｌｏｗを印加して上部電極１４及び下部電極１５にダメージを与えた後の第３状態とを含む構成とした。
なお、第２状態は、第１状態よりも低抵抗な低抵抗状態であり、第３状態は、第１状態よりも高抵抗な高抵抗状態である。
また、上記第１〜第３状態を生成するために、フィラメント１６のブロー条件を設定した。具体的に、第１ブロー電圧Ｖｂｌｏｗ１をブロートランジスタ２１のゲート電極２１Ｇに第１ブロー時間Ｔｂｌｏｗ１の間だけ印可する第１ブロー条件を設定した。加えて、第１ブロー電圧Ｖｂｌｏｗ１よりも高い第２ブロー電圧Ｖｂｌｏｗ２を第１ブロー時間Ｔｂｌｏｗ１よりも長い第２ブロー時間Ｔｂｌｏｗ２の間だけゲート電極２１Ｇに印加する第２ブロー条件を設定した。更に、第１ブロー電圧Ｖｂｌｏｗをゲート電極２１Ｇに印加せずに第１状態を維持する第３ブロー条件を設定した。
この構成であれば、上記第１実施形態と同様の作用及び効果を得ることが可能となる。加えて、メモリセルアレイ２００を構成する複数のメモリセル２のうち、隣接するワード線ＷＬに接続された各２つのメモリセル２にソース領域を共有させることが可能となる。これにより、メモリセルアレイ２００を構成する複数のブロートランジスタ２１の搭載面積を従来と比較して低減することが可能となり、メモリセルアレイ２００の搭載面積を従来と比較して低減することが可能となる。
また、情報を多値記録することができることから、例えばデコーダー等の周辺回路の面積を縮小することが可能となる。
更に、半導体装置１Ｂを従来と同様のプロセスで作製することができるので、プロセスを変更したり、新たにプロセスを追加したりする必要が無い。これにより、プロセスの改変によるコストの増大を防ぐことが可能となる。
また、第２実施形態に係る半導体装置１Ｂは、更に、第１ブロー条件及び第２ブロー条件において、ブロー電流Ｉｂｌｏｗを流す方向を上部電極１４から下部電極１５に向かう一方向とする条件を設定した。
この構成であれば、ブロー電流Ｉｂｌｏｗを上部電極１４から下部電極１５又は下部電極１５から上部電極１４へと一方向に流すようにしたので、上記したように、ブロートランジスタ２１のソース領域を接地電位に固定することが可能となる。これにより、隣接するメモリセルでソース線ＳＬを共有することが可能となり、回路構成を簡易化することが可能となる。その結果、レイアウト面積を低減することが可能となる。
＜電子機器への応用例＞
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、デジタルスチルカメラやデジタルビデオカメラなどの撮像装置、携帯電話機、または、ＯＴＰメモリを備えた他の機器といった各種の電子機器に適用することができる。
図１８は、本技術が適用され得る電子機器としての撮像装置の構成例を示すブロック図である。図１８に示される撮像装置３０１は、光学系３０２、シャッタ装置３０３、固体撮像素子３０４、制御回路３０５、信号処理回路３０６、モニタ３０７、および不揮発性メモリ３０８を備えて構成され、静止画像および動画像を撮像可能である。
光学系３０２は、１枚または複数枚のレンズを有して構成され、被写体からの光（入射光）を固体撮像素子３０４に導き、固体撮像素子３０４の受光面に結像させる。
シャッタ装置３０３は、光学系３０２および固体撮像素子３０４の間に配置され、制御回路３０５の制御に従って、固体撮像素子３０４への光照射期間および遮光期間を制御する。
固体撮像素子３０４は、光学系３０２およびシャッタ装置３０３を介して受光面に結像される光に応じて、一定期間、信号電荷を蓄積する。固体撮像素子３０４に蓄積された信号電荷は、制御回路３０５から供給される駆動信号（タイミング信号）に従って転送される。
固体撮像素子３０４は、更に、ＯＴＰメモリ３０９を有している。このＯＴＰメモリ３０９は、例えば、画素の欠陥補正、センサー駆動パラメータの調整等の画質補正のためのデータの格納などに用いられる。また、レンズモジュールの個体調整として、例えばレンズシェーディング補正やAuto Focusパラメータ入力のためのデータの格納、個体識別情報の格納などにも用いられる。
制御回路３０５は、固体撮像素子３０４の転送動作、および、シャッタ装置３０３のシャッタ動作を制御する駆動信号を出力して、固体撮像素子３０４およびシャッタ装置３０３を駆動する。
信号処理回路３０６は、固体撮像素子３０４から出力された信号電荷に対して各種の信号処理を施す。信号処理回路３０６が信号処理を施すことにより得られた画像（画像データ）は、モニタ３０７に供給されて表示されたり、不揮発性メモリ３０８に供給されて記憶（記録）されたりする。
このように構成されている撮像装置３０１においても、上述したＯＴＰメモリ３０９に代えて、半導体装置１、１Ａ、１Ｂを適用することにより、ＯＴＰメモリのレイアウト面積を低減することが可能となる。また、後からより良いパラメータを発見した場合などに、情報の書き直しをすることも可能である。
〔その他の実施形態〕
上記のように、本開示は実施形態及び変形例によって記載したが、この開示の一部をなす論述及び図面は本開示を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
例えば、上記実施形態において、上部電極１４及び下部電極１５は必ずしも同じ材料から構成されていなくてもよい。例えば、上部電極１４及び下部電極１５を構成する材料を、電流耐性の異なる材料から構成してもよい。この構成とすることで、上部電極１４及び下部電極１５を個別にブローすることが可能となり、４値記録が可能となる。
また、例えば、上記実施形態において、メモリセルは、必ずしも磁気抵抗変化メモリから構成されていなくてもよい。例えば、条件が合えば、強誘電体メモリ、相変化メモリ、抵抗変化メモリなどから構成してもよい。
このように、本開示はここでは記載していない様々な実施形態等を含むことは勿論である。上述した実施形態及び変形例の要旨を逸脱しない範囲で、構成要素の種々の省略、置換及び変更のうち少なくとも１つを行うことができる。また、本明細書に記載された効果はあくまでも例示であって限定されるものでは無く、また他の効果があってもよい。本開示の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
なお、本開示は以下のような構成も取ることができる。
（１）第１導電層と、第２導電層と、絶縁層とを有し、前記第１導電層と前記第２導電層とは少なくとも前記絶縁層を介して積層されており、前記第１導電層の状態と、前記第２導電層の状態と、前記絶縁層の状態との組合せを変えることにより、少なくとも３つの識別可能な抵抗状態が生成されるフィラメントを有した記憶素子と、
前記記憶素子に対してブロー電流を印加して前記少なくとも３つの識別可能な抵抗状態を生成する書き込み部と、を備える半導体装置。
（２）前記記憶素子は、磁化固定層と、該磁化固定層上に形成された前記第１の導電層としての第１電極と、記憶層と、該記憶層上に形成された前記第２導電層としての第２電極と、前記磁化固定層及び前記記憶層との間に形成された前記絶縁層としてのトンネルバリア層とを有する磁気トンネル接合素子である、上記（１）に記載の半導体装置。
（３）前記フィラメントの前記少なくとも３つの識別可能な抵抗状態が、初期状態、該初期状態よりも低抵抗な低抵抗状態、及び前記初期状態よりも高抵抗な高抵抗状態を含む、上記（１）又は（２）に記載の半導体装置。
（４）前記低抵抗状態は、前記絶縁層にダメージが生じた状態であり、前記高抵抗状態は、前記第１導電層及び前記第２導電層の少なくとも一方にダメージが生じた状態である、上記（３）に記載の半導体装置。
（５）前記フィラメントの前記少なくとも３つの抵抗状態が、前記フィラメントのブロー条件により変化する、上記（１）〜（４）のいずれか１に記載の半導体装置。
（６）前記フィラメントのブロー条件は、前記フィラメントの前記第１導電層から前記第２導電層への一方向にブロー電流を流すことを含む、上記（５）に記載の半導体装置。
（７）前記記憶素子の抵抗値に関する信号を読み出す読出し部と、
前記少なくとも３つの識別可能な抵抗状態を判別するための閾値信号を生成する閾値信号生成部と、
前記閾値信号生成部で生成した前記閾値信号と、前記読出し部で読み出した前記抵抗値に関する信号とを比較して前記少なくとも３つの抵抗状態を判別する判別部と、を更に備える上記（１）〜（６）のいずれか１に記載の半導体装置。
（８）複数のワード線と、
前記複数のワード線と直交する方向に配置された複数のビット線と、
前記複数のワード線と前記複数のビット線との各交点に１つずつ配置されたメモリセルと、を備え、
各前記メモリセルは、第１導電層と、第２導電層と、絶縁層とを有し、前記第１導電層と前記第２導電層とは少なくとも前記絶縁層を介して積層されており、前記第１導電層の状態と、前記第２導電層の状態と、前記絶縁層の状態との組合せを変えることにより、少なくとも３つの識別可能な抵抗状態が生成されるフィラメントを有した記憶素子と、ゲート端子が前記ワード線に接続され、ドレイン端子が前記ビット線に接続されたブロー用のトランジスタと、を有し、
前記フィラメントに対して前記トランジスタを介してブロー電流を印加して、前記少なくとも３つの識別可能な抵抗状態を生成する書き込み部を備える、半導体装置。
（９）前記ビット線の延伸方向に連続する各２本のワード線の間に該ワード線と平行に１本ずつ配置された複数のソース線を更に備え、
前記各２本のワード線の延伸方向に並ぶ各メモリセルの前記トランジスタのソース端子が、前記各２本のワード線に挟まれた共通の１本の前記ソース線に接続されている、上記（８）に記載の半導体装置。
（１０）前記記憶素子は、磁化固定層と、該磁化固定層上に形成された前記第１導電層としての第１電極と、記憶層と、該記憶層上に形成された前記第２導電層としての第２電極と、前記磁化固定層及び前記記憶層との間に形成された前記絶縁層としてのトンネルバリア層とを有する磁気トンネル接合素子である、上記（８）又は（９）に記載の半導体装置。
（１１）前記フィラメントの前記少なくとも３つの識別可能な抵抗状態が、初期状態、該初期状態よりも低抵抗な低抵抗状態、及び前記初期状態よりも高抵抗な高抵抗状態を含む、上記（８）〜（１０）のいずれか１に記載の半導体装置。
（１２）前記低抵抗状態は、前記絶縁層にダメージが生じた状態であり、前記高抵抗状態は、前記第１導電層及び前記第２導電層の少なくとも一方にダメージが生じた状態である、上記（１１）に記載の半導体装置。
（１３）前記フィラメントの前記少なくとも３つの識別可能な抵抗状態が、前記フィラメントのブロー条件により変化する、上記（８）〜（１２）のいずれか１に記載の半導体装置。
（１４）前記フィラメントのブロー条件は、前記フィラメントの前記第１導電層から前記第２導電層への一方向にブロー電流を流すことを含む、上記（１３）に記載の半導体装置。
（１５）前記記憶素子の抵抗値に関する信号を読み出す読出し部と、
前記少なくとも３つの識別可能な抵抗状態を判別するための閾値信号を生成する閾値信号生成部と、
前記閾値信号生成部で生成した前記閾値信号と、前記読出し部で読み出した前記抵抗値に関する信号とを比較して前記抵抗状態を判別する判別部と、を更に備える上記（８）〜（１４）のいずれか１に記載の半導体装置。
（１６）第１導電層と、第２導電層と、絶縁層とを有し、前記第１導電層と前記第２導電層とは少なくとも前記絶縁層を介して積層されており、前記第１導電層の状態と、前記第２導電層の状態と、前記絶縁層の状態との組合せを変えることにより、少なくとも３つの識別可能な抵抗状態が生成されるフィラメントを有した記憶素子と、
前記記憶素子に対してブロー電流を印加して前記少なくとも３つの識別可能な抵抗状態を生成する書き込み部と、を備える半導体装置を備えた、電子機器。
（１７）複数のワード線と、
前記複数のワード線と直交する方向に配置された複数のビット線と、
前記複数のワード線と前記複数のビット線との各交点に１つずつ配置されたメモリセルと、を備え、
各前記メモリセルは、第１導電層と、第２導電層と、絶縁層とを有し、前記第１導電層と前記第２導電層とは少なくとも前記絶縁層を介して積層されており、前記第１導電層の状態と、前記第２導電層の状態と、前記絶縁層の状態との組合せを変えることにより、少なくとも３つの識別可能な抵抗状態が生成されるフィラメントを有した記憶素子と、ゲート端子が前記ワード線に接続され、ドレイン端子が前記ビット線に接続されたブロー用のトランジスタと、を有し、
前記フィラメントに対して前記トランジスタを介してブロー電流を印加して、前記少なくとも３つの識別可能な抵抗状態を生成する書き込み部を備える半導体装置を備えた、電子機器。
１、１Ａ、１Ｂ 半導体装置
２ メモリセル
１０ 記憶素子
１１ 記憶層
１２ 磁化固定層
１３ トンネルバリア層
１４ 上部電極
１５ 下部電極
１６ フィラメント
１７、１９、２１２、２１３、２１３＿１、２１３＿２ 金属配線
１８、２１０、２１１ コンタクト
２０、２０Ａ、２０Ｂ 書き込み回路
２１、２１＿１、２１＿２ ブロートランジスタ
２１Ｄ、２１Ｄ＿１、２１Ｄ＿２ ドレイン領域
２１Ｇ、２１Ｇ＿１、２１Ｇ＿２ ゲート電極
２１Ｓ ソース領域
２２、２６ 昇圧回路
２３ 第１書き込み用スイッチ素子
２４ 第２書き込み用スイッチ素子
２７ 第３書き込み用スイッチ素子
２８ 第４書き込み用スイッチ素子
３０ 読出し回路
３１ 第１読み出し用スイッチ素子
３２ 第２読み出し用スイッチ素子
４０ 参照信号生成回路
４１〜４４ 第１〜第４スイッチ素子
４５ 第１参照抵抗
４６ 第２参照抵抗
５０ 比較器
６０、６０Ａ、６０Ｂ 制御回路
１００、１００Ｂ 半導体基板
１０１、１０１Ｂ ウェル領域
１０２ 層間絶縁膜
１０３ 素子分離領域
２００ メモリセルアレイ
２０１ メモリセル対
２１４ 素子領域
３０１ 撮像装置
３０２ 光学系
３０３ シャッタ装置
３０４ 固体撮像素子
３０５ 制御回路
３０６ 信号処理回路
３０７ モニタ
３０８ 不揮発性メモリ
３０９ ＯＴＰメモリ
ＷＬ１〜ＷＬｎ ワード線
ＢＬ１〜ＢＬｍ ビット線
ＳＬ１〜ＳＬｋ ソース線
Ｖｂｌｏｗ、Ｖｂｌｏｗ１、Ｖｂｌｏｗ２ ブロー電圧
Ｉｂｌｏｗ、Ｉｂｌｏｗ１、Ｉｂｌｏｗ２ ブロー電流
Ｔｂｌｏｗ、Ｔｂｌｏｗ１、Ｔｂｌｏｗ２ ブロー時間
Ｖｆｕｓｅ 書き込み電圧
Ｒｔｈ１ 第１閾値
Ｒｔｈ２ 第２閾値
Ｃｔｒｌ、ＳＷ、Ｓｒ１〜Ｓｒ６ 制御信号

Claims (17)

  1. 第１導電層と、第２導電層と、絶縁層とを有し、前記第１導電層と前記第２導電層とは少なくとも前記絶縁層を介して積層されており、前記第１導電層の状態と、前記第２導電層の状態と、前記絶縁層の状態との組合せを変えることにより、少なくとも３つの識別可能な抵抗状態が生成されるフィラメントを有した記憶素子と、
    前記記憶素子に対してブロー電流を印加して前記少なくとも３つの識別可能な抵抗状態を生成する書き込み部と、
    を備える半導体装置。
  2. 前記記憶素子は、磁化固定層と、該磁化固定層上に形成された前記第１の導電層としての第１電極と、記憶層と、該記憶層上に形成された前記第２導電層としての第２電極と、前記磁化固定層及び前記記憶層との間に形成された前記絶縁層としてのトンネルバリア層とを有する磁気トンネル接合素子である、
    請求項１に記載の半導体装置。
  3. 前記フィラメントの前記少なくとも３つの識別可能な抵抗状態が、初期状態、該初期状態よりも低抵抗な低抵抗状態、及び前記初期状態よりも高抵抗な高抵抗状態を含む、
    請求項１に記載の半導体装置。
  4. 前記低抵抗状態は、前記絶縁層にダメージが生じた状態であり、前記高抵抗状態は、前記第１導電層及び前記第２導電層の少なくとも一方にダメージが生じた状態である、
    請求項３に記載の半導体装置。
  5. 前記フィラメントの前記少なくとも３つの抵抗状態が、前記フィラメントのブロー条件により変化する、
    請求項１に記載の半導体装置。
  6. 前記フィラメントのブロー条件は、前記フィラメントの前記第１導電層から前記第２導電層への一方向にブロー電流を流すことを含む、
    請求項５に記載の半導体装置。
  7. 前記記憶素子の抵抗値に関する信号を読み出す読出し部と、
    前記少なくとも３つの識別可能な抵抗状態を判別するための閾値信号を生成する閾値信号生成部と、
    前記閾値信号生成部で生成した前記閾値信号と、前記読出し部で読み出した前記抵抗値に関する信号とを比較して前記少なくとも３つの抵抗状態を判別する判別部と、
    を更に備える請求項１に記載の半導体装置。
  8. 複数のワード線と、
    前記複数のワード線と直交する方向に配置された複数のビット線と、
    前記複数のワード線と前記複数のビット線との各交点に１つずつ配置されたメモリセルと、を備え、
    各前記メモリセルは、第１導電層と、第２導電層と、絶縁層とを有し、前記第１導電層と前記第２導電層とは少なくとも前記絶縁層を介して積層されており、前記第１導電層の状態と、前記第２導電層の状態と、前記絶縁層の状態との組合せを変えることにより、少なくとも３つの識別可能な抵抗状態が生成されるフィラメントを有した記憶素子と、ゲート端子が前記ワード線に接続され、ドレイン端子が前記ビット線に接続されたブロー用のトランジスタと、を有し、
    前記フィラメントに対して前記トランジスタを介してブロー電流を印加して、前記少なくとも３つの識別可能な抵抗状態を生成する書き込み部を備える、
    半導体装置。
  9. 前記ビット線の延伸方向に連続する各２本のワード線の間に該ワード線と平行に１本ずつ配置された複数のソース線を更に備え、
    前記各２本のワード線の延伸方向に並ぶ各メモリセルの前記トランジスタのソース端子が、前記各２本のワード線に挟まれた共通の１本の前記ソース線に接続されている、
    請求項８に記載の半導体装置。
  10. 前記記憶素子は、磁化固定層と、該磁化固定層上に形成された前記第１導電層としての第１電極と、記憶層と、該記憶層上に形成された前記第２導電層としての第２電極と、前記磁化固定層及び前記記憶層との間に形成された前記絶縁層としてのトンネルバリア層とを有する磁気トンネル接合素子である、
    請求項８に記載の半導体装置。
  11. 前記フィラメントの前記少なくとも３つの識別可能な抵抗状態が、初期状態、該初期状態よりも低抵抗な低抵抗状態、及び前記初期状態よりも高抵抗な高抵抗状態を含む、
    請求項８に記載の半導体装置。
  12. 前記低抵抗状態は、前記絶縁層にダメージが生じた状態であり、前記高抵抗状態は、前記第１導電層及び前記第２導電層の少なくとも一方にダメージが生じた状態である、
    請求項１１に記載の半導体装置。
  13. 前記フィラメントの前記少なくとも３つの識別可能な抵抗状態が、前記フィラメントのブロー条件により変化する、
    請求項８に記載の半導体装置。
  14. 前記フィラメントのブロー条件は、前記フィラメントの前記第１導電層から前記第２導電層への一方向にブロー電流を流すことを含む、
    請求項１３に記載の半導体装置。
  15. 前記記憶素子の抵抗値に関する信号を読み出す読出し部と、
    前記少なくとも３つの識別可能な抵抗状態を判別するための閾値信号を生成する閾値信号生成部と、
    前記閾値信号生成部で生成した前記閾値信号と、前記読出し部で読み出した前記抵抗値に関する信号とを比較して前記抵抗状態を判別する判別部と、
    を更に備える請求項８に記載の半導体装置。
  16. 第１導電層と、第２導電層と、絶縁層とを有し、前記第１導電層と前記第２導電層とは少なくとも前記絶縁層を介して積層されており、前記第１導電層の状態と、前記第２導電層の状態と、前記絶縁層の状態との組合せを変えることにより、少なくとも３つの識別可能な抵抗状態が生成されるフィラメントを有した記憶素子と、
    前記記憶素子に対してブロー電流を印加して前記少なくとも３つの識別可能な抵抗状態を生成する書き込み部と、を備える半導体装置を備えた、
    電子機器。
  17. 複数のワード線と、
    前記複数のワード線と直交する方向に配置された複数のビット線と、
    前記複数のワード線と前記複数のビット線との各交点に１つずつ配置されたメモリセルと、を備え、
    各前記メモリセルは、第１導電層と、第２導電層と、絶縁層とを有し、前記第１導電層と前記第２導電層とは少なくとも前記絶縁層を介して積層されており、前記第１導電層の状態と、前記第２導電層の状態と、前記絶縁層の状態との組合せを変えることにより、少なくとも３つの識別可能な抵抗状態が生成されるフィラメントを有した記憶素子と、ゲート端子が前記ワード線に接続され、ドレイン端子が前記ビット線に接続されたブロー用のトランジスタと、を有し、
    前記フィラメントに対して前記トランジスタを介してブロー電流を印加して、前記少なくとも３つの識別可能な抵抗状態を生成する書き込み部を備える半導体装置を備えた、
    電子機器。
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