JP2021136379A - 不揮発性記憶装置、半導体集積回路装置および電子機器 - Google Patents

Abstract

【課題】選択されていないメモリーセルにおけるデータの変化を抑制する不揮発性記憶装置、ならびに、かかる不揮発性記憶装置を備える半導体集積回路装置および電子機器を提供すること。【解決手段】第１の方向および第２の方向に配置されている複数のメモリーセルと、第１の方向に並ぶゲート電極にそれぞれ接続されている複数のワード線と、第３の方向に並ぶソース領域にそれぞれ接続されている複数のソース線と、第１の方向および第３の方向と交差する方向に並ぶドレイン領域にそれぞれ接続されている複数のビット線と、を備え、複数のメモリーセルは、第１ソース領域を有する第１メモリーセルと、第２ソース領域を有し、第１メモリーセルと隣り合う第２メモリーセルと、を含み、第１ソース領域および第２ソース領域は、互いに分離され、第１ソース領域と第２ソース領域とを電気的に接続する配線層を備えることを特徴とする不揮発性記憶装置。【選択図】図４

Description

本発明は、不揮発性記憶装置、半導体集積回路装置および電子機器に関するものである。

特許文献１には、複数のメモリーセルと、複数のワード線と、複数のソース線と、複数のビット線と、メモリー駆動回路と、を備える不揮発性記憶装置が開示されている。複数のメモリーセルは、第１の方向、および、第１の方向と交差する第２の方向に配置され、２次元マトリクス状に配置されている。また、ワード線は、第１の方向に延在し、ソース線は、第１の方向および第２の方向と交差する第３の方向に延在し、ビット線は、第２の方向に延在している。

また、第２の方向に隣り合う２つのメモリーセルでは、トランジスターのソース領域が共通になっている。そして、その共通のソース領域が１本のソース線に接続されている。これにより、メモリーセルの高集積化を図り、単位面積当たりの記憶容量の増加が図られている。

特開２０１９−１１７６７３号公報

しかしながら、２つのメモリーセルでトランジスターのソース領域を共通化すると、２つのメモリーセルの一方のみに書き込み動作や消去動作を行っているにもかかわらず、他方のメモリーセルの記憶状態に対する干渉（ディスターブ）が生じることがある。そうすると、他方のメモリーセルに記憶されているデータを読み出したとき、読み出し電流が変化してしまうおそれがある。つまり、他方のメモリーセルに記憶されているデータが変化してしまうおそれがある。

本発明の適用例に係る不揮発性記憶装置は、
第１の方向および前記第１の方向と交差する第２の方向に配置されている複数のメモリーセルと、
前記第１の方向に並ぶ前記メモリーセルのゲート電極にそれぞれ接続されている複数のワード線と、
前記第１の方向および前記第２の方向と交差する第３の方向に並ぶ前記メモリーセルのソース領域にそれぞれ接続されている複数のソース線と、
前記第１の方向および前記第３の方向と交差する方向に並ぶ前記メモリーセルのドレイン領域にそれぞれ接続されている複数のビット線と、
を備え、
前記複数のメモリーセルは、
第１ゲート電極、第１ソース領域および第１ドレイン領域を有する第１メモリーセルと、
第２ゲート電極、第２ソース領域および第２ドレイン領域を有し、前記第１メモリーセルと隣り合う第２メモリーセルと、
を含み、
前記第１ゲート電極および前記第２ゲート電極は、互いに分離され、
前記第１ソース領域および前記第２ソース領域は、互いに分離され、
前記第１ソース領域と前記第２ソース領域とを電気的に接続する配線層を備えることを特徴とする。

本発明の適用例に係る半導体集積回路装置は、
本発明の適用例に係る不揮発性記憶装置と、
プロセッサーと、
を備えることを特徴とする。

本発明の適用例に係る電子機器は、
本発明の適用例に係る不揮発性記憶装置を備えることを特徴とする。

第１実施形態に係る不揮発性記憶装置を示すブロック図である。 図１の不揮発性記憶装置におけるメモリーセルと配線との接続状態を示す回路図である。 図１の不揮発性記憶装置におけるメモリーセルと配線との接続状態を示す回路図である。 図２の不揮発性記憶装置におけるメモリーセルアレイのレイアウト図である。 図４に示す不揮発性記憶装置の一部の断面を模式的に示す図である。 第２実施形態に係る不揮発性記憶装置におけるメモリーセルと配線との接続状態を示す回路図である。 図６に示す不揮発性記憶装置におけるメモリーセルアレイのレイアウト図である。 第３実施形態に係る不揮発性記憶装置におけるメモリーセルと配線との接続状態を示す回路図である。 図８に示す不揮発性記憶装置におけるメモリーセルアレイのレイアウト図である。 第４実施形態に係る不揮発性記憶装置におけるメモリーセルと配線との接続状態を示す回路図である。 図１０に示す不揮発性記憶装置におけるメモリーセルアレイのレイアウト図である。 第５実施形態に係る不揮発性記憶装置におけるメモリーセルと配線との接続状態を示す回路図である。 図１２に示す不揮発性記憶装置におけるメモリーセルアレイのレイアウト図である。 第６実施形態に係る不揮発性記憶装置におけるメモリーセルと配線との接続状態を示す回路図である。 図１４に示す不揮発性記憶装置におけるメモリーセルアレイのレイアウト図である。 第７実施形態に係る不揮発性記憶装置におけるメモリーセルと配線との接続状態を示す回路図である。 図１６に示す不揮発性記憶装置におけるメモリーセルアレイのレイアウト図である。 実施形態に係る電子機器の構成例を示すブロック図である。

以下、本発明の不揮発性記憶装置、半導体集積回路装置および電子機器の好適な実施形態を添付図面に基づいて詳細に説明する。

１．第１実施形態
まず、第１実施形態に係る不揮発性記憶装置について説明する。

図１は、第１実施形態に係る不揮発性記憶装置を示すブロック図である。図２および図３は、それぞれ、図１の不揮発性記憶装置におけるメモリーセルと配線との接続状態を示す回路図である。図４は、図２の不揮発性記憶装置におけるメモリーセルアレイのレイアウト図である。なお、図２および図４では、互いに直交する２つの軸として、Ｘ軸およびＹ軸を設定している。そして、Ｘ軸の延在方向を「第１の方向」といい、Ｙ軸の延在方向を「第２の方向」という。また、図２の左上から右下に至る方向を「第３の方向」という。

不揮発性記憶装置としては、例えば、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型のフラッシュメモリー、フローティングゲート型のフラッシュメモリー等が挙げられるが、ここでは、一例として、ＭＯＮＯＳ型のフラッシュメモリーについて説明する。

１．１．不揮発性記憶装置の概要
図１に示す不揮発性記憶装置１は、メモリーセルアレイ１０と、電源回路２０と、ワード線駆動回路３０と、ソース線駆動回路４０ａ、４０ｂと、スイッチ回路５０と、メモリー制御回路６０と、を備えている。図１に示す不揮発性記憶装置１は、後述する半導体集積回路装置に単体で内蔵されていてもよいし、プロセッサーまたは所定の機能を有する回路ブロック等とともに半導体集積回路装置に内蔵されてマイクロコンピューター等を構成していてもよい。

メモリーセルアレイ１０は、第１の方向（図１のＸ軸方向）および第２の方向（図１のＹ軸方向）に配置された複数のメモリーセルＭＣを有している。図１には、一例として、４×４の２次元マトリクス状に配置された１６個のメモリーセルＭＣが示されている。なお、図１では、メモリーセルＭＣや配線が簡略化されている。

また、不揮発性記憶装置１は、図２および図４に示すように、複数のワード線ＷＬ０、ＷＬ１、・・・と、複数のソース線ＳＬ０、ＳＬ１、・・・と、複数のビット線ＢＬ０、ＢＬ１、・・・と、を備えている。複数のワード線ＷＬ０、ＷＬ１、・・・は、第１の方向に並ぶメモリーセルの列にそれぞれ接続されている。複数のソース線ＳＬ０、ＳＬ１、・・・は、第１の方向および第２の方向と交差する第３の方向に並ぶメモリーセルの列にそれぞれ接続されている。複数のビット線ＢＬ０、ＢＬ１、・・・は、第２の方向に並ぶメモリーセルの列にそれぞれ接続されている。なお、本実施形態に係る第３の方向は、第１の方向に対して３１５°の角度をなす方向とする。なお、第３の方向は、第１の方向および第２の方向の双方と交差する方向であればよく、したがって、第１の方向に対する第３の方向の角度はこれに限定されない。

電源回路２０には、基準電源電位ＶＳＳと、データ書き込みおよびデータ消去用の高電源電位ＶＰＰと、ロジック回路用のロジック電源電位ＶＤＤと、負電源電位ＶＮＮと、が外部から供給される。本実施形態では、一例として、基準電源電位ＶＳＳが接地電位０Ｖであり、高電源電位ＶＰＰが５Ｖ〜１０Ｖであり、ロジック電源電位ＶＤＤが１．２Ｖ〜１．８Ｖであり、負電源電位ＶＮＮが−５．０Ｖ〜−３．０Ｖである。

また、電源回路２０は、外部から供給される電源電位を昇圧または降圧し、他の電源電位を生成する機能を有していてもよい。この場合、電源回路２０は、メモリー制御回路６０の制御の下、例えば、高電源電位ＶＰＰ、ロジック電源電位ＶＤＤ、または、ロジック電源電位ＶＤＤを昇圧して得られる昇圧電位を、必要に応じて不揮発性記憶装置１の各部に供給する。

ワード線駆動回路３０は、複数のワード線ＷＬ０、ＷＬ１、・・・に接続されており、メモリー制御回路６０の制御の下、複数のワード線ＷＬ０、ＷＬ１、・・・を駆動する。ソース線駆動回路４０ａ、４０ｂは、複数のソース線ＳＬ０、ＳＬ１、・・・に接続されており、メモリー制御回路６０の制御の下、複数のソース線ＳＬ０、ＳＬ１、・・・を駆動する。

なお、複数のソース線ＳＬ０、ＳＬ１、・・・は、それぞれ、第１の方向および第２の方向の双方に交差する斜め方向（第３の方向）に延在する部分を有しているので、ソース線駆動回路４０ａ、４０ｂは、メモリーセルアレイ１０の両側、つまり、図１の左右両側に分離して配置されている。また、ソース線駆動回路４０ａ、４０ｂを一体化する場合には、メモリーセルアレイ１０の片側において、例えば、図１中の上下方向に長いソース線駆動回路を設けるようにすればよい。

スイッチ回路５０は、例えば、複数のビット線ＢＬ０、ＢＬ１、・・・とメモリー制御回路６０とにそれぞれ接続された複数のトランジスターと、複数のビット線ＢＬ０、ＢＬ１、・・・と基準電源電位ＶＳＳの配線とにそれぞれ接続された複数のトランジスターと、複数のビット線ＢＬ０、ＢＬ１、・・・とロジック電源電位ＶＤＤの配線とにそれぞれ接続された複数のトランジスターと、を含んでいる。これらのトランジスターは、メモリー制御回路６０の制御の下、オン状態またはオフ状態となる。

メモリー制御回路６０は、スイッチ回路５０を介して複数のビット線ＢＬ０、ＢＬ１、・・・に接続されたセンスアンプ６１と、不揮発性記憶装置１の各部を制御するロジック回路と、を含んでいる。ここで、ワード線駆動回路３０、ソース線駆動回路４０ａ、４０ｂ、スイッチ回路５０、および、センスアンプ６１は、複数のメモリーセルＭＣを駆動するためのメモリー駆動回路を構成している。メモリー制御回路６０のロジック回路は、複数のメモリーセルＭＣに書き込み動作（プログラム）、消去動作（イレース）、または、読み出し動作（リード）を行わせるように、メモリー駆動回路および電源回路２０を制御する。

メモリー制御回路６０には、チップセレクト信号ＣＳ、モードセレクト信号ＭＳ、クロック信号ＣＫ、および、アドレス信号ＡＤが供給される。メモリー制御回路６０は、チップセレクト信号ＣＳによって不揮発性記憶装置１が選択されたときに、モードセレクト信号ＭＳにしたがって、不揮発性記憶装置１を書き込みモード、消去モード、または、読み出しモードに設定し、クロック信号ＣＫに同期して制御動作を行う。

書き込みモードでは、メモリー制御回路６０は、書き込みデータの入力を受け付け、アドレス信号ＡＤにしたがって選択されたメモリーセルＭＣにデータを書き込むように不揮発性記憶装置１の各部の作動を制御する。

消去モードでは、メモリー制御回路６０は、アドレス信号ＡＤにしたがって選択されたメモリーセルＭＣのデータを消去するように不揮発性記憶装置１の各部の作動を制御する。

読み出しモードでは、メモリー制御回路６０は、アドレス信号ＡＤにしたがって選択されたメモリーセルＭＣからデータを読み出すように不揮発性記憶装置１の各部の作動を制御し、読み出しデータを出力する。例えば、メモリー制御回路６０は、スイッチ回路５０を制御することにより、選択されたメモリーセルＭＣに接続されているビット線をセンスアンプ６１に接続する。

センスアンプ６１は、選択されたメモリーセルＭＣに接続されているビット線にビット線選択電圧を印加して、選択されたメモリーセルＭＣに流れる読み出し電流をリファレンスセルに流れる電流と比較することにより、そのメモリーセルＭＣに記憶されているデータが「１」であるか「０」であるかを判定する。

１．２．メモリーセルと配線との接続
図２には、図１に示すメモリーセルアレイ１０の一部の領域に配置された１６個のメモリーセルＭＣ００、ＭＣ０２、・・・と、ワード線ＷＬ０、ＷＬ１、・・・と、ソース線ＳＬ０、ＳＬ１、・・・と、ビット線ＢＬ０、ＢＬ１、・・・と、が示されている。なお、図２では、図示の都合上、図４に示す連結線ＣＬ０、ＣＬ１、・・・・の図示を省略している。

メモリーセルＭＣ００、ＭＣ０２、・・・は、それぞれ、半導体基板上に配置された第１の酸化シリコン膜と、第１の酸化シリコン膜上に配置された窒化シリコン膜と、窒化シリコン膜上に配置された第２の酸化シリコン膜と、第２の酸化シリコン膜上に配置されたゲート電極Ｇと、ゲート電極Ｇの両側の半導体基板内に配置された第１の不純物領域および第２の不純物領域（ソース領域Ｓおよびドレイン領域Ｄ）と、を含むメモリーセルトランジスターで構成される。以下、メモリーセルトランジスターを、単に「トランジスター」ともいう。

半導体基板は、例えば、Ｐ型の不純物を含有するシリコンで構成され、ゲート電極Ｇは、不純物がドープされて導電性を有するポリシリコンで構成されている。また、ソース領域Ｓおよびドレイン領域Ｄは、それぞれ、例えば、Ｎ型の不純物がドープされたシリコンで構成されている。

このようなメモリーセルＭＣ００、ＭＣ０２、・・・では、第１の酸化シリコン膜（トンネル膜）との界面近傍の窒化シリコン膜に存在する離散トラップにおいて、電荷（電子）を蓄積する。それにより、トランジスターの閾値電圧が変化するので、それに基づいてデータを記憶することができる。このようなチャージトラップ型のメモリーセルの場合には、絶縁膜である窒化シリコン膜に電荷が蓄積されるので、トンネル膜の膜厚を薄くすることにより、データの書き込み電圧を低くすることができる。

例えば、ワード線ＷＬ１は、第１の方向に並ぶ複数のメモリーセルＭＣ１０、ＭＣ１２、ＭＣ１４、・・・のトランジスターのゲート電極Ｇに接続されている。同様に、他のワード線も、第１の方向に並ぶ複数のメモリーセルのトランジスターのゲート電極Ｇに接続されている。

例えば、ソース線ＳＬ１は、第３の方向に並ぶ複数のメモリーセルＭＣ１０およびＭＣ０２のトランジスターのソース領域Ｓに接続されている。同様に、他のソース線も、第３の方向に並ぶ複数のメモリーセルのトランジスターのソース領域Ｓに接続されている。

例えば、ビット線ＢＬ０は、第２の方向に並ぶ複数のメモリーセルＭＣ００、ＭＣ１０、・・・のトランジスターのドレイン領域Ｄに接続されている。同様に、他のビット線も、第２の方向に配置された複数のメモリーセルのトランジスターのドレイン領域Ｄに接続されている。

１．３．メモリーセルおよび配線のレイアウト
図４には、図２の回路図に対応するレイアウトの例が示されている。すなわち、図４には、１６個のメモリーセルＭＣ００、ＭＣ０２、・・・と、ワード線ＷＬ０、ＷＬ１、・・・と、ソース線ＳＬ０、ＳＬ１、・・・と、ビット線ＢＬ０、ＢＬ１、・・・と、配線層としての連結線ＣＬ０、ＣＬ１、・・・と、が示されている。なお、図４では、絶縁膜の図示を省略している。

図４においては、メモリーセルＭＣ００、ＭＣ１０、・・・のトランジスターのソース領域およびドレイン領域にハッチングを施している。ソース領域およびドレイン領域は、第２の方向に並び、列をなしている。また、その列は、第１の方向に並んでいる。

ワード線ＷＬ０、ＷＬ１、・・・は、それぞれ、第１の方向（図４のＸ軸方向）に並ぶ複数のメモリーセルのトランジスターのゲート電極を第１の方向に延長することによって構成されている。

ソース線ＳＬ０、ＳＬ１、・・・および連結線ＣＬ０、ＣＬ１、・・・は、それぞれ、第１の配線層に設けられたメタル配線で構成されている。この第１の配線層は、ゲート電極等が形成された半導体基板上に、第１の層間絶縁膜を介して配置されている。

ビット線ＢＬ０、ＢＬ１、・・・は、それぞれ、第２の配線層に設けられたメタル配線で構成されている。この第２の配線層は、第１の配線層等が形成された半導体基板上に第２の層間絶縁膜を介して配置されている。

なお、ソース線ＳＬ０、ＳＬ１、・・・および連結線ＣＬ０、ＣＬ１、・・・と、ビット線ＢＬ０、ＢＬ１、・・・の配置は、必要に応じて、上記の配置とは異なっていてもよい。つまり、配置順序が上記と逆であってもよい。

また、第３の配線層には、図１に示すスイッチ回路５０に接続される複数のビット線ＢＬ０、ＢＬ１、・・・の中継部分の他、図示しないリファレンスセルのトランジスターのドレイン領域を図１に示すセンスアンプ６１に接続するメタル配線や、リファレンスセルのトランジスターのソース領域を基準電源電位ＶＳＳの配線に接続するメタル配線等が設けられている。この第３の配線層は、第２の配線層等が形成された半導体基板上に第３の層間絶縁膜を介して配置されている。

ここで、連結線ＣＬ０、ＣＬ１、・・・は、図４のＹ軸方向（第２の方向）に並ぶ２つのメモリーセルの、互いに離間するソース領域同士を電気的に接続する配線層である。本実施形態では、図４に示す１６個のメモリーセルＭＣ００、ＭＣ０２、・・・のうち、メモリーセルＭＣ１０を第１メモリーセルとし、そのＹ軸方向に隣り合うメモリーセルＭＣ２１を第２メモリーセルとする。

メモリーセルＭＣ１０（第１メモリーセル）は、第１ゲート電極Ｇ１、第１ソース領域Ｓ１および第１ドレイン領域Ｄ１を有する。

メモリーセルＭＣ２１（第２メモリーセル）は、第２ゲート電極Ｇ２、第２ソース領域Ｓ２および第２ドレイン領域Ｄ２を有する。

そして、第１ゲート電極Ｇ１および第２ゲート電極Ｇ２は、互いに分離されている。同様に、第１ソース領域Ｓ１および第２ソース領域Ｓ２も、互いに分離されている。なお、メモリーセルＭＣ１０、ＭＣ２１以外のメモリーセルについても、これと同様の構成を有している。

また、第１ソース領域Ｓ１と第２ソース領域Ｓ２とを電気的に接続する配線層として、第２の方向に延在する連結線ＣＬ１が設けられている。この連結線ＣＬ１を設けることにより、第１ソース領域Ｓ１および第２ソース領域Ｓ２は、互いに分離されているものの、電気的には同電位になっている。

なお、本実施形態では、連結線ＣＬ０、ＣＬ１、・・・が、ソース線ＳＬ０、ＳＬ１、・・・の一部と重複している。これにより、ソース線ＳＬ０、ＳＬ１、・・・は、斜め方向（第３の方向）に延在する部分と、連結線ＣＬ０、ＣＬ１、・・・と重複し、第２の方向に延在する部分と、を含む。

１．４．不揮発性記憶装置の動作
次に、不揮発性記憶装置１の動作について説明する。

不揮発性記憶装置１のスタンバイ時には、メモリー駆動回路は、複数のワード線ＷＬ０、ＷＬ１、・・・、複数のソース線ＳＬ０、ＳＬ１、・・・、および、複数のビット線ＢＬ０、ＢＬ１、・・・の全てを、ハイインピーダンス状態（オープン状態）または接地電位０Ｖに設定する。これにより、全てのメモリーセルにおいて、トランジスターがオフ状態となり、トランジスターには電流が流れない。

データの書き換え時には、メモリー駆動回路は、複数のワード線ＷＬ０、ＷＬ１、・・・のうち、選択されたメモリーセルに接続されたワード線にワード線選択電圧を印加する。また、それとともに、メモリー駆動回路は、複数のワード線ＷＬ０、ＷＬ１、・・・のうち、選択されたメモリーセルに接続されたワード線以外のワード線にワード線非選択電圧を印加する。

さらに、メモリー駆動回路は、複数のソース線ＳＬ０、ＳＬ１、・・・のうち、選択されたメモリーセルに接続されたソース線にソース線選択電圧を印加する。また、それとともに、メモリー駆動回路は、複数のソース線ＳＬ０、ＳＬ１、・・・のうち、選択されたメモリーセルに接続されたソース線以外のソース線にソース線非選択電圧を印加するか、または、ハイインピーダンス状態に設定する。

さらに、メモリー駆動回路は、複数のビット線ＢＬ０、ＢＬ１、・・・のうち、選択されたメモリーセルに接続されたビット線にビット線選択電圧を印加するか、または、ハイインピーダンス状態に設定する。また、それとともに、複数のビット線ＢＬ０、ＢＬ１、・・・のうち、選択されたメモリーセルに接続されたビット線以外のビット線にビット線非選択電圧を印加するか、または、ハイインピーダンス状態に設定する。

なお、メモリーセルに流れる電流を低減するためには、非選択のソース線および非選択のビット線のうち、少なくとも一方をハイインピーダンス状態にすることが望ましい。

前述したように、本実施形態に係る不揮発性記憶装置１では、ワード線ＷＬ０、ＷＬ１、・・・、ソース線ＳＬ０、ＳＬ１、・・・、および、ビット線ＢＬ０、ＢＬ１、・・・が、互いに異なる方向に並ぶメモリーセルＭＣの列に接続されている。このため、ワード線ＷＬ０、ＷＬ１、・・・、ソース線ＳＬ０、ＳＬ１、・・・、および、ビット線ＢＬ０、ＢＬ１、・・・に選択電圧を印加して１つのメモリーセルを選択することにより、メモリーセル単位でデータの消去を可能とし、プリプログラムを不要として、１ビット単位で短時間にデータを書き換えることができる。

また、選択されたメモリーセルにおいてデータの書き換えを行う際に、選択されていないメモリーセルに接続されたワード線ＷＬ０、ＷＬ１、・・・、ソース線ＳＬ０、ＳＬ１、・・・、および、ビット線ＢＬ０、ＢＬ１、・・・のうち、少なくとも２つには選択電圧が印加されないので、選択されていないメモリーセルに対するストレスが緩和される。これにより、選択されていないメモリーセルのデータの意図しない変化や、メモリーセルの劣化等を抑制することができる。

なお、メモリー駆動回路は、第１の書き換えモードにおいて、同時に１つのメモリーセルを選択し、第２の書き換えモードにおいて、同時に複数のメモリーセルを選択するように動作してもよい。これにより、第１の書き換えモードにおいては、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）と同様にメモリーセル単位でデータを書き換えることによってプリプログラムを不要とし、第２の書き換えモードにおいては、従来のフラッシュメモリーと同様にブロック単位でデータを書き換えることができる。書き換えモードは、書き込みモードと消去モードとを含んでいる。以下、書き込みモード、消去モード、および、読み出しモードにおける不揮発性記憶装置１の動作について説明する。

１．４．１．書き込みモード
図２は、メモリーセルＭＣ１０を選択した例である。メモリーセルＭＣ１０を選択するためには、メモリーセルＭＣ１０に接続されたワード線ＷＬ１、ソース線ＳＬ１およびビット線ＢＬ０がそれぞれ選択状態に設定される。図２では、選択状態にある配線の符号を枠で囲んでいる。データの書き込み時には、ワード線駆動回路３０は、ワード線ＷＬ１を書き込みモードの選択状態に設定するため、ワード線ＷＬ１にワード線選択電圧として、例えば７．５Ｖを印加する。一方、非選択のワード線にはワード線非選択電圧として、例えば１．８Ｖを印加する。

また、ソース線駆動回路４０ａ、４０ｂは、ソース線ＳＬ１を書き込みモードの選択状態に設定するため、ソース線ＳＬ１にソース線選択電圧として、例えば７．５Ｖを印加する。一方、非選択のソース線にはソース線非選択電圧として、例えば１．８Ｖを印加するか、または、ハイインピーダンス状態に設定する。

さらに、スイッチ回路５０は、ビット線ＢＬ０を書き込みモードの選択状態に設定するため、ビット線ＢＬ０にビット線選択電圧として、例えば０Ｖを印加する。一方、非選択のビット線にはビット線非選択電圧として、例えば１．８Ｖを印加するか、または、ハイインピーダンス状態に設定する。

したがって、メモリー駆動回路は、データの書き込み時、複数のメモリーセルのうち、選択されたメモリーセルＭＣ１０のゲート電極Ｇ、ソース領域Ｓおよびドレイン領域Ｄに、例えば選択電圧を印加する。一方、複数のメモリーセルのうち、選択されたメモリーセルＭＣ１０以外のメモリーセルのゲート電極Ｇ、ソース領域Ｓおよびドレイン領域Ｄのうち、少なくとも２つに選択電圧を印加しない。

以上により、選択されたメモリーセルＭＣ１０において、トランジスターのゲート電極Ｇに例えばワード線選択電圧が印加され、ソース領域Ｓに例えばソース線選択電圧が印加され、ドレイン領域Ｄに例えばビット線選択電圧が印加される。

その結果、トランジスターがオン状態となり、トランジスターのソース領域Ｓからドレイン領域Ｄに向けて電流が流れる。その電流によって発生したホットキャリア（電子）がトランジスターの窒化シリコン膜に注入されることにより、窒化シリコン膜に負の電荷が蓄積されるので、トランジスターの閾値電圧が上昇する。このようにして、選択されたメモリーセルＭＣ１０にデータ「０」が書き込まれる。

一方、選択されていないメモリーセルにおいては、トランジスターのゲート電極Ｇ、ソース領域Ｓおよびドレイン領域Ｄのうち、少なくとも２つには選択電圧が印加されないので、ソース領域Ｓとドレイン領域Ｄとの間に電流が流れず、トランジスターの閾値電圧は変化しない。

１．４．２．第１の消去モード
メモリーセルＭＣ１０におけるデータの第１の消去モード時には、ワード線駆動回路３０は、ワード線ＷＬ１を第１の消去モードの選択状態に設定するため、選択されたワード線ＷＬ１にワード線選択電圧として、例えば−３．０Ｖを印加する。一方、非選択のワード線にはワード線非選択電圧として、例えば１．８Ｖを印加する。

また、ソース線駆動回路４０ａ、４０ｂは、ソース線ＳＬ１を第１の消去モードの選択状態に設定するため、選択されたソース線ＳＬ１にソース線選択電圧として、例えば７．５Ｖを印加する。一方、非選択のソース線にはソース線非選択電圧として、例えば１．８Ｖを印加するか、または、ハイインピーダンス状態に設定する。

さらに、スイッチ回路５０は、ビット線ＢＬ０を第１の消去モードの選択状態に設定するため、選択されたビット線ＢＬ０にビット線選択電圧として、例えば０Ｖを印加するか、または、ハイインピーダンス状態を設定する。一方、非選択のビット線にはビット線非選択電圧として、例えば１．８Ｖを印加するか、または、ハイインピーダンス状態に設定する。なお、メモリーセルＭＣ１０に流れる電流を低減するためには、選択されたビット線ＢＬ０をハイインピーダンス状態に設定することが望ましい。

以上により、選択されたメモリーセルＭＣ１０において、トランジスターのゲート電極Ｇに例えばワード線選択電圧が印加され、ソース領域Ｓに例えばソース線選択電圧が印加され、ドレイン領域Ｄにビット線選択電圧が印加されるか、または、ハイインピーダンス状態に設定される。

その結果、トランジスターのソース領域Ｓの電圧に対してゲート電極Ｇに低い電圧が印加され、それらの差が所定の値を超えることにより、トランジスターの窒化シリコン膜に蓄積されている負の電荷（電子）がソース領域Ｓ側に放出されるので、トランジスターの閾値電圧が低下する。このようにして、選択されたメモリーセルＭＣ１０のデータが消去状態を表す「１」になる。

一方、選択されていないメモリーセルにおいては、トランジスターのゲート電極Ｇ、ソース領域Ｓおよびドレイン領域Ｄのうち、少なくとも２つには選択電圧が印加されないので、ソース領域Ｓの電圧とゲート電極Ｇの電圧との差が所定の値を超えず、トランジスターの閾値電圧は変化しない。

１．４．３．第２の消去モード
第２の消去モード時には、図３に示す例において、１ワード分のメモリーセルＭＣ１０、ＭＣ１２、ＭＣ１４、ＭＣ１６が選択されている。したがって、第２の消去モード時には、メモリーセルＭＣ１０、ＭＣ１２、ＭＣ１４、ＭＣ１６に接続されたワード線ＷＬ１、および、全てのソース線が選択される。図３では、選択状態にある配線の符号を枠で囲んでいる。

１ワード分のメモリーセルＭＣ１０、ＭＣ１２、ＭＣ１４、ＭＣ１６におけるデータの一括消去時には、ワード線駆動回路３０は、ワード線ＷＬ１を第２の消去モードの選択状態に設定するため、選択されたワード線ＷＬ１にワード線選択電圧として、例えば−３．０Ｖを印加する。一方、非選択のワード線にはワード線非選択電圧として、例えば１．８Ｖを印加する。

また、ソース線駆動回路４０ａ、４０ｂは、全てのソース線を第２の消去モードの選択状態に設定するため、全てのソース線にソース線選択電圧として、例えば７．５Ｖを印加する。
さらに、スイッチ回路５０は、全てのビット線をハイインピーダンス状態に設定する。

以上により、選択された１ワード分のメモリーセルＭＣ１０、ＭＣ１２、ＭＣ１４、ＭＣ１６において、トランジスターのゲート電極Ｇに例えばワード線選択電圧が印加され、ソース領域Ｓに例えばソース線選択電圧が印加され、ドレイン領域Ｄが例えばハイインピーダンス状態に設定される。

その結果、トランジスターのソース領域Ｓの電圧よりも低い電圧がゲート電極Ｇに印加され、それらの差が所定の値を超えることにより、トランジスターの窒化シリコン膜に蓄積されていた負の電荷（電子）がソース領域Ｓ側に放出されるので、トランジスターの閾値電圧が低下する。このようにして、選択された１ワード分のメモリーセルＭＣ１０、ＭＣ１２、ＭＣ１４、ＭＣ１６のデータが消去状態を表す「１」になる。

一方、非選択のメモリーセルにおいては、トランジスターのソース領域Ｓにソース線選択電圧が印加されるが、ゲート電極Ｇおよびドレイン領域Ｄには選択電圧が印加されない。その結果、トランジスターのソース領域Ｓの電圧よりも低い電圧がゲート電極Ｇに印加されても、それらの差が所定の値を超えないので、トランジスターの閾値電圧は変化しない。

データの書き換え時に、非選択のワード線に基準電源電位ＶＳＳ（０Ｖ）を印加してもよいが、非選択のメモリーセルにおいてトランジスターのソース領域Ｓにソース線選択電圧、例えば、７．５Ｖが印加される場合には、メモリーセルが消去状態になり易く、メモリーセルの劣化によって書き換え可能回数が制限されてしまう。

そこで、非選択のワード線に基準電源電位ＶＳＳよりも高くワード線選択電圧よりも低い中間的なワード線非選択電圧、例えば、１．８Ｖを印加することにより、非選択のメモリーセルに過剰な電圧ストレスが加わらないようにすることができる。なお、ワード線非選択電圧は、非選択のメモリーセルにおいてトランジスターがオン状態とならない電圧にする必要がある。

１．４．４．読み出しモード
データの読み出し時には、ワード線駆動回路３０は、ワード線ＷＬ１を読み出しモードの選択状態に設定するため、選択されたワード線ＷＬ１にワード線選択電圧として、例えば１．８Ｖを印加する。一方、非選択のワード線にはワード線非選択電圧として、例えば０Ｖを印加するか、または、ハイインピーダンス状態に設定する。

また、ソース線駆動回路４０ａ、４０ｂは、ソース線ＳＬ１を読み出しモードの選択状態に設定するため、選択されたソース線ＳＬ１にソース線選択電圧として、例えば０Ｖを印加する。一方、非選択のソース線をハイインピーダンス状態に設定する。

さらに、スイッチ回路５０およびセンスアンプ６１は、選択されたビット線ＢＬ１にビット線選択電圧として、例えば１Ｖを印加する。一方、非選択のビット線をハイインピーダンス状態に設定する。

これにより、選択されたメモリーセルＭＣ１０において、トランジスターのゲート電極Ｇに例えばワード線選択電圧が印加され、ソース領域Ｓに例えばソース線選択電圧が印加され、ドレイン領域Ｄに例えばビット線選択電圧が印加される。

その結果、トランジスターのドレイン領域Ｄからソース領域Ｓに向けてドレイン電流が流れる。ドレイン電流の大きさは、トランジスターの窒化シリコン膜に蓄積されている負の電荷の量によって異なるので、センスアンプ６１は、ドレイン電流の大きさに基づいてメモリーセルＭＣ１０からデータを読み出すことができる。

１．５．ソース領域の分離
ここで、従来の不揮発性記憶装置では、前述したように、隣り合うメモリーセルのソース領域同士が１つのソース領域を共有していた。この場合、この共通のソース領域に接続されたソース線に選択電圧が印加されると、共通のソース領域に電荷が生成、蓄積される。そして、２つのメモリーセルのうち、例えば、ワード線に選択電圧が印加された一方のメモリーセルだけでなく、ワード線に選択電圧が印加されていない他方のメモリーセルにも、電荷が流入し、ゲート領域（窒化シリコン膜）に捕獲されてしまうという現象が生じていた。この現象が、ディスターブの原因の１つであると考えられる。

これに対し、本実施形態では、図４に示すように、互いに隣り合うメモリーセルＭＣ１０（第１メモリーセル）およびメモリーセルＭＣ２１（第２メモリーセル）において、第１ソース領域Ｓ１と第２ソース領域Ｓ２とが分離されている。そして、第１ソース領域Ｓ１および第２ソース領域Ｓ２は、互いに連結線ＣＬ１で電気的に接続されている。

図５は、図４に示す不揮発性記憶装置の一部の断面を模式的に示す図である。
図５に示すメモリーセルＭＣ１０（第１メモリーセル）は、第１ソース領域Ｓ１とソース線ＳＬ１とを電気的に接続する第１コンタクト部ＣＮＴ１を有する。図５に示すメモリーセルＭＣ２１（第２メモリーセル）は、第２ソース領域Ｓ２とソース線ＳＬ１とを電気的に接続する第２コンタクト部ＣＮＴ２を有する。

例えば、図５に示すソース線ＳＬ１に選択電圧が印加され、第１ソース領域Ｓ１または第２ソース領域Ｓ２の一方に電荷が生成、蓄積されたとしても、他方への電荷の移動が抑制される。このような作用が生じる理由の１つとしては、第１ソース領域Ｓ１と第２ソース領域Ｓ２とが連結線ＣＬ１を介して電気的に接続されていたとしても、他方のソース領域から電荷が流れ出る先が存在しなければ、一方のソース領域からソース線ＳＬ１に流れ出した電荷が、他方のソース領域に流れ込むことなく電源回路２０に流れ込む、ということが挙げられる。

また、第１コンタクト部ＣＮＴ１および第２コンタクト部ＣＮＴ２の電気抵抗がソース線ＳＬ１の電気抵抗より高い場合には、その抵抗の差も、他方への電荷の移動が抑制される理由となる。図５に示すように、第１コンタクト部ＣＮＴ１および第２コンタクト部ＣＮＴ２は、それぞれ、例えば１０Ω程度の電気抵抗を有している。一方、第１コンタクト部ＣＮＴ１と第２コンタクト部ＣＮＴ２とを接続するソース線ＳＬ１（連結線ＣＬ１）の電気抵抗は、例えば１Ω程度である。このような場合、他方のソース領域への電荷の移動が抑制されやすい。

これらの理由により、選択されていないメモリーセルのゲート領域（窒化シリコン膜）に電荷が捕獲されてしまうという現象が抑制される。その結果、ディスターブが抑制され、選択されていないメモリーセルに記憶されているデータが変化してしまうという問題の発生を抑制することができる。

以上のように、本実施形態に係る不揮発性記憶装置１は、複数のメモリーセルＭＣと、複数のワード線ＷＬ０、ＷＬ１、・・・と、複数のソース線ＳＬ０、ＳＬ１、・・・と、複数のビット線ＢＬ０、ＢＬ１、・・・と、配線層である複数の連結線ＣＬ０、ＣＬ１、・・・と、を備えている。複数のメモリーセルＭＣは、第１の方向（図１のＸ軸方向）および第２の方向（図１のＹ軸方向）に配置されている。複数のワード線ＷＬ０、ＷＬ１、・・・は、第１の方向に並ぶメモリーセルＭＣのゲート電極Ｇにそれぞれ接続されている。複数のソース線ＳＬ０、ＳＬ１、・・・は、第１の方向および第２の方向と交差する第３の方向に並ぶメモリーセルＭＣのソース領域Ｓにそれぞれ接続されている。複数のビット線ＢＬ０、ＢＬ１、・・・は、第１の方向および第３の方向と交差する方向（第２の方向）に並ぶメモリーセルＭＣのドレイン領域Ｄにそれぞれ接続されている。

また、複数のメモリーセルＭＣは、メモリーセルＭＣ１０（第１メモリーセル）と、メモリーセルＭＣ２１（第２メモリーセル）と、を含んでいる。このうち、メモリーセルＭＣ１０は、第１ゲート電極Ｇ１、第１ソース領域Ｓ１および第１ドレイン領域Ｄ１を有する。また、メモリーセルＭＣ２１は、第２ゲート電極Ｇ２、第２ソース領域Ｓ２および第２ドレイン領域Ｄ２を有する。さらに、第１ゲート電極Ｇ１および第２ゲート電極Ｇ２は、互いに分離され、第１ソース領域Ｓ１および第２ソース領域Ｓ２も、互いに分離されている。そして、複数の連結線ＣＬ０、ＣＬ１、・・・は、第１ソース領域Ｓ１と第２ソース領域Ｓ２とを電気的に接続している。

このような構成によれば、選択されていないメモリーセルのゲート領域に電荷が捕獲されてしまうという現象が抑制される。このため、ディスターブが抑制され、選択されていないメモリーセルに記憶されているデータが変化してしまうという問題の発生を抑制することができる。

また、本実施形態では、図４に示すように、第１ソース領域Ｓ１および第２ソース領域Ｓ２が、第２の方向（図４のＹ軸方向）に並んでいる。このため、第２の方向に隣り合う２つのメモリーセルＭＣ１０、ＭＣ２１を、１本の共通のソース線ＳＬ１に接続させることができる。これらのメモリーセルＭＣ１０、ＭＣ２１以外についても、同様である。このような構成により、複数のメモリーセルを高集積化して、単位面積当りの記憶容量を増加させることができる。

一方、本実施形態では、図４に示すように、例えば、メモリーセルＭＣ３１とメモリーセルＭＣ２１との間で、１つのドレイン領域を共有している。具体的には、メモリーセルＭＣ３１は、第３ゲート電極Ｇ３、第３ソース領域Ｓ３および第３ドレイン領域Ｄ３を有する。そして、メモリーセルＭＣ３１の第３ドレイン領域Ｄ３と、メモリーセルＭＣ２１の第２ドレイン領域Ｄ２と、が１つのドレイン領域を共有している。これにより、共有していない場合に比べて、メモリーセルＭＣ３１およびメモリーセルＭＣ２１が占めるレイアウト面積を縮小することができる。これらのメモリーセルＭＣ３１、ＭＣ２１以外についても、同様である。その結果、メモリーセルアレイ１０の高集積化が図られ、単位面積当たりの記憶容量を増加させることができる。

また、本実施形態では、ビット線ＢＬ０、ＢＬ１、・・・が接続されているメモリーセルのドレイン領域は、第２の方向（図４のＹ軸方向）に並んでいる。つまり、本実施形態では、ビット線ＢＬ０、ＢＬ１、・・・が第２の方向に延在している。これにより、ビット線ＢＬ０、ＢＬ１、・・・が接続された、図１に示すスイッチ回路５０を、メモリーセルアレイ１０の片側に集約することができる。その結果、不揮発性記憶装置１の小型化を図ることができる。

さらに、ビット線ＢＬ０、ＢＬ１、・・・は、第２の方向に延在しているが、連結線ＣＬ０、ＣＬ１、・・・で接続されたソース領域を有する２つのメモリーセルは、互いに異なるビット線に接続されている。例えば、図４に示すメモリーセルＭＣ１０の第１ドレイン領域Ｄ１は、ビット線ＢＬ０に接続されている。一方、図４に示すメモリーセルＭＣ２１の第２ドレイン領域Ｄ２は、ビット線ＢＬ１に接続されている。このようにして、メモリーセルＭＣ１０、ＭＣ２１でビット線を分けることにより、前述したようにして連結線ＣＬ１を介して第１ソース領域Ｓ１と第２ソース領域Ｓ２とを電気的に接続した場合でも、選択されていないメモリーセルに接続されたワード線、ソース線およびビット線のうち、２本以上が選択状態になるのを避けることができる。これにより、１つのメモリーセルが選択されたとき、それに隣り合っていて、かつ選択されていないメモリーセルにディスターブが発生するのを抑制することができる。

２．第２実施形態
次に、第２実施形態に係る不揮発性記憶装置について説明する。

図６は、第２実施形態に係る不揮発性記憶装置におけるメモリーセルと配線との接続状態を示す回路図である。図７は、図６に示す不揮発性記憶装置におけるメモリーセルアレイのレイアウト図である。

以下、第２実施形態について説明するが、以下の説明では、第１実施形態との相違点を中心に説明し、同様の事項についてはその説明を省略する。なお、図６および図７において、第１実施形態と同様の構成については、同一の符号を付している。

前述した第１実施形態に係る不揮発性記憶装置１では、図２および図４に示すように、第１の方向に隣り合う２つのメモリーセルで、ソース領域の第２の方向における位置が互いに同じである。そして、図４に示すソース線ＳＬ０、ＳＬ１、・・・は、全体として第３の方向に延在しているものの、一部が連結線ＣＬ０、ＣＬ１、・・・と重複しているため、直線状にはならず、ジグザグになっている。

これに対し、本実施形態に係る不揮発性記憶装置１Ａでは、図６および図７に示すように、第１の方向に隣り合う２つのメモリーセルで、その第２の方向における位置を互いにずらしている。これにより、ソース領域の第２の方向における位置も互いにずれている。このため、このソース領域に接続されるソース線ＳＬ０、ＳＬ１、・・・は、図７に示すように、直線状をなし、かつ、連結線ＣＬ０、ＣＬ１、・・・と重複しない。これにより、ソース線ＳＬ０、ＳＬ１、・・・をジグザグにしなくて済むため、配置しやすくなり、メモリーセルアレイ１０の面積縮小を図ることができる。

一方、本実施形態では、第１の方向に隣り合う２つのメモリーセルで、その第２の方向における位置を互いにずらしているため、ゲート領域の位置も第２の方向にずれることになる。それを踏まえ、本実施形態では、第１実施形態に比べてワード線が追加されている。
以上のような第２実施形態においても、第１実施形態と同様の効果が得られる。

３．第３実施形態
次に、第３実施形態に係る不揮発性記憶装置について説明する。

図８は、第３実施形態に係る不揮発性記憶装置におけるメモリーセルと配線との接続状態を示す回路図である。図９は、図８に示す不揮発性記憶装置におけるメモリーセルアレイのレイアウト図である。

以下、第３実施形態について説明するが、以下の説明では、第２実施形態との相違点を中心に説明し、同様の事項についてはその説明を省略する。なお、図８および図９において、第２実施形態と同様の構成については、同一の符号を付している。

前述した第２実施形態に係る不揮発性記憶装置１Ａでは、図７に示すように、第２の方向に隣り合うメモリーセルＭＣ２０の第１ドレイン領域Ｄ１とメモリーセルＭＣ３０の第２ドレイン領域Ｄ２とで、１つのドレイン領域を共有している。

これに対し、本実施形態に係る不揮発性記憶装置１Ｂでは、図８および図９に示すように、第２の方向に隣り合う２つのメモリーセルで、ドレイン領域を分離している。本実施形態では、図８に示す１６個のメモリーセルＭＣ００、ＭＣ０５、・・・のうち、メモリーセルＭＣ００を第１メモリーセルとし、そのＹ軸方向に隣り合うメモリーセルＭＣ２１を第２メモリーセルとする。

メモリーセルＭＣ００（第１メモリーセル）は、第１ゲート電極Ｇ１、第１ソース領域Ｓ１および第１ドレイン領域Ｄ１を有する。

メモリーセルＭＣ２１（第２メモリーセル）は、第２ゲート電極Ｇ２、第２ソース領域Ｓ２および第２ドレイン領域Ｄ２を有する。

そして、第１ゲート電極Ｇ１および第２ゲート電極Ｇ２は、互いに分離されている。同様に、第１ソース領域Ｓ１および第２ソース領域Ｓ２も、互いに分離されている。

さらに、本実施形態では、Ｙ軸方向（第２の方向）に並ぶメモリーセルのドレイン領域が互いに分離されている。具体的には、図９に示すように、Ｙ軸方向に隣り合う２つのメモリーセルＭＣ２１、ＭＣ４０に着目する。メモリーセルＭＣ４０は、第３ゲート電極Ｇ３、第３ソース領域Ｓ３および第３ドレイン領域Ｄ３を有する。このとき、第２ドレイン領域Ｄ２および第３ドレイン領域Ｄ３３は、図９に示すように、互いに分離されている。

これにより、第２ドレイン領域Ｄ２および第３ドレイン領域Ｄ３を、互いに異なるビット線ＢＬ０、ＢＬ１に接続することができる。メモリーセルＭＣ２１、ＭＣ４０以外のメモリーセルについても、これと同様の構成を有している。その結果、ソース線およびビット線の接続を切り替えることにより、各メモリーセルにおいてマルチビット記録を実現することができる。そして、２つのメモリーセルで、ソース領域およびドレイン領域がそれぞれ分離されているため、接続を切り替えても、ディスターブの発生が抑制される。なお、マルチビット記録は、特開２０１９−１１７６７３号公報に基づいて行うことができる。

一方、本実施形態では、第１の方向に隣り合う２つのメモリーセルで、その第２の方向における位置を互いにずらしているため、ゲート領域の位置も第２の方向にずれることになる。それを踏まえ、本実施形態では、第２実施形態に比べてワード線が追加されている。これにより、選択されていないメモリーセルに接続されたワード線、ソース線およびビット線のうち、２本以上が選択状態になるのを避けることができる。
以上のような第３実施形態においても、第２実施形態と同様の効果が得られる。

４．第４実施形態
次に、第４実施形態に係る不揮発性記憶装置について説明する。

図１０は、第４実施形態に係る不揮発性記憶装置におけるメモリーセルと配線との接続状態を示す回路図である。図１１は、図１０に示す不揮発性記憶装置におけるメモリーセルアレイのレイアウト図である。

以下、第４実施形態について説明するが、以下の説明では、第１実施形態との相違点を中心に説明し、同様の事項についてはその説明を省略する。なお、図１０および図１１において、第１実施形態と同様の構成については、同一の符号を付している。

前述した第１実施形態に係る不揮発性記憶装置１では、第２の方向に隣り合う２つのメモリーセル、例えば、図２に示すメモリーセルＭＣ１０のソース領域ＳとメモリーセルＭＣ２１のソース領域Ｓとが、互いに同じソース線ＳＬ１に接続されている。

これに対し、本実施形態に係る不揮発性記憶装置１Ｃでは、図１０に示すように、第２の方向に隣り合う２つのメモリーセルで、接続されているソース線が互いに異なっている。具体的には、例えば、図１０に示すメモリーセルＭＣ１０のソース領域Ｓには、ソース線ＳＬ１が接続され、メモリーセルＭＣ２０のソース領域Ｓには、ソース線ＳＬ２が接続されている。

また、前述した第１実施形態に係る不揮発性記憶装置１では、図２に示すメモリーセルＭＣ１０のドレイン領域ＤとメモリーセルＭＣ２１のドレイン領域Ｄとが、互いに異なるビット線に接続されている。具体的には、メモリーセルＭＣ１０のドレイン領域Ｄは、ビット線ＢＬ０に接続され、メモリーセルＭＣ２１のドレイン領域Ｄは、ビット線ＢＬ１に接続されている。

これに対し、本実施形態に係る不揮発性記憶装置１Ｃでは、図１０に示すメモリーセルＭＣ００のドレイン領域Ｄ、および、メモリーセルＭＣ１０のドレイン領域Ｄは、共通のビット線ＢＬ０に接続されている。

以上のように、第２の方向に隣り合う２つのメモリーセルで、ビット線を共通にした場合、今度はソース線を分けるようにすればよい。これにより、選択されていないメモリーセルに接続されたワード線、ソース線およびビット線のうち、２本以上が選択状態になるのを避けることができる。これにより、１つのメモリーセルが選択されたとき、それに隣り合っていて、かつ選択されていないメモリーセルにディスターブが発生するのを抑制することができる。

また、本実施形態では、図１１に示す１６個のメモリーセルＭＣ００、ＭＣ０１、・・・のうち、メモリーセルＭＣ１１を第１メモリーセルとし、その第３の方向に隣り合うメモリーセルＭＣ２０を第２メモリーセルとする。

メモリーセルＭＣ１１（第１メモリーセル）は、第１ゲート電極Ｇ１、第１ソース領域Ｓ１および第１ドレイン領域Ｄ１を有する。

メモリーセルＭＣ２０（第２メモリーセル）は、第２ゲート電極Ｇ２、第２ソース領域Ｓ２および第２ドレイン領域Ｄ２を有する。

そして、第１ゲート電極Ｇ１および第２ゲート電極Ｇ２は、互いに分離されている。同様に、第１ソース領域Ｓ１および第２ソース領域Ｓ２も、互いに分離されている。

また、第１ソース領域Ｓ１と第２ソース領域Ｓ２とを電気的に接続する配線層として、第３の方向に延在する連結線ＣＬ２が設けられている。この連結線ＣＬ２を設けることにより、第１ソース領域Ｓ１および第２ソース領域Ｓ２は、互いに分離されているものの、電気的には同電位になっている。

なお、本実施形態では、連結線ＣＬ０、ＣＬ２、・・・が、ソース線ＳＬ０、ＳＬ２、・・・の一部と重複している。これにより、ソース線ＳＬ０、ＳＬ２、・・・は、連結線ＣＬ０、ＣＬ２、・・・と重複し、斜め方向（第３の方向）に延在する部分と、第２の方向に延在する部分と、を含む。

さらに、本実施形態では、図１１に示すように、第１ソース領域Ｓ１および第２ソース領域Ｓ２が、第３の方向に並んでいる。このため、第３の方向に隣り合う２つのメモリーセルＭＣ２０、ＭＣ１１を、１本の共通のソース線ＳＬ２に接続させることができる。これらのメモリーセルＭＣ２０、ＭＣ１１以外についても、同様である。このような構成により、複数のメモリーセルを高集積化して、単位面積当たりの記憶容量を増加させることができる。
以上のような第４実施形態においても、第１実施形態と同様の効果が得られる。

５．第５実施形態
次に、第５実施形態に係る不揮発性記憶装置について説明する。

図１２は、第５実施形態に係る不揮発性記憶装置におけるメモリーセルと配線との接続状態を示す回路図である。図１３は、図１２に示す不揮発性記憶装置におけるメモリーセルアレイのレイアウト図である。

以下、第５実施形態について説明するが、以下の説明では、第４実施形態との相違点を中心に説明し、同様の事項についてはその説明を省略する。なお、図１２および図１３において、第４実施形態と同様の構成については、同一の符号を付している。

前述した第４実施形態に係る不揮発性記憶装置１Ｃでは、図１０および図１１に示すように、第１の方向に隣り合う２つのメモリーセルで、ソース領域の第２の方向における位置が互いに同じである。そして、図１１に示すソース線ＳＬ０、ＳＬ１、・・・は、全体として第３の方向に延在しているものの、直線状にはならず、ジグザグになっている。

これに対し、本実施形態に係る不揮発性記憶装置１Ｄでは、図１２および図１３に示すように、第１の方向に隣り合う２つのメモリーセルで、その第２の方向における位置を互いにずらしている。これにより、ソース領域の第２の方向における位置も互いにずれている。このため、このソース領域に接続されるソース線ＳＬ０、ＳＬ１、・・・は、図１３に示すように、直線状をなしている。これにより、ソース線ＳＬ０、ＳＬ１、・・・をジグザグにしなくて済むため、配置しやすくなり、メモリーセルアレイ１０の面積縮小を図ることができる。

一方、本実施形態では、第１の方向に隣り合う２つのメモリーセルで、その第２の方向における位置を互いにずらしているため、ゲート領域の位置も第２の方向にずれることになる。それを踏まえ、本実施形態では、第４実施形態に比べてワード線が追加されている。
以上のような第５実施形態においても、第４実施形態と同様の効果が得られる。

６．第６実施形態
次に、第６実施形態に係る不揮発性記憶装置について説明する。

図１４は、第６実施形態に係る不揮発性記憶装置におけるメモリーセルと配線との接続状態を示す回路図である。図１５は、図１４に示す不揮発性記憶装置におけるメモリーセルアレイのレイアウト図である。

以下、第６実施形態について説明するが、以下の説明では、第５実施形態との相違点を中心に説明し、同様の事項についてはその説明を省略する。なお、図１４および図１５において、第５実施形態と同様の構成については、同一の符号を付している。

前述した第５実施形態に係る不揮発性記憶装置１Ｄでは、図１２に示すように、第２の方向に隣り合うメモリーセルＭＣ３０のドレイン領域ＤとメモリーセルＭＣ２０のドレイン領域Ｄとで、１つのドレイン領域を共有している。

これに対し、本実施形態に係る不揮発性記憶装置１Ｅでは、図１４および図１５に示すように、第２の方向に隣り合う２つのメモリーセルＭＣ２０、ＭＣ４０で、ドレイン領域を分離している。メモリーセルＭＣ２０、ＭＣ４０以外のメモリーセルについても、これと同様の構成を有している。その結果、ソース線およびビット線の接続を切り替えることにより、各メモリーセルにおいてマルチビット記録を実現することができる。そして、２つのメモリーセルで、ソース領域およびドレイン領域がそれぞれ分離されているため、接続を切り替えても、ディスターブの発生が抑制される。

一方、本実施形態では、第１の方向に隣り合う２つのメモリーセルで、その第２の方向における位置を互いにずらしているため、ゲート領域の位置も第２の方向にずれることになる。それを踏まえ、本実施形態では、第５実施形態に比べてワード線が追加されている。これにより、選択されていないメモリーセルに接続されたワード線、ソース線およびビット線のうち、２本以上が選択状態になるのを避けることができる。
以上のような第６実施形態においても、第５実施形態と同様の効果が得られる。

７．第７実施形態
次に、第７実施形態に係る不揮発性記憶装置について説明する。

図１６は、第７実施形態に係る不揮発性記憶装置におけるメモリーセルと配線との接続状態を示す回路図である。図１７は、図１６に示す不揮発性記憶装置におけるメモリーセルアレイのレイアウト図である。

以下、第７実施形態について説明するが、以下の説明では、第６実施形態との相違点を中心に説明し、同様の事項についてはその説明を省略する。なお、図１６および図１７において、第６実施形態と同様の構成については、同一の符号を付している。

本実施形態に係る不揮発性記憶装置１Ｆでは、図１６および図１７に示すように、複数のビット線ＢＬ０、ＢＬ１、・・・が、第１の方向、第２の方向および第３の方向と交差する第４の方向に延在している。したがって、図１６および図１７では、ビット線ＢＬ０、ＢＬ１、・・・が接続されているメモリーセルのドレイン領域は、第４の方向に並んでいる。なお、本実施形態に係る第４の方向は、第１の方向に対して４５°の角度をなす方向とする。第４の方向は、第１の方向、第２の方向および第３の方向のいずれとも交差する方向であればよく、したがって、第１の方向に対する第３の方向の角度はこれに限定されない。

このような構成によれば、ソース線ＳＬ０、ＳＬ１、・・・およびビット線ＢＬ０、ＢＬ１、・・・が、それぞれ第１の方向と第２の方向の双方に交差する方向に延在している。そして、ソース線ＳＬ０、ＳＬ１、・・・が延在する第３の方向、および、ビット線ＢＬ０、ＢＬ１、・・・が延在する第４の方向を、第２の方向について線対称の関係を満たすように構成することで、ソース線ＳＬ０、ＳＬ１、・・・およびビット線ＢＬ０、ＢＬ１、・・・は、互いに対称性を有するものとなる。これにより、双方の電気抵抗のばらつきを小さくすることができる。その結果、マルチビット記録を行う際、ソース線とビット線とで接続を切り替えても、動作特性のばらつきを抑えることができる。

また、本実施形態では、ビット線ＢＬ０、ＢＬ１、・・・が第４の方向に延在しているため、ソース線駆動回路４０ａ、４０ｂだけでなく、図１に示すスイッチ回路５０についても、メモリーセルアレイ１０の両側に分離して配置する必要がある。したがって、本実施形態では、図示しないものの、メモリーセルアレイ１０の上下に分離してスイッチ回路を配置するようにすればよい。その場合、ソース線およびビット線の対称性が高くなることで、メモリーセルアレイ１０の周辺に設けられる各種回路についても、ソース線側とビット線側とで回路構成も同等にすることができる。その結果、回路の動作特性のばらつきも抑えることができる。
以上のような第７実施形態においても、第６実施形態と同様の効果が得られる。

８．電子機器
次に、実施形態に係る電子機器について説明する。

図１８は、実施形態に係る電子機器の構成例を示すブロック図である。
図１８に示す電子機器１０００は、実施形態に係る半導体集積回路装置１００と、操作部１５０と、通信部１６０と、表示部１７０と、音声出力部１８０と、を含んでいる。

半導体集積回路装置１００は、プロセッサーであるＣＰＵ１１０と、前記実施形態に係る不揮発性記憶装置１と、ＲＯＭ１３０（Read Only Memory）と、ＲＡＭ１４０（Random Access Memory）と、を内蔵している。なお、図１８に示す構成要素の一部を省略または変更してもよいし、あるいは、図１８に示す構成要素に他の構成要素が付加されていてもよい。

ＣＰＵ１１０は、不揮発性記憶装置１またはＲＯＭ１３０に記憶されているプログラムにしたがって、不揮発性記憶装置１等から供給されるデータ等を用いて各種の演算処理や制御処理を行う。例えば、ＣＰＵ１１０は、操作部１５０から供給される操作信号に応じて各種のデータ処理を行ったり、外部との間でデータ通信を行うために通信部１６０を制御したり、表示部１７０に各種の画像を表示させるための画像信号を生成したり、音声出力部１８０に各種の音声を出力させるための音声信号を生成したりする。

不揮発性記憶装置１およびＲＯＭ１３０は、ＣＰＵ１１０が各種の演算処理や制御処理を行うためのプログラムまたはデータ等を記憶している。また、ＲＡＭ１４０は、ＣＰＵ１１０の作業領域として用いられ、不揮発性記憶装置１またはＲＯＭ１３０から読み出されたプログラムやデータ、操作部１５０を用いて入力されたデータ、または、ＣＰＵ１１０がプログラムにしたがって実行した演算結果等を一時的に記憶する。

操作部１５０は、例えば、操作キーやボタンスイッチ等を含む入力装置であり、ユーザーによる操作に応じた操作信号をＣＰＵ１１０に出力する。通信部１６０は、例えば、アナログ回路およびデジタル回路で構成され、ＣＰＵ１１０と外部装置との間のデータ通信を行う。表示部１７０は、例えば、表示ドライバー回路およびＬＣＤ（液晶表示装置）等を含み、ＣＰＵ１１０から供給される表示信号に基づいて各種の情報を表示する。また、音声出力部１８０は、例えば、音声回路およびスピーカー等を含み、ＣＰＵ１１０から供給される音声信号に基づいて音声を出力する。

このような電子機器１０００としては、例えば、スマートカード、電卓、電子辞書、電子ゲーム機器、携帯電話機等の移動端末、デジタルスチルカメラ、デジタルムービー、テレビ、テレビ電話、防犯用テレビモニター、ヘッドマウント・ディスプレイ、パーソナルコンピューター、プリンター、ネットワーク機器、カーナビゲーション装置、測定機器、医療機器等が挙げられる。このうち、医療機器としては、例えば、電子体温計、血圧計、血糖計、心電図計測装置、超音波診断装置、電子内視鏡等が挙げられる。

本実施形態によれば、１ビット単位で短時間にデータを書き換えることができ、選択されていないメモリーセルにおけるデータの変化が抑制された不揮発性記憶装置１を用いて、高速動作が可能で信頼性が高い半導体集積回路装置１００または電子機器１０００を提供することができる。

以上、本発明の不揮発性記憶装置、半導体集積回路装置および電子機器を図示の実施形態に基づいて説明したが、本発明はこれに限定されるものではない。例えば、本発明の不揮発性記憶装置、半導体集積回路装置および電子機器は、前記実施形態の各部の構成を、同様の機能を有する任意の構成に置換したものであってもよく、前記実施形態に任意の構成物が付加されたものであってもよい。

１…不揮発性記憶装置、１Ａ…不揮発性記憶装置、１Ｂ…不揮発性記憶装置、１Ｃ…不揮発性記憶装置、１Ｄ…不揮発性記憶装置、１Ｅ…不揮発性記憶装置、１Ｆ…不揮発性記憶装置、１０…メモリーセルアレイ、２０…電源回路、３０…ワード線駆動回路、４０ａ…ソース線駆動回路、４０ｂ…ソース線駆動回路、５０…スイッチ回路、６０…メモリー制御回路、６１…センスアンプ、１００…半導体集積回路装置、１１０…ＣＰＵ、１３０…ＲＯＭ、１４０…ＲＡＭ、１５０…操作部、１６０…通信部、１７０…表示部、１８０…音声出力部、１０００…電子機器、ＡＤ…アドレス信号、ＢＬ０…ビット線、ＢＬ１…ビット線、ＢＬ２…ビット線、ＢＬ３…ビット線、ＢＬ４…ビット線、ＢＬ５…ビット線、ＢＬ６…ビット線、ＢＬ７…ビット線、ＣＫ…クロック信号、ＣＬ０…連結線、ＣＬ１…連結線、ＣＬ２…連結線、ＣＬ３…連結線、ＣＮＴ１…第１コンタクト部、ＣＮＴ２…第２コンタクト部、ＣＳ…チップセレクト信号、Ｄ…ドレイン領域、Ｄ０…ドレイン領域、Ｄ１…第１ドレイン領域、Ｄ２…第２ドレイン領域、Ｇ…ゲート電極、Ｇ１…第１ゲート電極、Ｇ２…第２ゲート電極、ＭＣ…メモリーセル、ＭＣ００、ＭＣ０１、・・・…メモリーセル、ＭＳ…モードセレクト信号、Ｓ…ソース領域、Ｓ１…第１ソース領域、Ｓ２…第２ソース領域、ＳＬ０…ソース線、ＳＬ１…ソース線、ＳＬ２…ソース線、ＳＬ３…ソース線、ＶＤＤ…ロジック電源電位、ＶＮＮ…負電源電位、ＶＰＰ…高電源電位、ＶＳＳ…基準電源電位、ＷＬ０…ワード線、ＷＬ１…ワード線、ＷＬ２…ワード線、ＷＬ３…ワード線、ＷＬ４…ワード線、ＷＬ５…ワード線、ＷＬ６…ワード線、ＷＬ７…ワード線

Claims (8)

1. 第１の方向および前記第１の方向と交差する第２の方向に配置されている複数のメモリーセルと、
   前記第１の方向に並ぶ前記メモリーセルのゲート電極にそれぞれ接続されている複数のワード線と、
   前記第１の方向および前記第２の方向と交差する第３の方向に並ぶ前記メモリーセルのソース領域にそれぞれ接続されている複数のソース線と、
   前記第１の方向および前記第３の方向と交差する方向に並ぶ前記メモリーセルのドレイン領域にそれぞれ接続されている複数のビット線と、
   を備え、
   前記複数のメモリーセルは、
   第１ゲート電極、第１ソース領域および第１ドレイン領域を有する第１メモリーセルと、
   第２ゲート電極、第２ソース領域および第２ドレイン領域を有し、前記第１メモリーセルと隣り合う第２メモリーセルと、
   を含み、
   前記第１ゲート電極および前記第２ゲート電極は、互いに分離され、
   前記第１ソース領域および前記第２ソース領域は、互いに分離され、
   前記第１ソース領域と前記第２ソース領域とを電気的に接続する配線層を備えることを特徴とする不揮発性記憶装置。
2. 前記第１ソース領域および前記第２ソース領域は、前記第２の方向に並んでいる請求項１に記載の不揮発性記憶装置。
3. 前記第１ソース領域および前記第２ソース領域は、前記第３の方向に並んでいる請求項１に記載の不揮発性記憶装置。
4. １本の前記ビット線が接続されている前記メモリーセルのドレイン領域は、前記第２の方向に並んでいる請求項１ないし３のいずれか１項に記載の不揮発性記憶装置。
5. 前記第２の方向に並ぶ前記メモリーセルのドレイン領域は、互いに分離されている請求項４に記載の不揮発性記憶装置。
6. １本の前記ビット線が接続されている前記メモリーセルのドレイン領域は、前記第１の方向、前記第２の方向および前記第３の方向と交差する第４の方向に並んでいる請求項１ないし４のいずれか１項に記載の不揮発性記憶装置。
7. 請求項１ないし６のいずれか１項に記載の不揮発性記憶装置と、
   プロセッサーと、
   を備えることを特徴とする半導体集積回路装置。
8. 請求項１ないし６のいずれか１項に記載の不揮発性記憶装置を備えることを特徴とする電子機器。

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