JP2008041210A - 半導体記憶装置及び電子機器 - Google Patents
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Abstract
【課題】メモリセルアレイ中の複数のメモリセルのデータ０とデータ１のセル電流値の分布の隙間が極端に狭かったり、あるいは、それらの分布が重なってしまうようなことがあっても、メモリセルの情報を高精度に判別することができる半導体記憶装置を提供すること。
【解決手段】第１メモリセルＭＣ１１と第２メモリセルＭＣ２が隣接し、第１メモリセルＭＣ１１の第１入出力端子が接続される第１ビット線ＢＬ１と、第２メモリセルＭＣ１２の第２入出力端子が接続される第２ビット線ＢＬ２とが、それぞれ、センスアンプＳＡ１の各入力に接続されている。上記第１メモリセルＭＣ１１の第２入出力端子および上記第２メモリセルＭＣ１２の第１入出力端子がコモン線ＣＯＭに接続されている。
【選択図】図１
【解決手段】第１メモリセルＭＣ１１と第２メモリセルＭＣ２が隣接し、第１メモリセルＭＣ１１の第１入出力端子が接続される第１ビット線ＢＬ１と、第２メモリセルＭＣ１２の第２入出力端子が接続される第２ビット線ＢＬ２とが、それぞれ、センスアンプＳＡ１の各入力に接続されている。上記第１メモリセルＭＣ１１の第２入出力端子および上記第２メモリセルＭＣ１２の第１入出力端子がコモン線ＣＯＭに接続されている。
【選択図】図１
Description
本発明は、半導体記憶装置に関し、より詳しくは、１つのチャネル領域の一端または両端近傍に独立して記憶できる機能を備えたフラッシュメモリセルやマスクＲＯＭ（リード・オンリー・メモリ）セル等の不揮発性メモリセルを備えた半導体記憶装置に関する。また、本発明は、その半導体記憶装置を有する電子機器に関する。
近年、携帯電話やデジタルカメラなどのデータ記憶用、あるいはコード（プログラム）記憶用の半導体記憶素子として、フラッシュメモリ、強誘電体メモリあるいはマスクＲＯＭ等のような不揮発性の半導体記憶装置が多く利用されている。
このような不揮発性メモリセルは、記憶状態に応じたセル電流（メモリセルに流れる電流）の変化を利用して情報を判定するものであるが、構造上、同じ情報を記憶した複数のメモリセルの間でセル電流を完全に一致させることが難しい。したがって、複数のメモリセルについて、同じ情報を記憶しても、セル電流の値がある程度の幅で分布するのが普通である。しかしながら、異なる情報を記憶したメモリセルの間でセル電流の値の分布が重なると、正しい情報の判定が困難になる。したがって、異なる情報を記憶したメモリセルの間では、互いのセル電流の分布が重ならないように、つまり、互いの分布の間に隙間が生じるように、プログラムベリファイ動作で調整している。しかしながら、最近、微細化、低電圧化等が進むに伴って、互いのセル電流の分布を隔てる隙間が狭くなりつつあるという問題がある。さらに、ディスターブ（他のメモリセルへのアクセスによる外乱）や、エンデュランス（書き換え回数の増加によるメモリセルの書き換え特性の劣化）や、リテンション（温度変化や経時変化等による蓄積情報の保持特性）等の影響が、複数のメモリセルに互いに異なる度合いで及ぶ。以上のことから、個々のメモリセルのセル電流値の分布の広がりが大きくなり、データ０とデータ１のセル電流値の分布を隔てる隙間が極端に狭くなったり、あるいは、互いに重なってしまい、データ０とデータ１を区別できなくなるという問題が生じる。
従来の読み出し動作における代表的な手法としては、リファレンスセルを設け、その電流値又は平均電流値をリファレンス電流値として、読み出したいメモリセルのセル電流値と比較して情報を判定する半導体記憶装置がある（特許文献１：特開２００４−２７３０９３号公報参照）。具体的には、２つのリファレンスセルにデータ０とデータ１とを記憶させておき、それらの平均電流値をリファレンス電流値として用いている。
しかしながら、上記従来の半導体記憶装置は、データ０とデータ１の分布の隙間が極端に狭かったり、さらには重なってしまう（隙間がなくなる）ような場合には、メモリセルの情報を正しく読み取ることはできなかった。
特開２００４−２７３０９３号公報
そこで、本発明の課題は、メモリセルアレイ中の複数のメモリセルのデータ０とデータ１のセル電流値の分布の隙間が極端に狭かったり、あるいは、それらの分布が重なってしまうようなことがあっても、メモリセルの情報を高精度に判別することができる半導体記憶装置を提供することにある。
上記課題を解決するため、本発明の半導体記憶装置は、
チャネル領域の近傍、もしくは、チャネル領域の一端の近傍に情報を記憶できる記憶領域を有し、かつ、上記チャネル領域の一端側の第１入出力端子および上記チャネル領域の他端側の第２入出力端子を有する第１および第２メモリセルと、
上記第１メモリセルの第１入出力端子が接続される第１ビット線と、
上記第２メモリセルの第２入出力端子が接続される第２ビット線と、
上記第１メモリセルの第２入出力端子および上記第２メモリセルの第１入出力端子が接続されるコモン線と、
上記第１メモリセルおよび第２メモリセルの制御ゲートが接続されるワード線と、
上記第１ビット線が出力に接続される第１ビット線ドライバと、
上記第２ビット線が出力に接続される第２ビット線ドライバと、
上記コモン線が出力に接続されるコモン線ドライバと、
上記第１および第２ビット線がそれぞれ各入力に接続されるセンスアンプと
を備えることを特徴としている。
チャネル領域の近傍、もしくは、チャネル領域の一端の近傍に情報を記憶できる記憶領域を有し、かつ、上記チャネル領域の一端側の第１入出力端子および上記チャネル領域の他端側の第２入出力端子を有する第１および第２メモリセルと、
上記第１メモリセルの第１入出力端子が接続される第１ビット線と、
上記第２メモリセルの第２入出力端子が接続される第２ビット線と、
上記第１メモリセルの第２入出力端子および上記第２メモリセルの第１入出力端子が接続されるコモン線と、
上記第１メモリセルおよび第２メモリセルの制御ゲートが接続されるワード線と、
上記第１ビット線が出力に接続される第１ビット線ドライバと、
上記第２ビット線が出力に接続される第２ビット線ドライバと、
上記コモン線が出力に接続されるコモン線ドライバと、
上記第１および第２ビット線がそれぞれ各入力に接続されるセンスアンプと
を備えることを特徴としている。
上記構成によれば、上記第１メモリセルの第１入出力端子が接続される第１ビット線と、第２メモリセルの第２入出力端子が接続される第２ビット線とが、それぞれ、センスアンプの各入力に接続されており、かつ、上記第１メモリセルの第２入出力端子および上記第２メモリセルの第１入出力端子がコモン線に接続されている。したがって、上記コモン線から第１および第２ビット線への放電、あるいは、第１および第２ビット線からコモン線への充電を介して、上記センスアンプは、第１および第２メモリセルの状態の違いを利用して、読み出し動作を行うことができる。
したがって、本発明によれば、基準電圧やリファレンスセルを用いることなく、メモリセルに蓄積された情報を正確に読み出すことができる。
また、１実施形態の半導体記憶装置は、
チャネル領域の近傍、もしくは、チャネル領域の一端の近傍に情報を記憶できる記憶領域を有し、かつ、上記チャネル領域の一端側の第１入出力端子および上記チャネル領域の他端側の第２入出力端子を有する第１および第２メモリセルと、
上記第１メモリセルの第１入出力端子が接続される第１ローカルビット線と、
上記第２メモリセルの第２入出力端子が接続される第２ローカルビット線と、
上記第１メモリセルの第２入出力端子および上記第２メモリセルの第１入出力端子が接続される第３ローカルビット線と、
上記第１乃至第３ローカルビット線がそれぞれ各一端に接続される第１乃至第３スイッチング素子と、
上記第１スイッチング素子の他端が接続される第１グローバルビット線と、
上記第２スイッチング素子の他端が接続される第２グローバルビット線と、
上記第３スイッチング素子の他端が接続されるコモン線と、
上記第１メモリセルおよび第２メモリセルの制御ゲートが接続されるワード線と、
上記第１グローバルビット線が出力に接続される第１ビット線ドライバと、
上記第２グローバルビット線が出力に接続される第２ビット線ドライバと、
上記コモン線が出力に接続されるコモン線ドライバと、
上記第１および第２グローバルビット線がそれぞれ各入力に接続されるセンスアンプと
を備える。
チャネル領域の近傍、もしくは、チャネル領域の一端の近傍に情報を記憶できる記憶領域を有し、かつ、上記チャネル領域の一端側の第１入出力端子および上記チャネル領域の他端側の第２入出力端子を有する第１および第２メモリセルと、
上記第１メモリセルの第１入出力端子が接続される第１ローカルビット線と、
上記第２メモリセルの第２入出力端子が接続される第２ローカルビット線と、
上記第１メモリセルの第２入出力端子および上記第２メモリセルの第１入出力端子が接続される第３ローカルビット線と、
上記第１乃至第３ローカルビット線がそれぞれ各一端に接続される第１乃至第３スイッチング素子と、
上記第１スイッチング素子の他端が接続される第１グローバルビット線と、
上記第２スイッチング素子の他端が接続される第２グローバルビット線と、
上記第３スイッチング素子の他端が接続されるコモン線と、
上記第１メモリセルおよび第２メモリセルの制御ゲートが接続されるワード線と、
上記第１グローバルビット線が出力に接続される第１ビット線ドライバと、
上記第２グローバルビット線が出力に接続される第２ビット線ドライバと、
上記コモン線が出力に接続されるコモン線ドライバと、
上記第１および第２グローバルビット線がそれぞれ各入力に接続されるセンスアンプと
を備える。
上記実施形態によれば、上記第１乃至第３ローカルビット線がそれぞれ第１乃至第３スイッチング素子の各一端に接続され、かつ、上記第１スイッチング素子の他端が接続される第１グローバルビット線、および、第２スイッチング素子の他端が接続される第２グローバルビット線がセンスアンプの各入力に接続されているから、１個のセンスアンプで読み出すことのできるメモリセルの個数を、読み出し精度を損なうことなく、増加することができる。
１実施形態では、
上記第１メモリセルと第２メモリセルの組みと、この組に隣接する別の第１メモリセルと第２メモリセルの組みとが、センスアンプを共用する。
上記第１メモリセルと第２メモリセルの組みと、この組に隣接する別の第１メモリセルと第２メモリセルの組みとが、センスアンプを共用する。
上記実施形態によれば、隣接する複数の組のメモリセルの１つのセンスアンプを共用するので、読み出し精度を損なうことなく、少ない個数のセンスアンプで、多くのメモリセルを読み出すことができる。
なお、上記組の隣接する方向は、ワード線の方向またはビット線の方向に隣接するのが望ましい。
１実施形態では、
上記第１メモリセルの記憶領域を消去状態、第２メモリセルの記憶領域を書き込み状態として、データ０あるいはデータ１を記憶し、その逆に、上記第１メモリセルの記憶領域を書き込み状態、第２メモリセルの記憶領域を消去状態として、データ１あるいはデータ０を記憶する。
上記第１メモリセルの記憶領域を消去状態、第２メモリセルの記憶領域を書き込み状態として、データ０あるいはデータ１を記憶し、その逆に、上記第１メモリセルの記憶領域を書き込み状態、第２メモリセルの記憶領域を消去状態として、データ１あるいはデータ０を記憶する。
上記実施形態によれば、上記第１および第２メモリセルの状態の違いを利用することで、読み出し動作を行うため、基準電圧やリファレンスセルを用いることなく、メモリセルに蓄積された情報を正確に読み出すことができる。
また、１実施形態の半導体記憶装置は、
チャネル領域の一端の近傍に情報を記憶できる第１記憶領域を有すると共に、チャネル領域の他端の近傍に情報を記憶できる第２記憶領域を有し、かつ、上記チャネル領域の一端側の第１入出力端子および上記チャネル領域の他端側の第２入出力端子を有する第１および第２メモリセルと、
上記第１メモリセルの第１入出力端子が接続される第１ビット線と、
上記第２メモリセルの第２入出力端子が接続される第２ビット線と、
上記第１メモリセルの第２入出力端子および上記第２メモリセルの第１入出力端子が接続されるコモン線と、
上記第１メモリセルおよび第２メモリセルの制御ゲートが接続されるワード線と、
上記第１ビット線が出力に接続される第１ビット線ドライバと、
上記第２ビット線が出力に接続される第２ビット線ドライバと、
上記コモン線が出力に接続されるコモン線ドライバと、
上記第１および第２ビット線がそれぞれ各入力に接続されるセンスアンプと
を備える。
チャネル領域の一端の近傍に情報を記憶できる第１記憶領域を有すると共に、チャネル領域の他端の近傍に情報を記憶できる第２記憶領域を有し、かつ、上記チャネル領域の一端側の第１入出力端子および上記チャネル領域の他端側の第２入出力端子を有する第１および第２メモリセルと、
上記第１メモリセルの第１入出力端子が接続される第１ビット線と、
上記第２メモリセルの第２入出力端子が接続される第２ビット線と、
上記第１メモリセルの第２入出力端子および上記第２メモリセルの第１入出力端子が接続されるコモン線と、
上記第１メモリセルおよび第２メモリセルの制御ゲートが接続されるワード線と、
上記第１ビット線が出力に接続される第１ビット線ドライバと、
上記第２ビット線が出力に接続される第２ビット線ドライバと、
上記コモン線が出力に接続されるコモン線ドライバと、
上記第１および第２ビット線がそれぞれ各入力に接続されるセンスアンプと
を備える。
また、１実施形態の半導体記憶装置は、
チャネル領域の一端の近傍に情報を記憶できる第１記憶領域を有すると共に、チャネル領域の他端の近傍に情報を記憶できる第２記憶領域を有し、かつ、上記チャネル領域の一端側の第１入出力端子および上記チャネル領域の他端側の第２入出力端子を有する第１および第２メモリセルと、
上記第１メモリセルの第１入出力端子が接続される第１ローカルビット線と、
上記第２メモリセルの第２入出力端子が接続される第２ローカルビット線と、
上記第１メモリセルの第２入出力端子および上記第２メモリセルの第１入出力端子が接続される第３ローカルビット線と、
上記第１乃至第３ローカルビット線がそれぞれ各一端に接続される第１乃至第３スイッチング素子と、
上記第１スイッチング素子の他端が接続される第１グローバルビット線と、
上記第２スイッチング素子の他端が接続される第２グローバルビット線と、
上記第３スイッチング素子の他端が接続されるコモン線と、
上記第１メモリセルおよび第２メモリセルの制御ゲートが接続されるワード線と、
上記第１グローバルビット線が出力に接続される第１ビット線ドライバと、
上記第２グローバルビット線が出力に接続される第２ビット線ドライバと、
上記コモン線が出力に接続されるコモン線ドライバと、
上記第１および第２グローバルビット線がそれぞれ各入力に接続されるセンスアンプと
を備える。
チャネル領域の一端の近傍に情報を記憶できる第１記憶領域を有すると共に、チャネル領域の他端の近傍に情報を記憶できる第２記憶領域を有し、かつ、上記チャネル領域の一端側の第１入出力端子および上記チャネル領域の他端側の第２入出力端子を有する第１および第２メモリセルと、
上記第１メモリセルの第１入出力端子が接続される第１ローカルビット線と、
上記第２メモリセルの第２入出力端子が接続される第２ローカルビット線と、
上記第１メモリセルの第２入出力端子および上記第２メモリセルの第１入出力端子が接続される第３ローカルビット線と、
上記第１乃至第３ローカルビット線がそれぞれ各一端に接続される第１乃至第３スイッチング素子と、
上記第１スイッチング素子の他端が接続される第１グローバルビット線と、
上記第２スイッチング素子の他端が接続される第２グローバルビット線と、
上記第３スイッチング素子の他端が接続されるコモン線と、
上記第１メモリセルおよび第２メモリセルの制御ゲートが接続されるワード線と、
上記第１グローバルビット線が出力に接続される第１ビット線ドライバと、
上記第２グローバルビット線が出力に接続される第２ビット線ドライバと、
上記コモン線が出力に接続されるコモン線ドライバと、
上記第１および第２グローバルビット線がそれぞれ各入力に接続されるセンスアンプと
を備える。
上記実施形態によれば、上記第１および第２メモリセルは、それぞれ、上記チャネル領域の両端の近傍に第１記憶領域および第２記憶領域を有し、この第１記憶領域および第２記憶領域を有する２個のメモリセルの状態の違いを利用することによって、読み出し動作を行う。
したがって、この実施形態によれば、基準電圧やリファレンスセルを用いることなく、メモリセルに蓄積された情報をより正確に読み出すことができる。
また、１実施形態の半導体記憶装置では、
上記第１メモリセルの記憶領域の一方または両方を消去状態、第２メモリセルの記憶領域の一方または両方を書き込み状態として、データ０あるいはデータ１を記憶し、その逆に、上記第１メモリセルの記憶領域の一方または両方を書き込み状態、第２メモリセルの記憶領域の一方または両方を消去状態として、データ１あるいはデータ０を記憶する。
上記第１メモリセルの記憶領域の一方または両方を消去状態、第２メモリセルの記憶領域の一方または両方を書き込み状態として、データ０あるいはデータ１を記憶し、その逆に、上記第１メモリセルの記憶領域の一方または両方を書き込み状態、第２メモリセルの記憶領域の一方または両方を消去状態として、データ１あるいはデータ０を記憶する。
上記実施形態によれば、上記第１および第２のメモリセルの状態の違いを利用することで、読み出し動作を行うため、基準電圧やリファレンスセルを用いることなく、メモリセルに蓄積された情報を正確に読み出すことができる。
また、上記第１および第２のメモリセルにおいて、チャネル領域の両端近傍の記憶領域のうちの一方のみを用いれば、エンデュランス特性の改善が図れる。
１実施形態では、
上記第１および第２メモリセルは、サイドウォールメモリである。
上記第１および第２メモリセルは、サイドウォールメモリである。
上記サイドウォールメモリでは、ソース領域とドレイン領域とゲートとの電位を制御することにより、２つの記憶領域、つまり、２つの電荷保持領域の電荷の保持状態を別個に制御して、夫々に情報が記憶される。
このように、上記サイドウォールメモリからなる１つのメモリセルは、２つの電荷保持領域、つまり、２つの記憶領域を有するので、半導体記憶装置の集積度を効果的に高めることができる。
２つの記憶領域を有するサイドウォールメモリでは、一方の記憶領域の情報を読み出す際の電流が、他方の記憶領域の電荷保持状態の影響を受ける。したがって、１つの記憶領域を有するメモリセルと比較してセル電流の値のバラツキが大きいという特性を有する。
しかしながら、この半導体記憶装置は、第１メモリセルと、第２メモリセルの状態を比較するようになっているので、１本のワード線で選択される複数のメモリセルにおける第１入出力端子から第２入出力端子に電流を流したときの電流分布および１本のワード線で選択される複数のメモリセルにおける第２入出力端子から第１入出力端子に電流を流したときの電流分布がばらついたり、時間の経過と共にずれが生じたり、あるいは、上記２つの電流分布が重なってしまうようなことがあっても、メモリセルの情報を正確に判別することができる。
また、本発明の電子機器は、上述の半導体記憶装置を備えることを特徴としている。
ここで、電子機器とは、携帯電話等の携帯情報端末、液晶表示装置、ＤＶＤ装置、映像機器、オーディオ機器、複写装置等をいう。
本発明によれば、比較的簡単な構成によって高精度に情報の判定を行うことができる上述の半導体記憶装置を備えるので、電子機器の信頼性を向上させることができる。
本発明の半導体記憶装置によれば、第１メモリセルと第２メモリセルの状態の違いを利用することで読み出し動作を行うため、基準電圧やリファレンスセルを用いることなく、メモリセルに蓄積された情報を正確に読み出すことができる。
以下、本発明を図示の実施の形態により詳細に説明する。
（第１実施形態）
図１は、本発明の第１実施形態の半導体記憶装置を示す図である。この半導体記憶装置は、多数の不揮発性のメモリセルＭＣ１１〜ＭＣｍｎをマトリクス状に配置してなるメモリセルアレイ１００を備える。このメモリセルアレイ１００の行方向には、同一行に並ぶメモリセルの制御ゲートに接続された複数のワード線ＷＬ１〜ＷＬｍが延在している。さらに、上記メモリセルアレイ１００の隣接する２列ずつにおいて、行方向に隣接する２つの第１および第２メモリセルＭＣ１１，ＭＣ１２；ＭＣ２１，ＭＣ２２；・・・；ＭＣｍ１，ＭＣｍ２；・・・；ＭＣ１ｎ−１，ＭＣ１ｎ；ＭＣ２ｎ−１，ＭＣ２ｎ；・・・；ＭＣｍｎ−１，ＭＣｍｎの隣接する第２および第１入出力端子に共通に接続されるコモン線ＣＯＭが延在し、また、上記行方向に隣接する２つの第１および第２メモリセルＭＣ１１，ＭＣ１２；ＭＣ２１，ＭＣ２２；・・・；ＭＣｍ１，ＭＣｍ２；・・・；ＭＣ１ｎ−１，ＭＣ１ｎ；ＭＣ２ｎ−１，ＭＣ２ｎ；・・・；ＭＣｍｎ−１，ＭＣｍｎの上記コモン線ＣＯＭに接続された第２および第１入出力端子と反対側の第１および第２入出力端子にそれぞれ接続された第１および第２ビット線としての複数のビット線ＢＬ１〜ＢＬｎが延在している。また、上記ワード線ＷＬ１〜ＷＬｎは、任意のワード線を選択する行デコーダ１０２に接続されている。上記ビット線ＢＬ１〜ＢＬｎは、各々第１および第２ビット線ドライバとしてのビット線ドライバ１０１の出力に接続されると共に、第１および第２ビット線ＢＬ１とＢＬ２、・・・、ＢＬｎ−１とＢＬｎが各々対となって、各センスアンプＳＡ１〜ＳＡｎに接続されている。上記コモン線ＣＯＭは、コモン線ドライバ１０４に接続されている。
図１は、本発明の第１実施形態の半導体記憶装置を示す図である。この半導体記憶装置は、多数の不揮発性のメモリセルＭＣ１１〜ＭＣｍｎをマトリクス状に配置してなるメモリセルアレイ１００を備える。このメモリセルアレイ１００の行方向には、同一行に並ぶメモリセルの制御ゲートに接続された複数のワード線ＷＬ１〜ＷＬｍが延在している。さらに、上記メモリセルアレイ１００の隣接する２列ずつにおいて、行方向に隣接する２つの第１および第２メモリセルＭＣ１１，ＭＣ１２；ＭＣ２１，ＭＣ２２；・・・；ＭＣｍ１，ＭＣｍ２；・・・；ＭＣ１ｎ−１，ＭＣ１ｎ；ＭＣ２ｎ−１，ＭＣ２ｎ；・・・；ＭＣｍｎ−１，ＭＣｍｎの隣接する第２および第１入出力端子に共通に接続されるコモン線ＣＯＭが延在し、また、上記行方向に隣接する２つの第１および第２メモリセルＭＣ１１，ＭＣ１２；ＭＣ２１，ＭＣ２２；・・・；ＭＣｍ１，ＭＣｍ２；・・・；ＭＣ１ｎ−１，ＭＣ１ｎ；ＭＣ２ｎ−１，ＭＣ２ｎ；・・・；ＭＣｍｎ−１，ＭＣｍｎの上記コモン線ＣＯＭに接続された第２および第１入出力端子と反対側の第１および第２入出力端子にそれぞれ接続された第１および第２ビット線としての複数のビット線ＢＬ１〜ＢＬｎが延在している。また、上記ワード線ＷＬ１〜ＷＬｎは、任意のワード線を選択する行デコーダ１０２に接続されている。上記ビット線ＢＬ１〜ＢＬｎは、各々第１および第２ビット線ドライバとしてのビット線ドライバ１０１の出力に接続されると共に、第１および第２ビット線ＢＬ１とＢＬ２、・・・、ＢＬｎ−１とＢＬｎが各々対となって、各センスアンプＳＡ１〜ＳＡｎに接続されている。上記コモン線ＣＯＭは、コモン線ドライバ１０４に接続されている。
なお、図１では、メモリセルＭＣ１１〜ＭＣｍｎは、２つの記憶領域を有するいわゆるサイドウォールメモリであるが、図２、図３に示したような、記憶領域としての蓄積ノードが１つしかないメモリセルであっても構わない。この図２、図３のメモリセルは、ポリシリコンを代表とするような材料で形成されたフローティングゲートを有する。図２のメモリセルＭＣ１１，ＭＣ１２；ＭＣ２１，ＭＣ２２；・・・；ＭＣｍ１，ＭＣｍ２；・・・は、いわゆるフラッシュメモリで、チャネル領域の近傍に１つの記憶領域を有し、図３のメモリセルＭＣ１１，ＭＣ１２；ＭＣ２１，ＭＣ２２；・・・；ＭＣｍ１，ＭＣｍ２；・・・は、チャネル領域の一端近傍に１つの記憶領域を有する。図２および図３のメモリセルの構造は、周知なので、詳しい説明は省略する。
図４は、ビット線ドライバ１０１の回路構成の一例を示し、この回路は、ＮＡＮＤゲート１０１１と、電界効果トランジスタ１０１２，１０１３，１０１４を備える。この回路では、デコード信号ＤＥＣ０〜ＤＥＣｐ、および、各々の反転信号ＤＥＣ０＃〜ＤＥＣｐ＃によって選択されるようになっており、ＮＡＮＤゲート１０１１の出力がロー（以下、Ｌｏｗと記載する。）になったビット線ドライバ１０１だけ、電圧ＶＰＰ（例えば５Ｖ）がビット線ＢＬｉ（ｉ＝０〜ｎ）に出力され、それ以外のビット線ドライバ１０１の出力ＢＬｉ（ｉ＝０〜ｎ）は０Ｖとなる。但し、読み出し動作時に、ビット線ＢＬｉ（ｉ＝０〜ｎ）をハイ・インピーダンス状態にする必要があるため、その際は、ＮＡＮＤゲート１０１１の出力と、Ｎ型電界効果トランジスタ１０１３のゲートへの入力信号ＨＩＺが共にハイ（以下、Ｈｉｇｈと記載する。）となる。
図５は、コモン線ドライバ１０４の回路構成の一例を示し、この回路はインバータからなる。この回路では、読み出し時に、入力信号ＲＤＥＮ＃がＬｏｗになると、コモン線ＣＯＭに電圧ＶＢＬ（例えば１．２Ｖ）が出力される。
図６は、センスアンプＳＡｉ（ｉ＝１〜ｎ／２）の回路構成の一例を示し、この回路はＰ型電界効果トランジスタＰ０〜Ｐ３およびＮ型電界効果トランジスタＮ０〜Ｎ３を備える。この回路では、読み出し時に、ビット線ＢＬｉ、ＢＬｉ＋１の電圧を入力電圧として取り込み、制御信号ＣＵＴ０、ＣＵＴ１をＬｏｗにして、電圧をセンスアンプ線ＳＡＬ、ＳＡＲに閉じ込め、その後に、制御信号ＳＡＰをＨｉｇｈからＬｏｗに立ち下げ、さらに制御信号ＳＡＮをＬｏｗからＨｉｇｈに立ち上げて増幅動作を行う。動作は、従来のＤＲＡＭのセンスアンプに準じる。
図７は、第１実施形態でメモリセルとして使用されているサイドウォールメモリ２００の断面図である。
このサイドウォールメモリ２００は、電荷保持領域（蓄積ノード）として働く第１記憶領域としての第１シリコン窒化膜２０３、および、第２記憶領域としての第２シリコン窒化膜２０４を備えている。このサイドウォールメモリ２００は、第１シリコン窒化膜２０３と第２シリコン窒化膜２０４のいずれか一方に情報を書き込むことで、データ０とデータ１の１ビットの情報を記憶するようになっている。基板２０１上に、ゲート電極として機能するワード線２０５がゲート絶縁膜２０２を介して形成されており、このワード線２０５の両側に、シリコン酸化膜２０６を介して、第１及び第２シリコン窒化膜２０３、２０４が形成されている。この第１及び第２シリコン窒化膜２０３、２０４は、ワード線２０５の側壁と略平行に延びる縦部と、この縦部の下端に連なると共に、上記基板２０１表面と略平行かつワード線２０５から遠ざかる側に延びる横部とを有し、概略Ｌ字状の断面形状を有している。上記第１及び第２シリコン窒化膜２０３、２０４のワード線２０５から遠い側には、シリコン酸化膜２０７、２０７が設けられている。このように、第１及び第２シリコン窒化膜２０３、２０４を、シリコン酸化膜２０６とシリコン酸化膜２０７で挟むことにより、書き換え動作時の電荷注入効率を高くして、高速な動作を実現している。上記第１及び第２シリコン窒化膜２０３、２０４に近接する基板２０１上には、２つの拡散領域としての拡散層２０９、２１０が形成されている。詳しくは、第１シリコン窒化膜２０３の横部の一部と重なり合うように、拡散層２０９が形成されている。さらに、第２シリコン窒化膜２０４の横部の一部と重なり合うように、拡散層２１０が形成されている。上記拡散層２０９、２１０は、それぞれソース領域またはドレイン領域として機能する。この拡散層２０９と拡散層２１０との間に、チャネル領域が定められる。
次に、第１実施形態におけるメモリセルへの書き込み、消去、および読み出しの各動作について説明する。
本発明では、図８に示したように、メモリセル２個を１組として、１ビットの情報を記憶する。その際、例えばデータ０は第１メモリセルとしての左側のメモリセルＭＣｊｉの第１記憶領域としての蓄積ノード１を消去状態、第２メモリセルとしての右側のメモリセルＭＣｊｉ＋１の第２記憶領域としての蓄積ノード４を書き込み状態とし、第２および第１記憶領域としての蓄積ノード２、３は消去状態（または、製造直後のバージン状態）のままとする。また、例えばデータ１は左側のメモリセルＭＣｊｉの蓄積ノード１を書き込み状態、右側のメモリセルＭＣｊｉ＋１の蓄積ノード４を消去状態とし、蓄積ノード２、３は消去状態（または、製造直後のバージン状態）のままとする。なお、図２や図３で示したような、蓄積ノードが１個しかないメモリセルの場合は、例えばデータ０は左側のメモリセルＭＣｊｉの蓄積ノードを消去状態、右側のメモリセルＭＣｊｉ＋１の蓄積ノードを書き込み状態とし、データ１の場合は、その逆とすれば良い。
なお、データ０とデータ１の定義は、上記定義と逆にしても構わない。また、第１および第２記憶領域としての蓄積ノード１と２、あるいは、第１および第２記憶領域としての蓄積ノード３と４を一緒に書き込む方式でも構わないが、蓄積ノードの一方（上の例では、蓄積ノード１と４）のみに書き込む方がエンデュランス特性の点では優れている。
さて、このような書き込み動作を行うためには、例えば図１７のような電圧を、ワード線ＷＬｊ、ビット線ＢＬｉ、ＢＬｉ＋１、コモン線ＣＯＭにそれぞれ印加する。すなわち、データ０とするためには、蓄積ノード４へ書き込みを行うため、図１７の第１段目のような電圧を加える。また、データ１とするためには、蓄積ノード１へ書き込みを行うため、図１７の第２段目のような電圧を加える。
また、通常の消去を実行するには、図１７の第３段目のような電圧を加えれば良い。また、製造直後の初期消去で、蓄積ノードすべてを消去するには、図１７の第４段目のような電圧を加える。この場合、図５の電圧ＶＢＬを図４の電圧ＶＰＰと同じ値にする必要がある。
さらに、読み出し動作においては、図１７の第５段目に示したように、まず、ビット線ＢＬｉ、ＢＬｉ＋１、コモン線ＣＯＭのすべて０Ｖとした後で、ビット線ＢＬｉ、ＢＬｉ＋１をハイ・インピーダンス状態（ＨｉＺ）とし、ワード線ＷＬｊに３Ｖを印加し、コモン線ＣＯＭに例えば１．２Ｖを印加して、ビット線ＢＬｉ、ＢＬｉ＋１を充電する。適当なタイミングで、ビット線の電圧をセンスアンプＳＡｉに取り込み、増幅動作を行う。これは、図６の説明で述べた通りである。
このように、ビット線ＢＬｉ、ＢＬｉ＋１の電圧、つまり、第１および第２メモリセルＭＣｊｉ、ＭＣｊｉ＋１の状態の違いを利用して、読み出し動作を行うので、基準電圧やリファレンスセルを用いることなく、第１および第２メモリセルＭＣｊｉ、ＭＣｊｉ＋１に蓄積された情報を正確に読み出すことができる。
なお、以上は、読み出し動作においては、ビット線ＢＬｉ、ＢＬｉ＋１を充電する方式について述べたが、逆に、例えば１．２Ｖから放電する方式でも構わない。但し、その場合は、サイドウォールメモリにおいては、蓄積ノード１、４でなく、蓄積ノード２、３を用いた方が読み出し特性が良いため、印加する電圧は図１８のように変更すべきである。
また、図２のメモリセルを用いるときは、図１９のような電圧を印加する。図３のメモリセルを用いるときは、読み出しが充電方式のときは図２０のような電圧を、読み出しが放電方式のときは、メモリセルの向きを全て左右反転させて、図２１のような電圧を印加するのが良い。
（第２実施形態）
図９は、本発明の第２実施形態の半導体記憶装置を示す図である。図９において、図１の構成要素と同一構成要素については、図１の構成要素と同一参照番号を付して説明を省略する。
図９は、本発明の第２実施形態の半導体記憶装置を示す図である。図９において、図１の構成要素と同一構成要素については、図１の構成要素と同一参照番号を付して説明を省略する。
この半導体記憶装置は、多数の不揮発性のメモリセルＭＣ１１１〜ＭＣｋｍｎをマトリクス状に配置してなる複数のメモリセルアレイ１１１〜１１ｋを備える。ここで、ｋ、ｍ、ｎは、自然数である。通常は、この各々のメモリセルアレイ１１１〜１１ｋをブロックと呼ぶ。ここではｋ個のブロックを示している。各動作において、ブロック選択が必要なため、ビット線選択回路１０３が設けられている。例えばメモリセルアレイ（ブロック１）１１１を選択するには、出力信号ＳＥＬ１１、ＳＥＬ１２、ＳＥＬ１３をＨｉｇｈにして、第１、第２および第３スイッチング素子の一例としての電界効果トランジスタ５１１、５１３、５１２をオンにし、それ以外の出力信号ＳＥＬ２１、ＳＥＬ２２、ＳＥＬ２３〜ＳＥＬｋ１、ＳＥＬｋ２、ＳＥＬｋ３をＬｏｗにすれば良い。ここでは、出力信号ＳＥＬ１１、ＳＥＬ１２、ＳＥＬ１３を別々の信号としたが、同じ１つの信号にまとめても構わない。その他は、第１実施形態と同じである。
図９において、ＬＢＬ１１、・・・、ＬＢＬ１ｎ−１、・・・、ＬＢＬｋ１、・・・、ＬＢＬｋｎ−１は、第１ローカルビット線であり、ＬＢＬ１２、・・・、ＬＢＬ１ｎ、・・・、ＬＢＬｋ２、・・・、ＬＢＬｋｎは、第２ローカルビット線であり、ＬＢＬ１Ｖ１、・・・、ＬＢＬ１Ｖｎ−１、・・・、ＬＢＬｋＶ１、・・・、ＬＢＬｋＶｎ−１は、第３ローカルビット線である。上記第１乃至第３ローカルビット線の一端は、第１乃至第３スイッチング素子としての電界効果トランジスタ５１１、５１３、５１２に一端に接続されている。
また、第１スイッチング素子としての電界効果トランジスタ５１１とセンスアンプＳＡ〜ＳＡｎ／２の入力との間に、第１グローバルビット線ＢＬ１が接続されている。また、第２スイッチング素子としての電界効果トランジスタ５１３とセンスアンプＳＡ〜ＳＡｎ／２の入力との間に、第２グローバルビット線ＢＬ２が接続されている。さらに、第３スイッチング素子としての電界効果トランジスタ５１２とコモン線ドライバ１０４との間に、コモン線ＣＯＭ１〜ＣＯＭｋが接続されている。
この第２実施形態によれば、上記第１乃至第３ローカルビット線ＬＢＬ１１、・・・、ＬＢＬ１ｎ−１、・・・、ＬＢＬｋ１、・・・、ＬＢＬｋｎ−１；ＬＢＬ１２、・・・、ＬＢＬ１ｎ、・・・、ＬＢＬｋ２、・・・、ＬＢＬｋｎ；ＬＢＬ１Ｖ１、・・・、ＬＢＬ１Ｖｎ−１、・・・、ＬＢＬｋＶ１、・・・、ＬＢＬｋＶｎ−１がそれぞれ第１乃至第３スイッチング素子としての電界効果トランジスタ５１１、５１３、５１２の各一端に接続され、かつ、上記電界効果トランジスタ５１１の他端が接続される第１グローバルビット線ＢＬ１・・・ＢＬ１ｎ−１、および、電界効果トランジスタ５１３の他端が接続される第２グローバルビット線ＢＬ２・・・ＢＬｎがセンスアンプＳＡ〜ＳＡｎ／２の各入力に接続されているから、１個のセンスアンプで、列方向、つまり、ビット線方向の複数のメモリセルの組から読み出すことのでき、したがって、１個のセンスアンプで読み出すことができるメモリセルの個数を、読み出し精度を損なうことなく、増加することができる。
（第３実施形態）
図１０は、本発明の第３実施形態の半導体記憶装置を示す図である。図１０において、図１および９の構成要素と同一構成要素については、図１および９の構成要素と同一参照番号を付して説明を省略する。
図１０は、本発明の第３実施形態の半導体記憶装置を示す図である。図１０において、図１および９の構成要素と同一構成要素については、図１および９の構成要素と同一参照番号を付して説明を省略する。
ここではメモリセルアレイ（ブロック１）１１１の部分だけを示しているが、ビット線選択回路１２３で各ブロックを選択するのは、第２実施形態と同様である。
但し、ここでは、メモリセルＭＣ１１１〜ＭＣ１ｍ２とメモリセルＭＣ１１３〜ＭＣ１ｍ４とで、ビット線ドライバ１０１やセンスアンプＳＡ１を共用しているため、その選択のために、ビット線選択信号線の数が２倍の６本に増えている。メモリセルＭＣ１１１〜ＭＣ１ｍ２を選択する場合は、ビット線選択信号ＳＥＬ１１，ＳＥＬ１２、ＳＥＬ１３をＨｉｇｈ、ビット線選択信号ＳＥＬ１４、ＳＥＬ１５、ＳＥＬ１６をＬｏｗとする。また、メモリセルＭＣ１１３〜ＭＣ１ｍ４を選択する場合は、ビット線選択信号ＳＥＬ１１、ＳＥＬ１２、ＳＥＬ１３をＬｏｗ、ビット線選択信号ＳＥＬ１４、ＳＥＬ１５、ＳＥＬ１６をＨｉｇｈとする。ここでは、ビット線選択信号ＳＥＬ１１〜ＳＥＬ１６を別々の信号としたが、ビット線選択信号ＳＥＬ１１〜ＳＥＬ１３を同じ１つの信号に、また、ビット線選択信号ＳＥＬ１４〜ＳＥＬ１６を同じ１つの信号にまとめても構わない。その他は、第２実施形態と同じである。
なお、第２実施形態で用いられている図９のビット線選択信号ＳＥＬ１１〜ＳＥＬｋ３や第３実施形態で用いられている図１０のビット線選択信号ＳＥＬ１１〜ＳＥＬ１６、・・・がゲートに入力されるトランジスタ５１１〜５１６群は、ここではＮチャネルトランジスタで示している。しかし、ゲートに印加する電圧（ビット線選択信号ＳＥＬ１１〜ＳＥＬｋ３やビット線選択信号ＳＥＬ１１〜ＳＥＬ１６、・・・のＨｉｇｈレベル）を低く抑えるためには、ＰチャネルトランジスタとＮチャネルトランジスタを組にして用いるのが良い。但し、図１７に示した電圧印加の方式を用いれば、初期消去動作を除き、コモン線ＣＯＭにはＶＢＬ（例えば１．２Ｖ）以下の電圧しか印加されないという特徴があるため、電源電圧がおよそＶＢＬ＋Ｖｔｈ（Ｎチャネルトランジスタの閾値）（例えば１．８Ｖ）以上あれば、図９のビット線選択信号ＳＥＬ１２、ＳＥＬ２２、・・・、ＳＥＬｋ２や図１０のビット線選択信号ＳＥＬ１２、ＳＥＬ１５、・・・がゲートに入力されるトランジスタは、Ｎチャネルトランジスタのみにすることができ、面積を小さく抑えることができる。
この第３実施形態によれば、第１乃至第３ローカルビット線ＬＢＬ１１、ＬＢＬ１３；ＬＢＬ１２、ＬＢＬ４；ＬＢＬ１Ｖ１、ＬＢＬ１３がそれぞれ第１乃至第３スイッチング素子としての電界効果トランジスタ５１１、５１３、５１２の各一端に接続され、かつ、上記電界効果トランジスタ５１１、５１１の他端が接続される第１グローバルビット線ＢＬ１、および、電界効果トランジスタ５１３の他端が接続される第２グローバルビット線ＢＬ２がセンスアンプの各入力に接続されているから、１個のセンスアンプＳＡ１で、行方向、つまり、ワード線方向の複数のメモリセルの組から読み出すことのでき、したがって、１個のメモリセルＳＡ１で読み出すことができるメモリセルの個数を、読み出し精度を損なうことなく、増加することができる。
尚、第１乃至第３実施形態の半導体記憶装置では、図７に断面構造を示すサイドウォールメモリを使用したが、図２、図３に示したメモリセルでも良いことは、第１実施形態の中で述べた通りである。さらに、図１１〜図１５に断面図を示したメモリセルは、記憶領域としての蓄積ノードを２つ有するタイプであるが、これらを用いることもできる。以下に、図１１〜図１５を用いて本発明の半導体記憶装置で使用できるメモリセルの数例を説明することにする。
この発明が有するメモリセルは、図１１に示すように、基板１４０６上に、酸化膜１４０５、ゲート１４００を順次積層し、酸化膜１４０５上かつゲート１４００の両側に略左右対称に第１記憶領域である第１の蓄積層１４０１および第２記憶領域である第２の蓄積層１４０２を積層し、更に、基板１４０６と酸化膜１４０５との間に、積層方向に第１の蓄積層１４０１と部分的に重なるように第１拡散層１４０３を形成すると共に、積層方向に第２の蓄積層１４０２と部分的に重なるように、かつ、第１拡散層１４０３と交わらないように、第２拡散層１４０４が形成されている構造であっても良い。
また、この発明が有するメモリセルは、図１２示すように、基板１５０６上に、酸化膜１５０５、ゲート１５００を順次積層し、ゲート１５００の酸化膜１５０５側の二つのすみに左右対称に断面４分円形状の第１記憶領域としての第１の蓄積層１５０１および断面４分円形状の第２記憶領域としての第２の蓄積層１５０２を形成し、更に、基板１５０６と酸化膜１５０５との間に、積層方向に第１の蓄積層１５０１と部分的に重なるように第１拡散層１５０３を形成すると共に、積層方向に第２の蓄積層１５０２と部分的に重なるように、かつ、第１拡散層１５０３と交わらないように、第２拡散層１５０４が形成されている構造であっても良い。
また、この発明が有するメモリセルは、図１３に示すように、基板１６０６上に、断面略凹字状のゲート酸化膜１６０５を形成すると共に、酸化膜１６０５の凹部にゲート１６００を形成し、かつ、基板１６０６上かつ酸化膜１６０５の一方の側に酸化膜１６０７、第１記憶領域である第１の蓄積層１６０８、酸化膜１６０９、ゲート１６１０を積層すると共に、基板１６０６上かつ酸化膜１６０５の他方の側に酸化膜１６１１、第２記憶領域である第２の蓄積層１６１２、酸化膜１６１３、ゲート１６１４を積層し、更に、基板１６０６と酸化膜１６０７との間に、積層方向に第１の蓄積層１６０８と部分的に重なるように第１拡散層１６０３を形成すると共に、基板１６０６と酸化膜１６１１との間に、積層方向に第２の蓄積層１６１２と部分的に重なるように、かつ、第１拡散層１６０３と交わらないように、第２拡散層１６０４が形成されている構造であっても良い。
また、この発明が有するメモリセルは、図１４に示すように、基板１７０６上に酸化膜１７０５を形成すると共に、断面凸形状の凸側が酸化膜１７０５の上面全面に接触するように、酸化膜１７０５上にゲート１７００を形成し、かつ、酸化膜１７０５の一方の側かつ基板１７０６とゲート１７００の間に、酸化膜１７０８、第１記憶領域である第１の蓄積層１７０９、酸化膜１７１０を順次形成すると共に、酸化膜１７０５の他方の側かつ基板１７０６とゲート１７００の間に、酸化膜１７１１、第２記憶領域である第２の蓄積層１７１２、酸化膜１７１３を順次形成し、更に、基板１７０６と酸化膜１７０８との間に、積層方向に第１の蓄積層１７０９と部分的に重なるように第１拡散層１７０３を形成すると共に、基板１７０６と酸化膜１７１１との間に、積層方向に第２の蓄積層１７１２と部分的に重なるように、かつ、第１拡散層１７０３と交わらないように、第２拡散層１７０４が形成されている構造であっても良い。
また、この発明が有するメモリセルは、図１５に示すように、基板１８０６上に、ゲート酸化膜１８０５、シリコン窒化膜１８０７、酸化膜１８０８、ゲート１８００を順次形成し、基板１８０６とゲート酸化膜１８０５との間に、積層方向にシリコン窒化膜１８０７と部分的に重なるように、第１拡散層１８０３が形成されると共に、基板１８０６とゲート酸化膜１８０５との間に、積層方向にシリコン窒化膜１８０７と部分的に重なり、かつ、第１拡散層１８０３と交わらないように第２拡散層１８０４が形成されている構造であっても良い。尚、図１５に示す構造では、断面におけるゲート酸化膜１８０５、シリコン窒化膜１８０７、酸化膜１８０８からなるサンドイッチ構造の一方の側を、第１記憶領域としての第１の蓄積部１８０１として使用し、断面における上記サンドイッチ構造の他方の側を、第２記憶領域としての第２の蓄積部１８０２として使用するようになっている。
（第４実施形態）
図１６は、本発明の電子機器の一実施形態であるデジタルカメラ３００を示すブロック図である。
図１６は、本発明の電子機器の一実施形態であるデジタルカメラ３００を示すブロック図である。
このデジタルカメラ３００は、本発明の第１乃至第３実施形態のいずれかの半導体記憶装置である不揮発性メモリ３０８、３１９を備えている。上記不揮発性メモリ３０８は、撮影画像の記憶に用いられており、不揮発性メモリ３１９は、液晶ドライバ３２１において、液晶パネル３２２のばらつき補正値の記憶に用いられている。
このデジタルカメラ３００は、操作者によりパワースイッチ３０１がオンされると、電池３０２から供給される電力がＤＣ／ＤＣコンバータ３０３で所定電圧に変圧されて、各部品に供給される。光学系駆動部３１７で駆動されるレンズ３１６から入った光は、ＣＣＤ３１８で電流に変換され、Ａ／Ｄコンバータ３２０でデジタル信号となり、映像処理部３１０のデータバッファ３１１に入力される。データバッファ３１１に入力された信号は、ＭＰＥＧ処理部３１３で動画処理され、ビデオエンコーダ３１４を経てビデオ信号となり、液晶ドライバ３２１を経て、液晶パネル３２２に表示される。このとき、液晶ドライバ３２１は、内蔵の不揮発性メモリ３１９のデータを用いて、液晶パネル３２２のばらつき（例えば液晶パネル毎に異なる色合いのばらつきなど）を補正している。操作者によりシャッター３０４が押下されると、データバッファ３１１の情報が、ＪＰＥＧ処理部３１２を経て静止画として処理され、不揮発性メモリであるフラッシュメモリ３０８に記録される。このフラッシュメモリ３０８には、撮影画像情報の他、システムプログラム等も記録されている。ＤＲＡＭ３０７は、ＣＰＵ３０６や映像処理部３１０の様々な処理過程で発生するデータの一時記憶用に利用される。
上記デジタルカメラ３００の不揮発性メモリ３０８、３１９は、長期の保存に亘るデータの信頼性を高くする必要がある。ここで、上記不揮発性メモリ３０８、３１９は、データ０とデータ１のセル電流値の分布の隙間が極端に狭くなったり、あるいは、重なってしまうようなことがあっても、左右２方向の電流値を比較することで、正確にメモリセルの情報を読み出すことができる。したがって、上記不揮発性メモリ３０８、３１９を備えるデジタルカメラ３００は、コストダウン、小型化及び高信頼性を達成することができる。
尚、上記実施形態では、本発明の半導体記憶装置をデジタルカメラに搭載したが、本発明の半導体記憶装置を、携帯電話に搭載すると好ましい。携帯電話で用いられるフラッシュメモリは、画像データの他、通信プロトコルも記録するので、高度の信頼性が必要となる。したがって、本発明の半導体記憶装置を、携帯電話に搭載すると、携帯電話の品質を格段に向上させることができる。
尚、本発明の半導体記憶装置を、デジタル音声レコーダ、ＤＶＤ装置、液晶表示装置の色調調整回路、音楽録音再生機器、映像装置、オーディオ機器、複写装置等、デジタルカメラおよび携帯電話以外の電子機器に搭載しても良いことは、言うまでもない。
１００、１１１、１１ｋ メモリセルアレイ
１０１ ビット線ドライバ
１０２ 行デコーダ
１０３、１２３ ビット線選択回路
１０４ コモン線ドライバ
２００、ＭＣ１１、ＭＣ１２、・・・、ＭＣｍｎ メモリセル
ＢＬ１、ＢＬ２、・・・、ＢＬｎ ビット線
ＣＯＭ コモン線
５１１，５１２、・・・、５１３ 電界効果トランジスタ
２０１ 基板
２０２ ゲート絶縁膜
２０３ 第１のシリコン窒化膜
２０４ 第２のシリコン窒化膜
２０６、２０７ シリコン酸化膜
２０９、２１０ 拡散層
３００ デジタルカメラ
３０１ パワースイッチ
３０２ 電池
３０３ ＤＣ／ＤＣコンバータ
３０４ シャッター
３０６ ＣＰＵ
３０７ ＤＲＡＭ
３０８ フラッシュメモリ
３１０ 映像処理部
３１１ データバッファ
３１２ ＪＰＥＧ処理部
３１３ ＭＰＥＧ処理部
３１４ ビデオエンコーダ
３１６ レンズ
３１７ 光学系駆動部
３１８ ＣＣＤ
３１９ 不揮発性メモリ
３２０ Ａ／Ｄコンバータ
３２１ 液晶ドライバ
３２２ 液晶パネル
１４００、１５００、１６００、１７００、１８００ ゲート
１４０１、１５０１、１６０１、１７０１ 第１の蓄積層
１８０１ 第１の蓄積部
１４０２、１５０２、１６０２、１７０２ 第２の蓄積層
１８０２ 第２の蓄積部
１４０３、１５０３、１６０３、１７０３、１８０３ 拡散層
１４０４、１５０４、１６０４、１７０４、１８０４ 拡散層
１４０５、１５０５、１６０５、１７０５、１８０５ ゲート酸化膜
１４０６、１５０６、１６０６、１７０６、１８０６ 基板
１０１ ビット線ドライバ
１０２ 行デコーダ
１０３、１２３ ビット線選択回路
１０４ コモン線ドライバ
２００、ＭＣ１１、ＭＣ１２、・・・、ＭＣｍｎ メモリセル
ＢＬ１、ＢＬ２、・・・、ＢＬｎ ビット線
ＣＯＭ コモン線
５１１，５１２、・・・、５１３ 電界効果トランジスタ
２０１ 基板
２０２ ゲート絶縁膜
２０３ 第１のシリコン窒化膜
２０４ 第２のシリコン窒化膜
２０６、２０７ シリコン酸化膜
２０９、２１０ 拡散層
３００ デジタルカメラ
３０１ パワースイッチ
３０２ 電池
３０３ ＤＣ／ＤＣコンバータ
３０４ シャッター
３０６ ＣＰＵ
３０７ ＤＲＡＭ
３０８ フラッシュメモリ
３１０ 映像処理部
３１１ データバッファ
３１２ ＪＰＥＧ処理部
３１３ ＭＰＥＧ処理部
３１４ ビデオエンコーダ
３１６ レンズ
３１７ 光学系駆動部
３１８ ＣＣＤ
３１９ 不揮発性メモリ
３２０ Ａ／Ｄコンバータ
３２１ 液晶ドライバ
３２２ 液晶パネル
１４００、１５００、１６００、１７００、１８００ ゲート
１４０１、１５０１、１６０１、１７０１ 第１の蓄積層
１８０１ 第１の蓄積部
１４０２、１５０２、１６０２、１７０２ 第２の蓄積層
１８０２ 第２の蓄積部
１４０３、１５０３、１６０３、１７０３、１８０３ 拡散層
１４０４、１５０４、１６０４、１７０４、１８０４ 拡散層
１４０５、１５０５、１６０５、１７０５、１８０５ ゲート酸化膜
１４０６、１５０６、１６０６、１７０６、１８０６ 基板
Claims (10)
- チャネル領域の近傍、もしくは、チャネル領域の一端の近傍に情報を記憶できる記憶領域を有し、かつ、上記チャネル領域の一端側の第１入出力端子および上記チャネル領域の他端側の第２入出力端子を有する第１および第２メモリセルと、
上記第１メモリセルの第１入出力端子が接続される第１ビット線と、
上記第２メモリセルの第２入出力端子が接続される第２ビット線と、
上記第１メモリセルの第２入出力端子および上記第２メモリセルの第１入出力端子が接続されるコモン線と、
上記第１メモリセルおよび第２メモリセルの制御ゲートが接続されるワード線と、
上記第１ビット線が出力に接続される第１ビット線ドライバと、
上記第２ビット線が出力に接続される第２ビット線ドライバと、
上記コモン線が出力に接続されるコモン線ドライバと、
上記第１および第２ビット線がそれぞれ各入力に接続されるセンスアンプと
を備えることを特徴とする半導体記憶装置。 - チャネル領域の近傍、もしくは、チャネル領域の一端の近傍に情報を記憶できる記憶領域を有し、かつ、上記チャネル領域の一端側の第１入出力端子および上記チャネル領域の他端側の第２入出力端子を有する第１および第２メモリセルと、
上記第１メモリセルの第１入出力端子が接続される第１ローカルビット線と、
上記第２メモリセルの第２入出力端子が接続される第２ローカルビット線と、
上記第１メモリセルの第２入出力端子および上記第２メモリセルの第１入出力端子が接続される第３ローカルビット線と、
上記第１乃至第３ローカルビット線がそれぞれ各一端に接続される第１乃至第３スイッチング素子と、
上記第１スイッチング素子の他端が接続される第１グローバルビット線と、
上記第２スイッチング素子の他端が接続される第２グローバルビット線と、
上記第３スイッチング素子の他端が接続されるコモン線と、
上記第１メモリセルおよび第２メモリセルの制御ゲートが接続されるワード線と、
上記第１グローバルビット線が出力に接続される第１ビット線ドライバと、
上記第２グローバルビット線が出力に接続される第２ビット線ドライバと、
上記コモン線が出力に接続されるコモン線ドライバと、
上記第１および第２グローバルビット線がそれぞれ各入力に接続されるセンスアンプと
を備えることを特徴とする半導体記憶装置。 - 請求項１または２に記載の半導体記憶装置において、
上記第１メモリセルと第２メモリセルの組みと、この組に隣接する別の第１メモリセルと第２メモリセルの組みとが、センスアンプを共用することを特徴とする半導体記憶装置。 - 請求項１乃至３のいずれか１つに記載の半導体記憶装置において、
上記第１メモリセルの記憶領域を消去状態、第２メモリセルの記憶領域を書き込み状態として、データ０あるいはデータ１を記憶し、その逆に、上記第１メモリセルの記憶領域を書き込み状態、第２メモリセルの記憶領域を消去状態として、データ１あるいはデータ０を記憶することを特徴とする半導体記憶装置。 - チャネル領域の一端の近傍に情報を記憶できる第１記憶領域を有すると共に、チャネル領域の他端の近傍に情報を記憶できる第２記憶領域を有し、かつ、上記チャネル領域の一端側の第１入出力端子および上記チャネル領域の他端側の第２入出力端子を有する第１および第２メモリセルと、
上記第１メモリセルの第１入出力端子が接続される第１ビット線と、
上記第２メモリセルの第２入出力端子が接続される第２ビット線と、
上記第１メモリセルの第２入出力端子および上記第２メモリセルの第１入出力端子が接続されるコモン線と、
上記第１メモリセルおよび第２メモリセルの制御ゲートが接続されるワード線と、
上記第１ビット線が出力に接続される第１ビット線ドライバと、
上記第２ビット線が出力に接続される第２ビット線ドライバと、
上記コモン線が出力に接続されるコモン線ドライバと、
上記第１および第２ビット線がそれぞれ各入力に接続されるセンスアンプと
を備えることを特徴とする半導体記憶装置。 - チャネル領域の一端の近傍に情報を記憶できる第１記憶領域を有すると共に、チャネル領域の他端の近傍に情報を記憶できる第２記憶領域を有し、かつ、上記チャネル領域の一端側の第１入出力端子および上記チャネル領域の他端側の第２入出力端子を有する第１および第２メモリセルと、
上記第１メモリセルの第１入出力端子が接続される第１ローカルビット線と、
上記第２メモリセルの第２入出力端子が接続される第２ローカルビット線と、
上記第１メモリセルの第２入出力端子および上記第２メモリセルの第１入出力端子が接続される第３ローカルビット線と、
上記第１乃至第３ローカルビット線がそれぞれ各一端に接続される第１乃至第３スイッチング素子と、
上記第１スイッチング素子の他端が接続される第１グローバルビット線と、
上記第２スイッチング素子の他端が接続される第２グローバルビット線と、
上記第３スイッチング素子の他端が接続されるコモン線と、
上記第１メモリセルおよび第２メモリセルの制御ゲートが接続されるワード線と、
上記第１グローバルビット線が出力に接続される第１ビット線ドライバと、
上記第２グローバルビット線が出力に接続される第２ビット線ドライバと、
上記コモン線が出力に接続されるコモン線ドライバと、
上記第１および第２グローバルビット線がそれぞれ各入力に接続されるセンスアンプと
を備えることを特徴とする半導体記憶装置。 - 請求項５または６に記載の半導体記憶装置において、
上記第１メモリセルと第２メモリセルの組みと、この組に隣接する別の第１メモリセルと第２メモリセルの組みとが、センスアンプを共用することを特徴とする半導体記憶装置。 - 請求項５乃至７のいずれか１つに記載の半導体記憶装置において、
上記第１メモリセルの記憶領域の一方または両方を消去状態、第２メモリセルの記憶領域の一方または両方を書き込み状態として、データ０あるいはデータ１を記憶し、その逆に、上記第１メモリセルの記憶領域の一方または両方を書き込み状態、第２メモリセルの記憶領域の一方または両方を消去状態として、データ１あるいはデータ０を記憶することを特徴とする半導体記憶装置。 - 請求項５乃至８のいずれか１つに記載の半導体記憶装置において、
上記第１および第２メモリセルは、サイドウォールメモリであることを特徴とする半導体記憶装置。 - 請求項１乃至９のいずれか１つに記載の半導体記憶装置を備えることを特徴とする電子機器。
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