KR100365872B1

KR100365872B1 - 비휘발성 반도체 메모리

Info

Publication number: KR100365872B1
Application number: KR1019990035537A
Authority: KR
Inventors: 요네야마아끼라; 가네다요시노부
Original assignee: 산요 덴키 가부시키가이샤
Priority date: 1998-08-27
Filing date: 1999-08-26
Publication date: 2002-12-26
Also published as: DE69930999D1; KR20000017543A; TW446876B; EP0982737B1; EP0982737A2; DE69930999T2; US6349061B1; EP0982737A3

Abstract

용장 대상으로 되어 있는 불량 섹터의 존재의 유무에 상관없이 일괄 소거를 가능하게 한다.

기억한 데이터의 일괄 소거를 행할 수 있는 섹터를 복수 영역을 갖는 비휘발성 반도체 메모리로서, 비휘발성 반도체 메모리의 데이터 소거용으로 사용하는 고전압을 발생하는 고전압 발생 회로(8)와, 그 고전압 발생 회로(8)와 상기 복수의 섹터(9A, 9B, 9C) 간에 각각 접속되는 복수개의 트랜지스터(10A, 10B, 10C)를 구비하고, 데이터의 일괄 소거 시에는 상기 복수개의 트랜지스터(10A, 10B, 10C)를 정전류 동작시켜, 상기 복수 영역의 섹터(9A, 9B, 9C)에 흐르는 전류를 제한한 것을 특징으로 한다.

Description

비휘발성 반도체 메모리{NONVOLATILE SEMICONDUCTOR MEMORY}

본 발명은 비휘발성 반도체 메모리에 관한 것으로, 특히 LSI 메모리의 일종인 EPROM(Erasable and Programmable ROM), EEPROM(Electrical Erasable and Programmable ROM 혹은 플래시 EEPROM 혹은 플래시 메모리로 칭한다) 등의 플로팅 게이트에 전하를 축적하고, 전하의 유무에 의한 임계치 전압의 변화를 컨트롤 게이트에 의해서 검출함으로써, 데이터의 기억을 행하게 하는 비휘발성 반도체 메모리에 관한 것이다.

여기서, 메모리 셀 등에 결함이 있어 사용할 수 없는 경우에, 그 메모리 셀 대신에, 미리 반도체 메모리 내에 만들어져 있는 용장 메모리 셀을 사용하는 기술이 알려져 있다. 불량 메모리 셀의 어드레스는 반도체 메모리의 제조 시에 알 수 있다. 그 불량 메모리 셀의 어드레스는 용장 어드레스 발생 회로에 기억시켜 둔다. 그리고, 통상의 어드레스 발생 회로로부터 발생하는 어드레스가 불량 어드레스인지의 여부를 항상 관측하여, 불량 어드레스이면 용장 메모리 셀을 어드레스 지정하도록 전환하고 있다. 즉, 불량 메모리 셀의 어드레스 라인은 사용하지 않도록 하고 있다.

도 3은 그와 같은 용장 기능을 구비한 반도체 메모리의 어드레스 지정 회로의 일부를 나타내는 회로도이다.

도 3의 어드레스 발생 회로(1)에는 어드레스 지정용 어드레스 데이터가 인가된다. 용장 어드레스 발생 회로(2)에는 반도체 메모리의 제조 시의 시험에 의해 알 수 있는 불량 메모리 셀의 어드레스 데이터가 기억된다. 비교기(3)는 어드레스 발생 회로(1)의 출력 신호와 상기 용장 어드레스 발생 회로(2)의 출력 신호의 비교를 행하고, 어드레스 발생 회로(1)로부터 불량 메모리 셀의 어드레스 데이터가 발생하면 「H」 레벨의 신호를 발생하고, 그 이외는 「L」 레벨의 신호를 발생한다. 제1 전환 수단(4)은 비교기(3)의 출력 신호에 따라서 상기 어드레스 발생 회로(1)의 출력 신호를 선택할지 선택하지 않을지의 여부를 결정한다. 디코더는 제1 전환 수단(4)으로부터의 어드레스 데이터를 디코드한다. 이 디코드에는 정상적인 메모리 셀을 지정하기 위한 디코드와 불량의 메모리 셀을 지정하기 위한 것 즉, 용장용 어드레스를 디코드하는 것으로 하고 있다. 이 디코더(5A, 5B, 5C, 5D)는 워드 라인 WL0 내지 WL3에 접속된다. 도면에서는 생략하고 있지만 실제로는, 디코더와 WL은 더 많은 수가 접속되어 있다.

용장 어드레스가 아닌 통상의 어드레스 발생 시에는, 어드레스 발생 회로(1)의 출력 신호가 제1 전환 수단(4)을 통과하여 디코더(5A, 5B, 5C, 5D)에 인가되며, 선택된 WL에 대응하는 디코더의 출력이 「H」 레벨이 된다. 이에 따라, 메모리 셀의 지정이 행해진다.

다음에, 용장 어드레스가 어드레스 발생 회로(1)로부터 발생하면, 비교기(3)로부터 「H」 레벨이 발생하고, 제1 전환 수단(4)을 구성하는 각 앤드 게이트에「L」 레벨이 인가된다. 이 때문에, 어드레스 발생 회로(1)로부터의 어드레스는 디코더(5A, 5B, 5C, 5D)에 인가되지 않게 된다.

한편, 비교기(3)로부터의 「H」 레벨은 앤드 게이트 (6)에 인가되어, 앤드 게이트(6)를 도통 상태로 한다. 그렇게 하면, 용장 어드레스 발생 회로(2)로부터 어드레스 지정 신호가 앤드 게이트(6)를 통하여 용장 워드 라인 RWL에 전해지며, 용장 메모리 셀이 어드레스 지정할 수 있게 된다.

따라서, 도 3의 장치에 따르면 용장 어드레스를 지정할 수 있다.

그러나, 상기 반도체 메모리가 소위 플래시 메모리라고 불리는 비휘발성 반도체 메모리인 경우에 이하에 설명하는 문제가 발생하였다.

우선, 이러한 비휘발성 반도체 메모리에 대하여 도 4를 참조하면서 설명한다. 또한, 비휘발성 반도체 메모리 셀은 스플릿 게이트(split-gate)형과 스택 게이트(stack-gate)형으로 크게 분류되지만, 이하에서는 예를 들면 WO92/18980 공보(Gl1C13/00)에 개시되어 있는 스플릿 게이트형 비휘발성 반도체 메모리에 대하여 설명한다.

도 4는 상기 비휘발성 반도체 메모리(20A, 20B, 20C, 20D)가 매트릭스 배치된 메모리 셀 어레이(21)를 나타내는 회로도, 도 5는 그 1개의 메모리 셀의 구조 설명도이다.

도 4에서 인접하는 비휘발성 반도체 메모리(20A, 20B, 20C, 20D)끼리는 그 소스 영역끼리가 소스 라인 SL에 공통 접속되며, 그 드레인 영역은 각각 비트 라인(BLO, BL2)에 접속되어 있다. 또한, 비휘발성 반도체 메모리(20A, 20C, 20B,20D)의 컨트롤 게이트 CG는 각각 워드 라인(WL0, WL1)에 접속되어 있다.

여기서, 이러한(스플릿 게이트) 구조의 비휘발성 반도체 메모리의 단락 불량에 대하여 설명한다.

본 구조에서는, 도 5에 도시한 바와 같이, 컨트롤 게이트 CG가 플로팅 게이트 FG의 상부로부터 측부에 걸쳐서 형성되어 있기 때문에 (스택 구조는 일반적으로 플로팅 게이트 상에 컨트롤 게이트가 적층되어 있다), 특히 비트 라인 BL과의 간격이 좁아지며(소자의 미세화에 따라, 보다 좁아지는 방향에 있다), 예를 들면 비트 라인 BL 형성용 컨택트 홀 형성 시의 마스크 어긋남 등에 의해, 컨트롤 게이트 CG(워드 라인 WL)와 비트 라인 BL 간에서 단락이 생기기 쉽다. 이러한 단락 현상이 생기면 사용할 수 없기 때문에 해당 셀은 불량 셀로서 취급된다.

이하, 이러한 구성의 비휘발성 반도체 메모리로의 데이터(전하)의 기록·판독·소거 방법에 대하여 설명한다. 또한, 이하의 설명에서는 비휘발성 반도체 메모리(20A)로의 데이터(전하)의 기록·판독·소거 방법에 대하여 설명한다.

우선, 기록 방법은 예를 들면 비트 라인 BL0, 소스 라인 SL, 그리고 워드 라인 WL0에 각각 0V, 11V, 2V를 인가한다. 이에 따라, 고전압이 인가된 소스 라인 SL에 의해, 이 소스 라인 SL을 구성하는 확산층(도시하지 않음)과 강하게 용량 결합된 플로팅 게이트 FG의 전위가 대개 9V 정도로 들어 올려지며, 드레인 영역과 소스 영역간에 발생한 열 전자(hot electron)가 플로팅 게이트 FG로 이동함으로써 데이터의 기록이 행해진다.

또한, 판독 방법은, 예를 들면 비트 라인 BL0, 소스 라인 SL, 그리고 워드 라인 WL0에 각각 2V, 0V, 4V를 인가한다. 이 때, 드레인 영역에서부터 소스 영역으로 판독 전류가 흐르는지의 여부에 따라 플로팅 게이트 FG에 데이터가 기록되어 있는지의 여부가 판정된다. 즉, 판독 전류가 흐르지 않을 때는 플로팅 게이트 FG에 데이터가 기록되어 있는 것이 된다.

또한, 소거 방법은 예를 들면 비트 라인 BL0, 소스 라인 SL, 그리고 워드 라인 WL0에 각각 0V, 0V, 14V를 인가한다. 이에 의해, 상기 플로팅 게이트 FG에 기록된 전하가 컨트롤 게이트 CG측으로 방출되어, 데이터가 소거된다.

상기 구성의 비휘발성 반도체 메모리에서, 상기 데이터 소거 시에 모든 워드 라인 WL을 동시에 선택할 필요가 있는 경우에, 그 중에 누설성의 불량 셀이 존재하면 소거에 필요한 고전압(상기한 설명에서는 14V)을 각 컨트롤 게이트 CG에 공급할 수 없게 된다.

도 3에서, 소거 시에는 디코더(5A, 5B, 5C, 5D)가 전부 선택된다. 그리고, 고전압 발생 회로(8)로부터의 고전압은 디코더(5A, 5B, 5C, 5D)를 통하여 워드 라인 WL0, WL1, WL2 및 WL3으로 인가된다. 여기서, 워드 라인 WL0, WL1, WL2 및 WL3이 접속된 어느 하나의 메모리 셀(용장 대상의 셀) 내에 누설 불량이 있으면, 워드 라인 WL0, WL1, WL2 및 WL3의 전압이 14V 정도까지 상승할 수 없게 된다. 그렇게 하면, WL0, WL1, WL2 및 WL3이 접속된 모든 메모리 셀이, 정상적으로 소거될 수 없게 된다.

여기서, 누설 불량이란 워드 라인 WL에서의 단락으로 워드 라인 WL에 과대 전류가 흐르게 되는 현상이며, 그 원인으로서 예를 들면 워드 라인 WL과 비트 라인BL이 접촉 불량을 일으킨 경우 등이 고려된다.

여기서, 비휘발성 반도체 메모리에는 기억 영역을 섹터라고 불리는 복수의 영역으로 나누는 것이 있다. 1개의 섹터는 일괄 소거가 가능한 최소 단위이다. 이 섹터를 사용하면 부분 소거가 용이해진다.

한편으로 칩 전체를 소거하는 칩 소거를 행하고자 하는 경우도 있다. 그 소거 방법으로는 섹터마다 순차 소거해가는 방법도 고려할 수 있지만, 전체 소거 시간이 길어진다. 그 때문에, 복수의 섹터를 일괄로 소거하고자 한다.

그러나, 칩 전체 중에는 상기한 바와 같이 누설 불량을 갖는 셀을 갖는 섹터도 포함될 가능성이 있다(불량 섹터는 용장 섹터로 대체되지만, 칩 전체의 일괄 소거 동작 시에는 소거 대상에 포함되어 있다). 이러한 섹터가 들어가 있으면 상술한 바와 같이 각 컨트롤 게이트 CG에 소거에 필요한 고전압을 공급할 수 없게 된다. 즉, 용장 대상으로 되어 있는 불량 섹터가 정상 섹터에 악 영향을 미치게 된다.

그 결과, 본래의 의미에서의 일괄 소거에 곤란한 상황이 발생하고 있었다.

따라서, 본 발명에서는 용장 대상으로 되어 있는 불량 섹터의 존재의 유무에 상관없이, 일괄 소거 가능한 비휘발성 반도체 메모리를 제공하는 것을 목적으로 한다.

본 발명은 상기 과제를 해결하기 위해서 이루어진 것으로, 도 1에 도시한 바와 같이 기억된 데이터의 일괄 소거를 행할 수 있는 섹터(9A, 9B, 9C)를 복수 영역을 갖는 비휘발성 반도체 메모리(20A, 20B, 20C, 20D ; 도 4 참조)에 있어서, 비휘발성 반도체 메모리의 데이터 소거용으로 사용하는 고전압을 발생하는 고전압 발생 회로(8)와, 해당 고전압 발생 회로(8)와 상기 복수 영역의 섹터(9A, 9B, 9C) 간에 각각 접속되는 복수개의 트랜지스터(10A, 10B, 10C)를 구비하고, 데이터의 일괄 소거 시에는 상기 복수개의 트랜지스터(10A, 10B, 10C)를 정전류 동작시켜, 상기 복수 영역의 섹터(9A, 9B, 9C)에 흐르는 전류를 제한한 것을 특징으로 한다.

또한, 상기 비휘발성 반도체 메모리(20A, 20B, 20C, 20D)에서 도 2에 도시한 바와 같이 데이터의 비소거 시에, 상기 복수개의 트랜지스터(10A, 10B, 10C)에 의한 정전류 동작을 해제하는 스위치(19)를 각각 구비한 것을 특징으로 한다.

도 1은 본 발명의 제1 실시예의 비휘발성 반도체 메모리를 나타내는 회로도.

도 2는 본 발명의 제2 실시예의 비휘발성 반도체 메모리를 나타내는 회로도.

도 3은 종래의 비휘발성 반도체 메모리를 나타내는 회로도.

도 4는 종래의 반도체 메모리를 나타내는 회로도.

도 5는 스플릿(split) 게이트 구조의 비휘발성 반도체 메모리의 단면 설명도.

<도면의 주요 부분에 대한 부호의 설명>

8 : 고전압 발생 회로

9A : 제1 섹터

9B : 제2 섹터

9C : 제3 섹터

10A : 제1 트랜지스터

10B : 제2 트랜지스터

10C : 제3 트랜지스터

11 : 전류 미러 회로

11A : 전류 미러 회로

17 : 전류 미러 회로

18 : 전류 미러 회로

이하, 본 발명의 비휘발성 반도체 메모리의 제1 실시예에 대하여 도 1을 참조하면서 설명한다.

도 1에서, 참조 번호 (8)는 비휘발성 반도체 메모리의 워드 라인 WL에 공급하는 소거 전압(본 실시예에서는 14V)을 발생하는 고전압(소거) 발생 회로이다. 또한, 도시한 설명은 생략하지만, 데이타의 기록 시 및 판독 시에 상기 워드 라인 WL에 각각 기록 전압 및 판독 전압을 발생하는 기록 전압 발생 회로 및 판독 전압 발생 회로가 있으며, 데이타의 기록·판독·소거의 각 동작에 따라서 스위치(도시하지 않음)의 전환에 의해 어느 하나의 전압 발생 회로가 선택 접속되어, 이 선택된 소정의 전압 발생 회로로부터 소정의 전압이 상기 워드 라인 WL에 공급된다.

본 발명의 실시예의 비휘발성 반도체 메모리의 특징은, 일괄 소거가 가능한 최소 단위인 제1, 제2 및 제3 섹터(9A, 9B, 9C)와, 상기 고전압 발생 회로(8) 간에각각 정전류 트랜지스터인 제1, 제2 및 제3 트랜지스터(10A, 10B, 10C)를 접속하고, 제1 내지 제3 섹터에 정전류를 공급하도록 한 것이다.

여기서, 정전류 발생 회로, 예를 들어 전류 미러 회로(11, 17, 18)는 상기 트랜지스터(10A, 10B, 10C)에 흐르는 전류가 정전류가 되도록 제어하는 회로이며, 상기 트랜지스터(10A, 10B, 10C)는 해당 전류 미러 회로의 일부를 구성하고 있다.

상기 전류 미러 회로(1l, 17, 18)의 구성은, 그 소스 전극에 전원 전압 Vdd가 접속된 제1 P 채널형 MOS 트랜지스터(Tr1)의 게이트 전극에 기준 전압 Vref가 게이트 입력됨으로써, 이 기준 전압 Vref에 기초한 일정 전류가 이 제1 P 채널형 MOS 트랜지스터(Tr1)에 흐르고, 이 정전류에 의해 그 드레인 영역이 그라운드에 접속된 제2 P 채널형 MOS 트랜지스터(Tr2)에 흐르는 전류가 결정된다. 그리고, 이 제2 P 채널형 MOS 트랜지스터(Tr2)와 그 게이트 전극끼리가 공통 접속된 제3 P 채널형 MOS 트랜지스터(Tr3)에 흐르는 전류가 결정됨으로써, 이 제3 P 채널형 MOS 트랜지스터(Tr3)와 직렬 접속된 제4 P 채널형 MOS 트랜지스터(Tr4)에 흐르는 전류가 결정된다. 따라서, 이 제4 P 채널형 MOS 트랜지스터(Tr4)와 그 게이트 전극끼리가 공통 접속된 상기 트랜지스터(10A)에 흐르는 전류가 결정된다. 즉, 상기 기준 전압 Vref에 기초한 일정 전류가 상기 트랜지스터(10A)로 흐르게 된다.

또한, 상기 전류 미러 회로(17, 18)를 구성하는 상기 트랜지스터(10B, 10C)에도 마찬가지로 정전류가 흐른다.

또한, 도 1에서 제1 내지 제3 섹터(9A, 9B, 9C)는 실제로는 더 많은 섹터가 접속되어 있으며, 제1 섹터(9A) 내의 워드 라인 WL0, WL1도 실제로는 더 많은 워드라인 WL이 접속되며, 각 워드 라인 WL은 도 4에 도시한 바와 같이 각 비휘발성 반도체 메모리(20A, 20B, 20C, 20D) 등에 접속되어 있지만, 도면에서는 편의상 생략하고 있다.

또한, 제2 및 제3 섹터(9B, 9C)의 각 섹터 내부는 제1 섹터(9A) 내의 구성과 동일하다.

그런데, 도 1에서 그 일괄 소거 시에는 워드 라인 WL0 및 WL1에 고전압 발생 회로(8)로부터의 고전압(14V 정도)을 더할 필요가 있다. 이 고전압은 모든 섹터에 공통으로 사용된다. 즉, 제1 트랜지스터(10A)를 통하여 제1 섹터(9A)에 고전압이 인가되며, 제2 트랜지스터(10B)를 통하여 제2 섹터(9B)에 고전압이 인가되며, 제3 트랜지스터(10C)를 통하여 제3 섹터(9C)에 고전압이 인가된다.

그리고, 일괄 소거 시에는 로우 디코더(14)로부터 「L」 레벨의 전압이 직렬 접속되며, 그 게이트 전극끼리가 공통 접속된 P 채널형 MOS 트랜지스터와 N 채널형 MOS 트랜지스터에 게이트 입력되기 때문에, 트랜지스터(15A, 16A)가 온하고 트랜지스터(15B, 16B)가 오프한다. 이 때문에, 제1 트랜지스터(10A)로부터 공급되는 고전압이 워드 라인 WL0, WL1에 인가되게 된다.

이 때, 본 발명에서는 제1 트랜지스터(10A)를 포화 영역에서 동작시킨다. 즉, 제1 트랜지스터(10A)가 포화 영역에서 동작하면 제1 트랜지스터(10A)를 흐르는 전류는 일정하므로, 제1 섹터(9A) 내에 불량의 워드 라인 WL이 포함되어 있어도 제1 트랜지스터(10A)를 흐르는 전류는 일정치로 제한되어 있다. 이 때문에, 고전압 발생 회로(8)로부터 공급된 고전압의 전위가 저하하는 일은 없다.

이 본 발명의 특징을 이루는 작용은 제1 내지 제3 섹터(9A, 9B, 9C)에서 공통이다.

제1 트랜지스터(10A)를 포화 영역에서 동작시키기 위해서, 도 1에서는 제1 트랜지스터(10A)를 전류 미러 회로(11)의 일부로서 사용하고 있다. 제1 트랜지스터(10A)에 흐르는 전류는, 게이트에 기준 전압 Vref가 인가되는 트랜지스터(Tr1)로부터 만들어진다. 그 때문에, 기준 전압 Vref의 레벨에 의해 제1 트랜지스터(10A)로 흐르는 전류를 임의로 제어할 수 있다. 또한, 트랜지스터(10B, 10C)도 포화 영역에서 동작하도록 전류 미러 회로(17, 18)에 의해 제어된다.

따라서, 도 1에 도시하는 본 발명의 비휘발성 반도체 메모리에 따르면, 모든 섹터 내의 데이타를 일괄 소거할 때에 예를 들면, 어느 섹터 내에 불량 섹터가 존재하고 있었다고 해도 종래와 같이 누설 전류에 의해 소거에 필요한 고전압의 전위가 강하하게 되어, 모든 섹터를 일괄하여 소거할 수 없는 문제를 방지할 수 있다.

그런데, 트랜지스터(10A ∼ 10C)의 존재는 각 섹터(9A ∼ 9C)에 대한 통상의 억세스 동작의 점에서는 불리해진다. 즉, 메모리 셀에 대한 제어 신호의 타이밍이 느려지는 새로운 문제가 발생하게 된다.

그래서, 본 발명의 제2 실시예에서는 상기 새로운 문제를 억제하는 발명에 대하여 도 2를 참조하면서 설명한다. 또한, 도 2는 제2 실시예의 특징을 이루는 전류 미러 회로(11A) 부분만 추출한 상태를 나타내고 있으며 다른 구성은 도 1의 구성과 동일하다.

일괄 및 각 섹터마다의 소거 시간 이외의 시간, 즉 기록 시 및 판독 시에는 트랜지스터(10A ∼ 10C)를 완전한 온 상태로 전환하여, 트라이오드(triode) 영역에서 동작시키도록 함으로써 트랜지스터(10A ∼ 10C)의 존재에 의한 악 영향(억세스 동작의 지연)의 정도를 저감화하는 것이다.

그 때문에, 본 발명에서는 도 2와 같이 트랜지스터(10A)의 게이트 전극과 그라운드간에 스위치(19)를 설치하고, 내부 상태(status) 신호(소위 비휘발성 반도체 메모리의 각종 동작 상태의 확인 신호)에 기초하여, 소거 시에는 상기 스위치(19)를 상기 제4 P 채널형 MOS 트랜지스터(Tr4) 측에 폐쇄 동작시켜서 상술한 바와 같이 트랜지스터(10A)를 포화 영역에서 동작시키고, 그 이외의 비소거 시에는 상기 스위치(19)를 그라운드 측에 폐쇄 동작시킨다. 이에 의해, 소거 시외에는 트랜지스터(10A)를 완전한 온 상태로 전환하여 트라이오드 영역에서 동작시킨다[전류 미러 회로(11)에 의한 정전류 공급 동작을 해제한다]. 또한, 도 1에 도시한 전류 미러 회로(17, 18)도 동일한 구성으로 하여 트랜지스터(10B, 10C)에 흐르는 전류치를 조정할 수 있다.

또한, 본 발명은 용장 기능을 구비한 비휘발성 반도체 메모리에서 용장 대상으로 되어 있는 불량 섹터의 존재의 유무에 상관없이, 일괄 소거를 가능하게 하는 것이며, 그 적용은 본 실시예에서 설명한 스플릿 게이트형 비휘발성 반도체 메모리에 한정되는 것은 아니고, 스택 게이트형 비휘발성 반도체 메모리 혹은 또 전술한 플로팅 게이트나 컨트롤 게이트 외에 전용 소거 게이트를 갖는 구조의 메모리 셀에도 적용 가능하다. 또한, 정전류 회로(전류 미러 회로)의 배치 개소(個所)에 대해서도, 본 실시예에서는 특히 워드 라인 WL과 비트 라인 BL 간에서의 설계 마진이 여유가 없고 이 사이에서 단락이 생기기 쉽기 때문에 워드 라인 WL에 설치하였지만, 이에 한정되는 일 없이 셀 구조에 따라서 단락이 생기기 쉬운 개소에 배치하면 좋다.

본 발명에 따르면, 비휘발성 반도체 메모리에서의 일괄 소거 시에, 어느 섹터 내에 불량 섹터가 존재하고 있었다고 해도 소거에 필요한 고전압을 유지할 수 있으므로 모든 섹터를 일괄하여 소거할 수 있다.

또한, 본 발명에 따르면 고전압 발생 회로와 섹터간에 접속되는 트랜지스터를 포화 영역에서 동작시키는 것만으로 상기 효과를 달성할 수 있으므로, 복잡한 회로 구성에 따라 소자수가 증대하게 되는 폐해를 초래하는 일이 없다.

또한, 본 발명에 따르면 비소거 시에는, 고전압 발생 회로와 섹터간에 접속되는 트랜지스터를 완전히 온동작시키고 있으므로, 소거 시 이외에는 충분한 전류가 흐르게 할 수 있어, 응답 스피드의 저하를 억제할 수 있다.

Claims

기억된 데이타의 일괄 소거를 행할 수 있는 섹터를 복수 영역만큼 갖는 비휘발성 반도체 메모리에 있어서,

비휘발성 반도체 메모리의 데이타 소거용으로 사용하는 고전압을 발생하는 고전압 발생 회로와,

상기 고전압 발생 회로와 상기 복수 영역의 섹터간에 각각 접속되는 복수개의 정전류 회로를 구비하고,

데이터의 일괄 소거 시에는 상기 복수개의 정전류 회로를 동작시켜, 상기 복수 영역의 섹터에 흐르는 전류를 제한한 것을 특징으로 하는 비휘발성 반도체 메모리.
제1항에 있어서, 상기 정전류 회로는 전류 미러 회로이며, 상기 전류 미러 회로의 입력 전류에 따른 출력 전류를 흘리는 정전류 트랜지스터는 상기 복수 영역의 섹터에 접속되어 있는 것을 특징으로 하는 비휘발성 반도체 메모리.
제1항에 있어서, 데이터의 비소거 시에 상기 복수개의 트랜지스터에 의한 정전류 동작을 해제하는 스위치를 구비한 것을 특징으로 하는 비휘발성 반도체 메모리.
제1항에 있어서, 상기 비휘발성 메모리는 스플릿 게이트 구조의 EEPROM이며, 상기 전류 미러 회로는 상기 EEPROM의 워드 라인과 비트 라인간에 접속되어 있는 것을 특징으로 하는 비휘발성 반도체 메모리.