JPH06176600A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH06176600A JPH06176600A JP4326772A JP32677292A JPH06176600A JP H06176600 A JPH06176600 A JP H06176600A JP 4326772 A JP4326772 A JP 4326772A JP 32677292 A JP32677292 A JP 32677292A JP H06176600 A JPH06176600 A JP H06176600A
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- cell array
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Abstract
(57)【要約】
【目的】 ＮＡＮＤセルを用いた半導体メモリの書き込
み／読み出し動作の信頼性向上。 【構成】 半導体基板上に電荷蓄積層と制御ゲートが積
層された電気的書き替え可能なメモリセルが複数個直列
接続されてＮＡＮＤセルを構成してマトリクス配列され
たメモリセルアレイと、前記メモリセルアレイのワード
線を選択する第１の行選択手段と、前記メモリセルアレ
イの選択ゲートを選択する第２の行選択手段と、前記メ
モリセルアレイのビット線が前記選択ゲートを介して接
続されて、データ読み出し時に、データに応じてビット
線を放電する手段と、テスト時に前記ビット線をフロー
ティング状態にする手段とを具備し、前記ビット線のフ
ローティング時の電圧変化に応じてビット線不良を検出
するようにしたことを特徴とする。
み／読み出し動作の信頼性向上。 【構成】 半導体基板上に電荷蓄積層と制御ゲートが積
層された電気的書き替え可能なメモリセルが複数個直列
接続されてＮＡＮＤセルを構成してマトリクス配列され
たメモリセルアレイと、前記メモリセルアレイのワード
線を選択する第１の行選択手段と、前記メモリセルアレ
イの選択ゲートを選択する第２の行選択手段と、前記メ
モリセルアレイのビット線が前記選択ゲートを介して接
続されて、データ読み出し時に、データに応じてビット
線を放電する手段と、テスト時に前記ビット線をフロー
ティング状態にする手段とを具備し、前記ビット線のフ
ローティング時の電圧変化に応じてビット線不良を検出
するようにしたことを特徴とする。
Description
【０００１】
【発明の技術分野】本発明は、電荷蓄積層と制御ゲート
を有する電気的書き替え可能なメモリセルを用いたいわ
ゆるＥＥＰＲＯＭを構成する不揮発性半導体記憶装置に
係り、特にＮＡＮＤセル構成のメモリセルアレイを有す
るＥＥＰＲＯＭに関する。
を有する電気的書き替え可能なメモリセルを用いたいわ
ゆるＥＥＰＲＯＭを構成する不揮発性半導体記憶装置に
係り、特にＮＡＮＤセル構成のメモリセルアレイを有す
るＥＥＰＲＯＭに関する。
【０００２】
【従来の技術】ＥＥＰＲＯＭの中で、高集積化可能なも
のとして、メモリセルを複数個直列接続したＮＡＮＤセ
ル型のＥＥＰＲＯＭが知られている。一つのメモリセル
は半導体基板上に絶縁膜を介して浮游ゲートと制御ゲー
トが積層されたＭＯＳＦＥＴ構造を有し、複数個のメモ
リセルが接続するもの同士でそのソース，ドレインを共
用する形で直列接続されてＮＡＮＤセルを構成する。Ｎ
ＡＮＤセルの一端側ドレインは選択ゲートを介してビッ
ト線に接続され、他端側ソースはやはり選択ゲートを介
して共通ソース線に接続される。この様なメモリセルが
複数個マトリクス配列されてＥＥＰＲＯＭが構成され
る。メモリセルの制御ゲートは行方向に連続的に配設さ
れてワード線となる。
のとして、メモリセルを複数個直列接続したＮＡＮＤセ
ル型のＥＥＰＲＯＭが知られている。一つのメモリセル
は半導体基板上に絶縁膜を介して浮游ゲートと制御ゲー
トが積層されたＭＯＳＦＥＴ構造を有し、複数個のメモ
リセルが接続するもの同士でそのソース，ドレインを共
用する形で直列接続されてＮＡＮＤセルを構成する。Ｎ
ＡＮＤセルの一端側ドレインは選択ゲートを介してビッ
ト線に接続され、他端側ソースはやはり選択ゲートを介
して共通ソース線に接続される。この様なメモリセルが
複数個マトリクス配列されてＥＥＰＲＯＭが構成され
る。メモリセルの制御ゲートは行方向に連続的に配設さ
れてワード線となる。
【０００３】このＮＡＮＤセル型ＥＥＰＲＯＭの動作は
次の通りである。データ書き込みは、ビット線から遠い
方のメモリセルから順に行なう。ｎチャンネルの場合を
説明すると、選択されたメモリセルの制御ゲートには昇
圧された書き込み電位Ｖpp(＝２０Ｖ程度）を印加し、
これよりビット線側にある非選択メモリセルの制御ゲー
トおよび選択ゲートに中間電位ＶppM(＝１０Ｖ程度）を
印加し、ビット線にはデータに応じてＯＶ（例えば
“０”）または中間電位（例えば“１”）を印加する。
このときビット線の電位は非選択メモリセルを転送され
て選択メモリセルのドレインまで伝わる。データ“０”
のときは、選択メモリセルの浮游ゲートとドレイン間に
高電界がかかり、ドレインから浮游ゲートに電子がトン
ネル注入されてしきい値が正方向に移動する。データ
“１”のときはしきい値変化はない。
次の通りである。データ書き込みは、ビット線から遠い
方のメモリセルから順に行なう。ｎチャンネルの場合を
説明すると、選択されたメモリセルの制御ゲートには昇
圧された書き込み電位Ｖpp(＝２０Ｖ程度）を印加し、
これよりビット線側にある非選択メモリセルの制御ゲー
トおよび選択ゲートに中間電位ＶppM(＝１０Ｖ程度）を
印加し、ビット線にはデータに応じてＯＶ（例えば
“０”）または中間電位（例えば“１”）を印加する。
このときビット線の電位は非選択メモリセルを転送され
て選択メモリセルのドレインまで伝わる。データ“０”
のときは、選択メモリセルの浮游ゲートとドレイン間に
高電界がかかり、ドレインから浮游ゲートに電子がトン
ネル注入されてしきい値が正方向に移動する。データ
“１”のときはしきい値変化はない。
【０００４】データ消去は、ＮＡＮＤセル内の全てのメ
モリセルに対して同時に行なわれる。すなわち全ての制
御ゲート、選択ゲートをＯＶとし、ｐ型ウェルおよびｎ
型基板に昇圧された消去電位ＶppE(＝２０Ｖ）を印加す
る。これにより全てのメモリセルにおいて浮游ゲートの
電子がウェルに放出され、しきい値が負方向に移動す
る。 データ読み出しは、選択されたメモリセルの制御
ゲートをＯＶとし、それ以外のメモリセルの制御ゲート
および選択ゲートを電源電位Ｖcc( ＝５Ｖ）として、選
択メモリセルで電流が流れるか否かを検出することによ
り行なわれる。
モリセルに対して同時に行なわれる。すなわち全ての制
御ゲート、選択ゲートをＯＶとし、ｐ型ウェルおよびｎ
型基板に昇圧された消去電位ＶppE(＝２０Ｖ）を印加す
る。これにより全てのメモリセルにおいて浮游ゲートの
電子がウェルに放出され、しきい値が負方向に移動す
る。 データ読み出しは、選択されたメモリセルの制御
ゲートをＯＶとし、それ以外のメモリセルの制御ゲート
および選択ゲートを電源電位Ｖcc( ＝５Ｖ）として、選
択メモリセルで電流が流れるか否かを検出することによ
り行なわれる。
【０００５】なおＮＡＮＤセルにおいては、論理“０”
のセルのしきい値電圧は例えば＋２Ｖであり、論理
“１”のセルはデプレッション化されていて、その場合
のしきい値電圧は例えば−３Ｖである。
のセルのしきい値電圧は例えば＋２Ｖであり、論理
“１”のセルはデプレッション化されていて、その場合
のしきい値電圧は例えば−３Ｖである。
【０００６】この様なＮＡＮＤセル型ＥＥＰＲＯＭにお
いては、ビット線にもし欠陥があり、ビット線にリーク
があった場合、ビット線電位が徐々に下がり、読み出し
時に誤動作が起きたり、書き込み時にビット線の電位が
中間電位まで十分に昇圧されず、誤書き込みが生ずる問
題があった。これを具体的に図６及び図７を用いて説明
する。図６はＮＡＮＤセル型ＥＥＰＲＯＭのビット線制
御回路部の構成であり、図７はその制御タイミング信号
波形図である。
いては、ビット線にもし欠陥があり、ビット線にリーク
があった場合、ビット線電位が徐々に下がり、読み出し
時に誤動作が起きたり、書き込み時にビット線の電位が
中間電位まで十分に昇圧されず、誤書き込みが生ずる問
題があった。これを具体的に図６及び図７を用いて説明
する。図６はＮＡＮＤセル型ＥＥＰＲＯＭのビット線制
御回路部の構成であり、図７はその制御タイミング信号
波形図である。
【０００７】図７において“１”データを書き込む時、
昇圧回路４１側からビット線例えばＢＬ2 のように、ビ
ット線の電位を中間電位ＶppM(例えば１０Ｖ) にする。
この時、選択された制御ゲートＣＧ1 にはＶpp（例えば
２０Ｖ) が印加される。メモリセルのドレイン部の電位
（１０Ｖ）と制御ゲート電位（２０Ｖ）の差１０Ｖは、
トンネル電流を発生させる電圧（１５Ｖ程度）よりも十
分低いため、トンネル酸化膜中をトンネル電流は流れ
ず、メモリセルのしきい値は消去状態のメモリセルのし
きい値（例えば−３Ｖ）を保持する。
昇圧回路４１側からビット線例えばＢＬ2 のように、ビ
ット線の電位を中間電位ＶppM(例えば１０Ｖ) にする。
この時、選択された制御ゲートＣＧ1 にはＶpp（例えば
２０Ｖ) が印加される。メモリセルのドレイン部の電位
（１０Ｖ）と制御ゲート電位（２０Ｖ）の差１０Ｖは、
トンネル電流を発生させる電圧（１５Ｖ程度）よりも十
分低いため、トンネル酸化膜中をトンネル電流は流れ
ず、メモリセルのしきい値は消去状態のメモリセルのし
きい値（例えば−３Ｖ）を保持する。
【０００８】もしビット線ＢＬ２に欠陥があり、ビット
線にリークが生じてビット線の電位が中間電位（１０
Ｖ）まで十分に上がらず、例えば５Ｖ程度にしか上がら
なかったとする。この時ドレイン部の電位は５Ｖになる
が、ドレイン部の電位と制御ゲートの電位差は１５Ｖに
広がり、チャンネル部から浮游ゲートにトンネル電流が
流れ、メモリセルのしきい値は上昇し、−３Ｖから正
（例えば＋１Ｖ）になる。従ってビット線にリークがあ
ると“１”書き込みが“０”に誤って書かれる恐れがあ
る。また“０”データの読み出し時、ビット線は本来な
らば、Ｖccの状態を保つが、ビット線にリークがあった
時、ビット線の電位が下がり、誤って“１”データとし
て読み出す恐れがある。
線にリークが生じてビット線の電位が中間電位（１０
Ｖ）まで十分に上がらず、例えば５Ｖ程度にしか上がら
なかったとする。この時ドレイン部の電位は５Ｖになる
が、ドレイン部の電位と制御ゲートの電位差は１５Ｖに
広がり、チャンネル部から浮游ゲートにトンネル電流が
流れ、メモリセルのしきい値は上昇し、−３Ｖから正
（例えば＋１Ｖ）になる。従ってビット線にリークがあ
ると“１”書き込みが“０”に誤って書かれる恐れがあ
る。また“０”データの読み出し時、ビット線は本来な
らば、Ｖccの状態を保つが、ビット線にリークがあった
時、ビット線の電位が下がり、誤って“１”データとし
て読み出す恐れがある。
【０００９】以上のようにＮＡＮＤ型ＥＥＰＲＯＭでは
ビット線にリークがあった時、書き込み時にビット線電
位が充分昇圧されなくて誤動作を生じたり、また読み出
し時にビット線電位の低下によって誤動作を生じる恐れ
がある。
ビット線にリークがあった時、書き込み時にビット線電
位が充分昇圧されなくて誤動作を生じたり、また読み出
し時にビット線電位の低下によって誤動作を生じる恐れ
がある。
【００１０】本発明は上記実情に鑑みてなされたもの
で、欠陥ビット線を容易に検知できるようにして、上記
問題点を改善し得る不揮発性半導体記憶装置を提供しよ
うとするものである。
で、欠陥ビット線を容易に検知できるようにして、上記
問題点を改善し得る不揮発性半導体記憶装置を提供しよ
うとするものである。
【００１１】
【発明を解決する手段と作用】本発明は半導体基板上に
電荷蓄積層と制御ゲートが積層された電気的書き替え可
能なメモリセルが複数個直列接続されてＮＡＮＤセルを
構成してマトリクス配列されたメモリセルアレイと、前
記メモリセルアレイのワード線を選択する第１の行選択
手段と、前記メモリセルアレイの選択ゲートを選択する
第２の行選択手段と、前記メモリセルアレイのビット線
が前記選択ゲートを介して接続されて、データ読み出し
時に、データに応じてビット線を放電する手段と、テス
ト時に前記ビット線をフローティング状態にする手段と
を具備し、前記ビット線のフローティング時の電圧変化
に応じてビット線不良を検出するようにしたことを特徴
とする。このように本発明によるＮＡＮＤ型ＥＥＰＲＯ
Ｍは、メモリセルアレイのビット線を充電後フローティ
ング状態に放置しておき、ビット線の電位がリークによ
って下がるか下がらないかを検出して、上記誤動作を回
避する。また必要に応じて、冗長ビット線を用意してお
き、ノーマル側のビット線に不良が検出されたら、上記
冗長ビット線に切り替えて、救済可能とするものであ
る。
電荷蓄積層と制御ゲートが積層された電気的書き替え可
能なメモリセルが複数個直列接続されてＮＡＮＤセルを
構成してマトリクス配列されたメモリセルアレイと、前
記メモリセルアレイのワード線を選択する第１の行選択
手段と、前記メモリセルアレイの選択ゲートを選択する
第２の行選択手段と、前記メモリセルアレイのビット線
が前記選択ゲートを介して接続されて、データ読み出し
時に、データに応じてビット線を放電する手段と、テス
ト時に前記ビット線をフローティング状態にする手段と
を具備し、前記ビット線のフローティング時の電圧変化
に応じてビット線不良を検出するようにしたことを特徴
とする。このように本発明によるＮＡＮＤ型ＥＥＰＲＯ
Ｍは、メモリセルアレイのビット線を充電後フローティ
ング状態に放置しておき、ビット線の電位がリークによ
って下がるか下がらないかを検出して、上記誤動作を回
避する。また必要に応じて、冗長ビット線を用意してお
き、ノーマル側のビット線に不良が検出されたら、上記
冗長ビット線に切り替えて、救済可能とするものであ
る。
【００１２】
【実施例】以下、図面を参照しながら実施例を説明す
る。図１は、本発明の一実施例に係るＮＡＮＤセル型Ｅ
ＥＰＲＯＭの全体構成を示すブロック図であるが、図６
と重複する個所には同一符号を用いる。２１は、ＮＡＮ
Ｄセルをマトリクス配列したメモリセルアレイである。
メモリセルアレイ２１の周囲には、その出力を検出する
ビット線センスアンプ２２、ワード線を選択するロウア
ドレスバッファ２４およびロウデコーダ２３、ビット線
を選択するカラムアドレスバッファ２６およびカラムデ
コーダ２５が配置される。データラッチ回路２７は、入
出力データを一時記憶するもので、この実施例ではビッ
ト線の本数（例えば２０４８個）の容量を持つ。メモリ
セルアレイ２１から読み出されたデータは、Ｉ／Ｏセン
スアンプ２８およびデータアウトバッファ２９を介して
データ入出力線に取り出される。外部からの書き込み用
データは、データ入出力線からデータインバッファ３０
を介してデータラッチ回路２７に取り込まれるようにな
っている。メモリセルアレイ２１のデータラッチ回路２
７とは反対側のビット線端部には、データ書き込み時に
あらかじめビット線を中間電位に予備充電するためのビ
ット線充電回路３１が設けられている。
る。図１は、本発明の一実施例に係るＮＡＮＤセル型Ｅ
ＥＰＲＯＭの全体構成を示すブロック図であるが、図６
と重複する個所には同一符号を用いる。２１は、ＮＡＮ
Ｄセルをマトリクス配列したメモリセルアレイである。
メモリセルアレイ２１の周囲には、その出力を検出する
ビット線センスアンプ２２、ワード線を選択するロウア
ドレスバッファ２４およびロウデコーダ２３、ビット線
を選択するカラムアドレスバッファ２６およびカラムデ
コーダ２５が配置される。データラッチ回路２７は、入
出力データを一時記憶するもので、この実施例ではビッ
ト線の本数（例えば２０４８個）の容量を持つ。メモリ
セルアレイ２１から読み出されたデータは、Ｉ／Ｏセン
スアンプ２８およびデータアウトバッファ２９を介して
データ入出力線に取り出される。外部からの書き込み用
データは、データ入出力線からデータインバッファ３０
を介してデータラッチ回路２７に取り込まれるようにな
っている。メモリセルアレイ２１のデータラッチ回路２
７とは反対側のビット線端部には、データ書き込み時に
あらかじめビット線を中間電位に予備充電するためのビ
ット線充電回路３１が設けられている。
【００１３】ロウデコーダ２３は、通常読み出しモード
で、セル選択のための通常の行選択を行なうが、またテ
ストモードでは、メモリセルアレイ２１において列方向
にのびる各ビット線（ＢＬ1 〜ＢＬm ）を、それぞれフ
ローティング状態にする制御も行なう。このための制御
としては、制御ゲートＣＧをオフ状態としたり、選択ゲ
ートＳＧをオフ状態にすることにより実施できる。
で、セル選択のための通常の行選択を行なうが、またテ
ストモードでは、メモリセルアレイ２１において列方向
にのびる各ビット線（ＢＬ1 〜ＢＬm ）を、それぞれフ
ローティング状態にする制御も行なう。このための制御
としては、制御ゲートＣＧをオフ状態としたり、選択ゲ
ートＳＧをオフ状態にすることにより実施できる。
【００１４】また上記各ビット線は、フローティング状
態にされたとき、欠陥リークがあるか否かのテストが行
なわれるが、そのための手段は、別途設けたテスト手段
５１により、ビット線電位の変化状態を検知することに
より行なってもよいし、ラッチ回路７方向のルートを利
用してビット線電位検出を行なうことにより実施するこ
とも可能である。
態にされたとき、欠陥リークがあるか否かのテストが行
なわれるが、そのための手段は、別途設けたテスト手段
５１により、ビット線電位の変化状態を検知することに
より行なってもよいし、ラッチ回路７方向のルートを利
用してビット線電位検出を行なうことにより実施するこ
とも可能である。
【００１５】また図１の集積回路上に、冗長ビット線を
用意しておき、不良ビット線を検出した場合には、これ
と上記冗長ビットとを切り替えることにより、救済を行
なうことができる。
用意しておき、不良ビット線を検出した場合には、これ
と上記冗長ビットとを切り替えることにより、救済を行
なうことができる。
【００１６】図２および図３は、この実施例のＮＡＮＤ
セルの具体的な構成を示している。図２の（ａ）はレイ
アウト、（ｂ）は等価回路であり、図３の（ａ）（ｂ）
はそれぞれ図２（ａ）のＡ−Ａ´，Ｂ−Ｂ´断面であ
る。
セルの具体的な構成を示している。図２の（ａ）はレイ
アウト、（ｂ）は等価回路であり、図３の（ａ）（ｂ）
はそれぞれ図２（ａ）のＡ−Ａ´，Ｂ−Ｂ´断面であ
る。
【００１７】この実施例では８個のメモリセルＭ１〜Ｍ
８によりＮＡＮＤセルが構成されている。各メモリセル
は、ｐ型シリコン基板（またはウェル）１１上に熱酸化
により形成された薄いゲート絶縁膜１３を介して第１層
多結晶シリコン膜による浮游ゲート１４（１４1 〜１４
8 ）が形成され、この上に層間絶縁膜１５を介して第２
層多結晶シリコン膜による制御ゲート１６（１６1 〜１
６8 ）が積層形成されている。浮游ゲート１４が電荷蓄
積層である。各メモリセルの制御ゲート１６は横方向に
配設されるＮＡＮＤセルについて連続的に制御ゲート線
ＣＧ（ＣＧ1 〜／ＣＧ8 ）として配設され、通常これが
ワード線となる。メモリセルのソース，ドレイン拡散層
であるｎ型層１９は隣接するもの同士で共用されて８個
のメモリセルＭ１〜Ｍ８が直列接続されている。これら
８個のメモリトランジスタのドレイン側，ソース側には
それぞれ選択ゲートＳ1 ，Ｓ2 が設けられている。これ
ら選択ゲートのゲート絶縁膜は通常メモリセル部とは別
にそれより厚く形成されて、その上に２層のゲート電極
１４9 ，１６9 ，および１４10，１６10が形成されてい
る。これらの２層のゲート電極は所定間隔でコンタクト
して制御ゲート線ＣＧの方向に連続的に配設されて選択
ゲート線ＳＧ1 ，ＳＧ2 ，となる。素子形成された基板
上はＣＶＤ絶縁膜１７により覆われ、この上にビット線
１８が配設されている。ビット線１８は、一方の選択ゲ
ートＳ1 のドレイン拡散層にコンタクトしている。他方
の選択ゲートＳ2 のソース拡散層は通常共通ソース線と
して複数のＮＡＮＤセルに共通に配設される。
８によりＮＡＮＤセルが構成されている。各メモリセル
は、ｐ型シリコン基板（またはウェル）１１上に熱酸化
により形成された薄いゲート絶縁膜１３を介して第１層
多結晶シリコン膜による浮游ゲート１４（１４1 〜１４
8 ）が形成され、この上に層間絶縁膜１５を介して第２
層多結晶シリコン膜による制御ゲート１６（１６1 〜１
６8 ）が積層形成されている。浮游ゲート１４が電荷蓄
積層である。各メモリセルの制御ゲート１６は横方向に
配設されるＮＡＮＤセルについて連続的に制御ゲート線
ＣＧ（ＣＧ1 〜／ＣＧ8 ）として配設され、通常これが
ワード線となる。メモリセルのソース，ドレイン拡散層
であるｎ型層１９は隣接するもの同士で共用されて８個
のメモリセルＭ１〜Ｍ８が直列接続されている。これら
８個のメモリトランジスタのドレイン側，ソース側には
それぞれ選択ゲートＳ1 ，Ｓ2 が設けられている。これ
ら選択ゲートのゲート絶縁膜は通常メモリセル部とは別
にそれより厚く形成されて、その上に２層のゲート電極
１４9 ，１６9 ，および１４10，１６10が形成されてい
る。これらの２層のゲート電極は所定間隔でコンタクト
して制御ゲート線ＣＧの方向に連続的に配設されて選択
ゲート線ＳＧ1 ，ＳＧ2 ，となる。素子形成された基板
上はＣＶＤ絶縁膜１７により覆われ、この上にビット線
１８が配設されている。ビット線１８は、一方の選択ゲ
ートＳ1 のドレイン拡散層にコンタクトしている。他方
の選択ゲートＳ2 のソース拡散層は通常共通ソース線と
して複数のＮＡＮＤセルに共通に配設される。
【００１８】図４は、通常の読み出し動作を示すタイミ
ング波形図である。非選択制御ゲートＣＧはＶccに、選
択ゲートはＯＶにする。メモリセルが“０”読み出し
（“０”データの読み出し）の場合、ビット線例えばＢ
Ｌ1 の電位はＶccに保持される。メモリセルが“１”読
み出し（“１”データの読み出し）の時、ビット線例え
ばＢＬ2 の電位は、セル電流が流れるため徐々に下が
り、“Ｌ”になる。
ング波形図である。非選択制御ゲートＣＧはＶccに、選
択ゲートはＯＶにする。メモリセルが“０”読み出し
（“０”データの読み出し）の場合、ビット線例えばＢ
Ｌ1 の電位はＶccに保持される。メモリセルが“１”読
み出し（“１”データの読み出し）の時、ビット線例え
ばＢＬ2 の電位は、セル電流が流れるため徐々に下が
り、“Ｌ”になる。
【００１９】図５は、本発明のビット線リークテストを
行なう時の読み出し動作である。すべての制御ゲートに
ついて、これらをテストシーケンスに従がいＯＶにす
る。ビット線にリークがある場合、“０”読み出しでも
ビット線ＢＬ1 の電位は、実線のように低下する。ビッ
ト線にリークがない正常な場合、“０”読み出しである
ので、ビット線の電位は“Ｈ”を保つ（ＢＬ1 の点
線）。なおＢＬ2 は、“１”読み出しの動作を示す図で
ある。
行なう時の読み出し動作である。すべての制御ゲートに
ついて、これらをテストシーケンスに従がいＯＶにす
る。ビット線にリークがある場合、“０”読み出しでも
ビット線ＢＬ1 の電位は、実線のように低下する。ビッ
ト線にリークがない正常な場合、“０”読み出しである
ので、ビット線の電位は“Ｈ”を保つ（ＢＬ1 の点
線）。なおＢＬ2 は、“１”読み出しの動作を示す図で
ある。
【００２０】このようにテスト時に、ビット線を５Ｖの
フローティング状態にしておきすべての制御ゲートある
いは一部の制御ゲート、または選択ゲートをＯＦＦ状態
に保持することによって、ビット線に欠陥リークがあれ
ば、そのビット線の電位は低下する。これによりビット
線のリークを検出する。そしてビット線不良があれば、
それを冗長ビット線に切り替えるものである。
フローティング状態にしておきすべての制御ゲートある
いは一部の制御ゲート、または選択ゲートをＯＦＦ状態
に保持することによって、ビット線に欠陥リークがあれ
ば、そのビット線の電位は低下する。これによりビット
線のリークを検出する。そしてビット線不良があれば、
それを冗長ビット線に切り替えるものである。
【００２１】このように本発明では、テスト時の読み出
し時に、すべての制御ゲート、あるいは選択ゲートをＯ
ＦＦ状態にするだけで容易に不良ビット線を検知できる
方法である。また不良ビット線は、正常な動作をする冗
長ビット線に置き換えるようにしている。
し時に、すべての制御ゲート、あるいは選択ゲートをＯ
ＦＦ状態にするだけで容易に不良ビット線を検知できる
方法である。また不良ビット線は、正常な動作をする冗
長ビット線に置き換えるようにしている。
【００２２】
【発明の効果】以上説明したように本発明によれば、リ
ークのある欠陥ビット線が容易に検出でき、欠陥ビット
線を冗長なビット線で置き換えれば欠陥ビット線を救済
することができ、より信頼性の高いＮＡＮＤセル型ＥＥ
ＰＲＯＭを提供することができる。しかも通常の動作試
験を行なわなくても、本発明のビット線リークテストを
行なえば容易に欠陥ビット線が検出でき、動作試験の時
間を削減することができる。
ークのある欠陥ビット線が容易に検出でき、欠陥ビット
線を冗長なビット線で置き換えれば欠陥ビット線を救済
することができ、より信頼性の高いＮＡＮＤセル型ＥＥ
ＰＲＯＭを提供することができる。しかも通常の動作試
験を行なわなくても、本発明のビット線リークテストを
行なえば容易に欠陥ビット線が検出でき、動作試験の時
間を削減することができる。
【図１】本発明の一実施例に係るＥＥＰＲＯＭの全体構
成を示すブロック図。
成を示すブロック図。
【図２】同実施例のＮＡＮＤセルを示すレイアウト及び
等価回路図。
等価回路図。
【図３】同実施例のＮＡＮＤセルの断面構造を示す図。
【図４】上記の読み出し動作を説明する波形図。
【図５】本発明のビット線リークテストの動作を説明す
る図。
る図。
【図６】ビット線制御回路部の構成を示す図。
【図７】同回路部のデータ書き込み動作を説明するタイ
ミング波形図。
ミング波形図。
２１…メモリセルアレイ、２２…センスアンプ、２３…
ロウデコーダ、２４…ロウアドレスバッファ、２５…カ
ラムデコーダ、２６…カラムアドレスバッファ、２７…
データラッチ回路、２８…Ｉ／Ｏセンスアンプ、２９…
データアウトバッファ、３０…データインバッファ、３
１…ビット線充電回路、５１…テスト部、ＢＬ1 〜ＢＬ
m …ビット線，ＣＧ1 〜ＣＧ8 …制御ゲート線（ワード
線）。
ロウデコーダ、２４…ロウアドレスバッファ、２５…カ
ラムデコーダ、２６…カラムアドレスバッファ、２７…
データラッチ回路、２８…Ｉ／Ｏセンスアンプ、２９…
データアウトバッファ、３０…データインバッファ、３
１…ビット線充電回路、５１…テスト部、ＢＬ1 〜ＢＬ
m …ビット線，ＣＧ1 〜ＣＧ8 …制御ゲート線（ワード
線）。
Claims (4)
- 【請求項１】半導体基板上に電荷蓄積層と制御ゲートが
積層された電気的書き替え可能なメモリセルが複数個直
列接続されてＮＡＮＤセルを構成してマトリクス配列さ
れたメモリセルアレイと、前記メモリセルアレイのワー
ド線を選択する第１の行選択手段と、前記メモリセルア
レイの選択ゲートを選択する第２の行選択手段と、前記
メモリセルアレイのビット線が前記選択ゲートを介して
接続されて、データ読み出し時に、データに応じてビッ
ト線を放電する手段と、テスト時に前記ビット線をフロ
ーティング状態にする手段とを具備し、前記ビット線の
フローティング時の電圧変化に応じてビット線不良を検
出するようにしたことを特徴とする不揮発性半導体記憶
装置。 - 【請求項２】前記ビット線をフローティング状態にする
手段は、ワード線により制御ゲートを閉じるものである
請求項１に記載の不揮発性半導体記憶装置。 - 【請求項３】前記ビット線をフローティング状態にする
手段は、前記選択ゲートを閉じるものである請求項１に
記載の不揮発性半導体記憶装置。 - 【請求項４】前記ビット線不良の検出時には、この不良
ビット線を冗長ビット線に置き換える請求項１に記載の
不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4326772A JPH06176600A (ja) | 1992-12-07 | 1992-12-07 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4326772A JPH06176600A (ja) | 1992-12-07 | 1992-12-07 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06176600A true JPH06176600A (ja) | 1994-06-24 |
Family
ID=18191528
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4326772A Pending JPH06176600A (ja) | 1992-12-07 | 1992-12-07 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06176600A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6639861B2 (en) | 2001-04-18 | 2003-10-28 | Infineon Technologies Ag | Integrated memory and method for testing an integrated memory |
| JP2009076176A (ja) * | 2007-09-25 | 2009-04-09 | Toshiba Corp | 不揮発性半導体記憶装置 |
-
1992
- 1992-12-07 JP JP4326772A patent/JPH06176600A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6639861B2 (en) | 2001-04-18 | 2003-10-28 | Infineon Technologies Ag | Integrated memory and method for testing an integrated memory |
| JP2009076176A (ja) * | 2007-09-25 | 2009-04-09 | Toshiba Corp | 不揮発性半導体記憶装置 |
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